JP3039466B2 - クロックリカバリ回路 - Google Patents
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、クロックリカバリ
回路に関し、データとクロックの同期期間を短縮する回
路に関するものである。
回路に関し、データとクロックの同期期間を短縮する回
路に関するものである。
【０００２】
【従来の技術】従来の、バースト伝送を行うためのクロ
ックリカバリ回路は、図８（ＥＬＥＣＴＲＯＮＩＣＳ
ＬＥＴＴＥＲ ５ｔｈ ＮＯＶＥＭＢＥＲ １９９２
Ｖｏｌ．２８ Ｎｏ．２３ ｐｐ．２１２７−２１２
９）に示されるように、それぞれ一組のループフィルタ
ＬＦとチャージポンプＣＰ、位相検知回路ＰＤ、多重化
回路ＭＵＸ、遅延回路Ｄｅｌａｙ、ラッチ回路Ｄ−Ｆ／
Ｆ及び３組のゲート入力電圧制御発信器ＧＶＣＯを基本
構成としたフェーズロックループ（ＰＬＬ）で構成され
ていた。
ックリカバリ回路は、図８（ＥＬＥＣＴＲＯＮＩＣＳ
ＬＥＴＴＥＲ ５ｔｈ ＮＯＶＥＭＢＥＲ １９９２
Ｖｏｌ．２８ Ｎｏ．２３ ｐｐ．２１２７−２１２
９）に示されるように、それぞれ一組のループフィルタ
ＬＦとチャージポンプＣＰ、位相検知回路ＰＤ、多重化
回路ＭＵＸ、遅延回路Ｄｅｌａｙ、ラッチ回路Ｄ−Ｆ／
Ｆ及び３組のゲート入力電圧制御発信器ＧＶＣＯを基本
構成としたフェーズロックループ（ＰＬＬ）で構成され
ていた。
【０００３】図８に示すクロックリカバリ回路は、ルー
プフィルタＬＦ、チャージポンプＣＰ、位相検知回路Ｐ
Ｄ、一組のゲート入力電圧制御発信器ＧＶＣＯで通常の
ＰＬＬを構成し、参照クロック３０４を入力として同期
をとり、この際のループフィルタＬＦからの信号を残り
２組のゲート入力電圧制御発信器ＧＶＣＯに入力し、常
に参照クロック３０４に対し同期状態にしていた。また
図９に示すように、データ３０１の立ち上がりエッジま
たは、立ち下がりエッジそれぞれに応じて発信するクロ
ックＡ，Ｂを多重化回路ＭＵＸで多重化してクロック３
０３を生成し、ラッチ回路Ｄ−Ｆ／Ｆにおいては、遅延
回路Ｄｅｌａｙを経たデータ３０１をラッチし、再生デ
ータ３０２を生成するようになっていた。
プフィルタＬＦ、チャージポンプＣＰ、位相検知回路Ｐ
Ｄ、一組のゲート入力電圧制御発信器ＧＶＣＯで通常の
ＰＬＬを構成し、参照クロック３０４を入力として同期
をとり、この際のループフィルタＬＦからの信号を残り
２組のゲート入力電圧制御発信器ＧＶＣＯに入力し、常
に参照クロック３０４に対し同期状態にしていた。また
図９に示すように、データ３０１の立ち上がりエッジま
たは、立ち下がりエッジそれぞれに応じて発信するクロ
ックＡ，Ｂを多重化回路ＭＵＸで多重化してクロック３
０３を生成し、ラッチ回路Ｄ−Ｆ／Ｆにおいては、遅延
回路Ｄｅｌａｙを経たデータ３０１をラッチし、再生デ
ータ３０２を生成するようになっていた。
【０００４】また、同様の方式で、データ３０１を参照
クロック３０４の代わりに用いる方式（１９９６ Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ ｐｐ．１２２−１２３）も開発されていた。
クロック３０４の代わりに用いる方式（１９９６ Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ
Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ ｐｐ．１２２−１２３）も開発されていた。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
回路では、フェーズロックループ（ＰＬＬ）において、
一組のゲート電圧制御発信器ＧＶＣＯを同期状態に保持
する必要があるため、この同期状態を得るまでに数十ク
ロック以上待つ必要があった。
回路では、フェーズロックループ（ＰＬＬ）において、
一組のゲート電圧制御発信器ＧＶＣＯを同期状態に保持
する必要があるため、この同期状態を得るまでに数十ク
ロック以上待つ必要があった。
【０００６】本発明の目的は、同期状態を得るまでを短
縮したクロックリカバリ回路を提供することにある。
縮したクロックリカバリ回路を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るクロックリカバリ回路は、同期遅延回
路と、パルス幅生成回路と、パルス合成回路と、ラッチ
回路とを有するクロックリカバリ回路であって、前記同
期遅延回路は、測定用遅延回路列と、可変遅延回路列
と、ラッチ回路列と、スイッチ列と、調整用遅延回路と
を含み、入力データの最小のデータピッチに等しい遅延
時間を設定し、その遅延時間を維持するものであり、前
記パルス幅生成回路は、データ信号が入力され、入力さ
れたデータ信号のエッジから一定のパルス幅のクロック
信号を発生するものであり、前記パルス合成回路は、前
記パルス幅生成回路からのパルス及び前記同期遅延回路
からのパルスを入力とし、データエッジからクロックを
生成して、前記パルス幅生成回路からのパルスを優先し
て、前記同期式遅延回路のスイッチ列に信号を出力し、
また前記パルス幅生成回路から入力したクロックパルス
を前記同期式遅延回路の測定用遅延回路列とラッチ回路
列に出力するものであり、前記ラッチ回路は、前記パル
ス合成回路からのクロックを用いて、データをラッチ
し、再生データを発生するものである。
め、本発明に係るクロックリカバリ回路は、同期遅延回
路と、パルス幅生成回路と、パルス合成回路と、ラッチ
回路とを有するクロックリカバリ回路であって、前記同
期遅延回路は、測定用遅延回路列と、可変遅延回路列
と、ラッチ回路列と、スイッチ列と、調整用遅延回路と
を含み、入力データの最小のデータピッチに等しい遅延
時間を設定し、その遅延時間を維持するものであり、前
記パルス幅生成回路は、データ信号が入力され、入力さ
れたデータ信号のエッジから一定のパルス幅のクロック
信号を発生するものであり、前記パルス合成回路は、前
記パルス幅生成回路からのパルス及び前記同期遅延回路
からのパルスを入力とし、データエッジからクロックを
生成して、前記パルス幅生成回路からのパルスを優先し
て、前記同期式遅延回路のスイッチ列に信号を出力し、
また前記パルス幅生成回路から入力したクロックパルス
を前記同期式遅延回路の測定用遅延回路列とラッチ回路
列に出力するものであり、前記ラッチ回路は、前記パル
ス合成回路からのクロックを用いて、データをラッチ
し、再生データを発生するものである。
【０００８】また、前記同期遅延回路は、入力データの
両エッジからデータの最小のデータピッチに等しい遅延
時間を設定するものである。
両エッジからデータの最小のデータピッチに等しい遅延
時間を設定するものである。
【０００９】また、前記同期遅延回路は、２つの連続す
る入力データからデータの最小のデータピッチに等しい
遅延時間を設定するものである。
る入力データからデータの最小のデータピッチに等しい
遅延時間を設定するものである。
【００１０】また前記同期遅延回路で設定される遅延時
間は、データの１ビットの幅に等しいものである。
間は、データの１ビットの幅に等しいものである。
【００１１】データの両エッジ、または、２つの連続す
るデータに基づいてデータの最小のデータピッチに等し
い遅延時間を提供する同期遅延回路を有し、データエッ
ジからクロックを生成し、該クロックを用いて、データ
をラッチし、再生データを発生する。
るデータに基づいてデータの最小のデータピッチに等し
い遅延時間を提供する同期遅延回路を有し、データエッ
ジからクロックを生成し、該クロックを用いて、データ
をラッチし、再生データを発生する。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１３】（実施形態）図１は、本発明の実施形態に
係るクロックリカバリ回路を示す回路図である。図１に
示す本発明の実施形態に係るクロックリカバリ回路は、
パルス幅生成回路０１と、パルス合成回路０２と、同期
式遅延回路０３と、遅延回路０４と、ラッチ回路０５と
を有している。
係るクロックリカバリ回路を示す回路図である。図１に
示す本発明の実施形態に係るクロックリカバリ回路は、
パルス幅生成回路０１と、パルス合成回路０２と、同期
式遅延回路０３と、遅延回路０４と、ラッチ回路０５と
を有している。
【００１４】図１において、データ０６がパルス幅生成
回路０１に入力すると、パルス幅生成回路０１は、パル
スのＨ、またはＬ、または、Ｈ、Ｌ両エッジから最小デ
ータ周期の１／４以下のパルス幅を生成し、パルス合成
回路０２を経て、クロック０７として、ラッチ回路０５
と同期式遅延回路０３に出力する。
回路０１に入力すると、パルス幅生成回路０１は、パル
スのＨ、またはＬ、または、Ｈ、Ｌ両エッジから最小デ
ータ周期の１／４以下のパルス幅を生成し、パルス合成
回路０２を経て、クロック０７として、ラッチ回路０５
と同期式遅延回路０３に出力する。
【００１５】同期式遅延回路０３は、パルス合成回路０
２からの信号を入力とし、データ周期に比例した遅延時
間をパルスの両エッジまたは、２つの連続するパルスの
エッジで生成し、一旦遅延回路が形成されたら、その遅
延時間を保持し、遅延回路からの出力パルスをパルス合
成回路０２に帰還しパルス合成回路０２を介して、クロ
ック０７としてラッチ回路０５に出力する。
２からの信号を入力とし、データ周期に比例した遅延時
間をパルスの両エッジまたは、２つの連続するパルスの
エッジで生成し、一旦遅延回路が形成されたら、その遅
延時間を保持し、遅延回路からの出力パルスをパルス合
成回路０２に帰還しパルス合成回路０２を介して、クロ
ック０７としてラッチ回路０５に出力する。
【００１６】ラッチ回路０５では、遅延回路０４を介し
てデータ０６が入力し、パルス合成回路０２からのクロ
ック０７にラッチされ、クロック０７とともに再生デー
タ０８として次段に出力するようになっている。
てデータ０６が入力し、パルス合成回路０２からのクロ
ック０７にラッチされ、クロック０７とともに再生デー
タ０８として次段に出力するようになっている。
【００１７】（実施例１）次に、本発明の実施形態を具
体化した例を実施例として図に基づいて説明する。図２
は、本発明の実施例１を示す回路図である。
体化した例を実施例として図に基づいて説明する。図２
は、本発明の実施例１を示す回路図である。
【００１８】図２に示す本発明の実施例１は、パルス幅
生成回路１０１と、パルス合成回路１０２と、同期式遅
延回路１０３と、遅延回路１０４と、ラッチ回路１０５
と、パルス幅補正回路１１０とを有しており、データ１
０６を入力としてクロック１０７と再生データ１０９と
を発生するようになっている。
生成回路１０１と、パルス合成回路１０２と、同期式遅
延回路１０３と、遅延回路１０４と、ラッチ回路１０５
と、パルス幅補正回路１１０とを有しており、データ１
０６を入力としてクロック１０７と再生データ１０９と
を発生するようになっている。
【００１９】同期式遅延回路１０３は、測定用遅延回路
列１０３−１と、可変遅延回路列１０３−２と、ラッチ
回路列１０３−３と、スイッチ列１０３−４と、調整用
遅延回路１０３−５、１０３−６とから構成される。
列１０３−１と、可変遅延回路列１０３−２と、ラッチ
回路列１０３−３と、スイッチ列１０３−４と、調整用
遅延回路１０３−５、１０３−６とから構成される。
【００２０】パルス幅生成回路１０１は図３に示すよう
に、インバータ、ＮＡＮＤ、ＮＯＲの論理回路から構成
されており、パルスの立ち上がり、立ち下がりの両エッ
ジから、一定のパルス幅のクロック信号を発生するよう
になっている。
に、インバータ、ＮＡＮＤ、ＮＯＲの論理回路から構成
されており、パルスの立ち上がり、立ち下がりの両エッ
ジから、一定のパルス幅のクロック信号を発生するよう
になっている。
【００２１】パルス合成回路１０２は図４に示すよう
に、インバータ、ＮＡＮＤ、ＮＯＲ、フリップフロップ
を含んでおり、図５に示すよう、パルス幅生成回路１０
１からのパルスを優先して、同期式遅延回路のスイッチ
列１０３−４およびパルス補正回路１１０に信号を出力
するようになっており、またパルス幅生成回路１０１か
ら入力したクロックパルスを測定用遅延回路列１０３−
１とラッチ回路列１０３−３に出力するようになってい
る。
に、インバータ、ＮＡＮＤ、ＮＯＲ、フリップフロップ
を含んでおり、図５に示すよう、パルス幅生成回路１０
１からのパルスを優先して、同期式遅延回路のスイッチ
列１０３−４およびパルス補正回路１１０に信号を出力
するようになっており、またパルス幅生成回路１０１か
ら入力したクロックパルスを測定用遅延回路列１０３−
１とラッチ回路列１０３−３に出力するようになってい
る。
【００２２】同期式遅延回路１０３は、測定用遅延回路
列１０３−１、可変遅延回路列１０３−２、ラッチ回路
列１０３−３、スイッチ列１０３−４、調整用遅延回路
１０３−５、１０３−６を有している。その各回路単位
を図６に示している。
列１０３−１、可変遅延回路列１０３−２、ラッチ回路
列１０３−３、スイッチ列１０３−４、調整用遅延回路
１０３−５、１０３−６を有している。その各回路単位
を図６に示している。
【００２３】パルス幅生成回路１０１からパルス合成回
路１０２を介して同期式遅延回路１０３に入力したパル
スは、調整用遅延回路１０３ー５を介して測定用遅延回
路列１０３−１に入力し、測定用遅延回路列１０３−１
中を進行する。次のパルスがラッチ回路列１０３−３に
入力したとき、測定用遅延回路列１０３−１を進行中の
パルスの位置のラッチ回路列１０３−３の出力をＨにす
る。
路１０２を介して同期式遅延回路１０３に入力したパル
スは、調整用遅延回路１０３ー５を介して測定用遅延回
路列１０３−１に入力し、測定用遅延回路列１０３−１
中を進行する。次のパルスがラッチ回路列１０３−３に
入力したとき、測定用遅延回路列１０３−１を進行中の
パルスの位置のラッチ回路列１０３−３の出力をＨにす
る。
【００２４】ラッチ回路列１０３−３の出力は、一度Ｈ
になったら、動作中は、リセットされない。ラッチ回路
列１０３−３のＨ出力は、スイッチ列１０３−４を導通
状態にし、また、測定用遅延回路列１０３−１の次段を
止め、それより先にクロックパルスが進行しないよう
し、可変遅延回路列１０３−２の前段を止め、それより
前からのクロックパルスを停止する。
になったら、動作中は、リセットされない。ラッチ回路
列１０３−３のＨ出力は、スイッチ列１０３−４を導通
状態にし、また、測定用遅延回路列１０３−１の次段を
止め、それより先にクロックパルスが進行しないよう
し、可変遅延回路列１０３−２の前段を止め、それより
前からのクロックパルスを停止する。
【００２５】これらの動作により、可変遅延回路列１０
３−２の遅延時間は、パルス幅生成回路１０１からパル
ス合成回路１０２を介して同期式遅延回路１０３に入力
したパルスの最小ピッチになる。すなわち、入力するデ
ータ１０６の１ビットの幅と等しくなる。
３−２の遅延時間は、パルス幅生成回路１０１からパル
ス合成回路１０２を介して同期式遅延回路１０３に入力
したパルスの最小ピッチになる。すなわち、入力するデ
ータ１０６の１ビットの幅と等しくなる。
【００２６】このように、遅延時間を定められた可変遅
延回路列１０３−２には、スイッチ列１０３−４を介し
て、パルス合成回路１０２からパルスが入力し、データ
１０６の１ビットの幅でパルスが、パルス幅生成回路１
０１に帰環し、データ１０６がＨ、またはＬの状態に維
持されてもクロックを連続的に発生し、ラッチ回路１０
５でデータをラッチし、再生データ１０９を再生する。
延回路列１０３−２には、スイッチ列１０３−４を介し
て、パルス合成回路１０２からパルスが入力し、データ
１０６の１ビットの幅でパルスが、パルス幅生成回路１
０１に帰環し、データ１０６がＨ、またはＬの状態に維
持されてもクロックを連続的に発生し、ラッチ回路１０
５でデータをラッチし、再生データ１０９を再生する。
【００２７】（実施例２） 図７は、本発明の実施例２を示す回路図である。本実施
例は、パルス幅生成回路２０１、パルス合成回路２０
２、同期式遅延回路２０３、遅延回路２０４とラッチ回
路２０５、パルス幅補正回路２１０を有している。そし
て、データ２０６を入力として、クロック２０７と再生
データ２０９とを発生するようになっている。
例は、パルス幅生成回路２０１、パルス合成回路２０
２、同期式遅延回路２０３、遅延回路２０４とラッチ回
路２０５、パルス幅補正回路２１０を有している。そし
て、データ２０６を入力として、クロック２０７と再生
データ２０９とを発生するようになっている。
【００２８】同期式遅延回路２０３は、測定用遅延回路
列２０３−１、可変遅延回路列２０３−２、ラッチ回路
列２０３−３、スイッチ列２０３−４、調整用遅延回路
２０３−５、２０３−６を含んでいる。
列２０３−１、可変遅延回路列２０３−２、ラッチ回路
列２０３−３、スイッチ列２０３−４、調整用遅延回路
２０３−５、２０３−６を含んでいる。
【００２９】図７に示す実施例２と図２に示す実施例１
との大きな違いは、パルス幅生成回路２０１において、
パルスがデータ２０６の立ち上がりエッジからだけ再生
され、同期式遅延回路２０３で形成される遅延時間がパ
ルス幅生成回路２０１で生成される２パルス最小ピッチ
の１／２になる点にある。
との大きな違いは、パルス幅生成回路２０１において、
パルスがデータ２０６の立ち上がりエッジからだけ再生
され、同期式遅延回路２０３で形成される遅延時間がパ
ルス幅生成回路２０１で生成される２パルス最小ピッチ
の１／２になる点にある。
【００３０】従って、パルス幅生成回路２０１にてパル
スがデータ２０６の立ち上がりエッジからだけ再生され
るが、同期式遅延回路２０３で形成される遅延時間は、
データの２ビットの１／２すなわち１ビットの幅にな
り、実施例１と同じくデータの１ビットと等しい周期の
クロック２０７が生成され、かつ再生データ２０９を出
力することとなる。
スがデータ２０６の立ち上がりエッジからだけ再生され
るが、同期式遅延回路２０３で形成される遅延時間は、
データの２ビットの１／２すなわち１ビットの幅にな
り、実施例１と同じくデータの１ビットと等しい周期の
クロック２０７が生成され、かつ再生データ２０９を出
力することとなる。
【００３１】実施例２では、データの立ち上がりのみか
ら、クロックを再生するため、データのｄｕｔｙがずれ
た場合でもデータの１ビットの周期を得ることができる
という利点がある。
ら、クロックを再生するため、データのｄｕｔｙがずれ
た場合でもデータの１ビットの周期を得ることができる
という利点がある。
【００３２】
【発明の効果】以上説明したように本発明によれば、同
期式遅延回路において、データの最小パルスまたは、最
小パルスピッチからクロックを再生するため、最小１デ
ータパルスで同期状態を得ることができるという効果を
有する。
期式遅延回路において、データの最小パルスまたは、最
小パルスピッチからクロックを再生するため、最小１デ
ータパルスで同期状態を得ることができるという効果を
有する。
【図１】本発明の実施形態を示す回路図である。
【図２】本発明の実施例１を示す回路図である。
【図３】本発明の実施例１に係るパルス幅生成回路を示
す回路図である。
す回路図である。
【図４】本発明の実施例１に係るパルス合成回路を示す
回路図である。
回路図である。
【図５】本発明の動作を示すタイミングチャートであ
る。
る。
【図６】本発明の実施例１に係る同期遅延回路を示す回
路図である。
路図である。
【図７】本発明の実施例２を示す回路図である。
【図８】従来例を示す回路図である。
【図９】従来例の動作を示すタイミングチャートであ
る。
る。
０１、１０１、２０１ パルス幅生成回路 ０２、１０２、２０２ パルス合成回路 ０３、１０３、２０３ 同期式遅延回路 ０４、１０４、２０４ 遅延回路 ０５、１０５、２０５ ラッチ回路 ０６、１０６、１０７、２０７、３０１ データ ０７、１０８、２０８ クロック ０８、１０９、２０９、３０２ 再生データ １０３−１、２０３−１ 測定用遅延回路列 １０３−２、２０３−２ 可変遅延回路列 １０３−３、２０３−３ ラッチ回路列 １０３−４、２０３−４ スイッチ列 １０３−５、１０３−６、２０３−５、２０３−６ 調
整用遅延回路列１１０、２１０ パルス幅補正回路
整用遅延回路列１１０、２１０ パルス幅補正回路
Claims (4)
- 【請求項１】 同期遅延回路と、パルス幅生成回路と、
パルス合成回路と、ラッチ回路とを有するクロックリカ
バリ回路であって、 前記同期遅延回路は、測定用遅延回路列と、可変遅延回
路列と、ラッチ回路列と、スイッチ列とを含み、入力デ
ータの最小のデータピッチに等しい遅延時間を設定し、
その遅延時間を維持するものであり、前記パルス幅生成回路は、データ信号が入力され、入力
された前記データ信号のエッジから一定のパルス幅のク
ロックパルスを発生するものであり、 前記パルス合成回路は、前記パルス幅生成回路からのク
ロックパルス及び前記同期遅延回路からのクロックパル
スを入力とし、前記パルス幅生成回路からのクロックパ
ルスを優先して前記同期遅延回路のスイッチ列及び前記
ラッチ回路に出力し、また前記パルス幅生成回路からの
クロックパルスを前記測定用遅延回路列及び前記ラッチ
回路列に出力するものであり、 前記スイッチ列は、前記測定遅延回路列を進行する入力
されたクロックパルスの位置に基づく前記ラッチ回路列
からの出力レベルによって導通状態とされ、 前記可変遅延回路列は、前記スイッチ回路の導通状態に
応じ、前記パルス合成回路からのクロックパルスに対す
る遅延時間を前記入力データの最小のデータピッチに等
しい遅延時間に設定して前記同期遅延回路からのクロッ
クパルスとし、 前記ラッチ回路は、前記パルス合成回路からのクロック
パルスを用いて、データをラッチし、再生データを発生
するものであることを特徴とするクロックリカバリ回
路。 - 【請求項２】 前記同期遅延回路は、入力データの両エ
ッジからデータの最小のデータピッチに等しい遅延時間
を設定するものであることを特徴とする請求項１に記載
のクロックリカバリ回路。 - 【請求項３】前記同期遅延回路は、２つの連続する入力
データからデータの最小のデータピッチに等しい遅延時
間を設定するものであることを特徴とする請求項１に記
載のクロックリカバリ回路。 - 【請求項４】前記同期遅延回路で設定される遅延時間
は、データの１ビットの幅に等しいものであることを特
徴とする請求項１に記載のクロックリカバリ回路。
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