JPH08204524A - クロック位相制御回路とこれを用いたデジタル信号処理回路 - Google Patents
クロック位相制御回路とこれを用いたデジタル信号処理回路Info
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- JPH08204524A JPH08204524A JP7011832A JP1183295A JPH08204524A JP H08204524 A JPH08204524 A JP H08204524A JP 7011832 A JP7011832 A JP 7011832A JP 1183295 A JP1183295 A JP 1183295A JP H08204524 A JPH08204524 A JP H08204524A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 デジタルデータとビットクロックを自動的に
所定位相に同期させる。 【構成】 入力端子３からのシステムクロックから遅延
手段５が位相が異なる複数のシステムクロックが形成
し、選択手段６がそのうちの１つを内部システムクロッ
クとして選択する。この内部システムクロックは、ラッ
チ手段７において、入力端子２からのビットクロックで
ラッチされ、このビットクロックと内部システムクロッ
クとが所定位相関係にないとき、ラッチ手段７の出力に
よってカウンタ８はカウントし、そのカウント値に応じ
て選択手段６は選択するシステムクロックを換える。ビ
ットクロックと所定の位相関係にある内部システムクロ
ックが選択されると、ラッチ手段７の出力によってカウ
ンタ８は動作を停止し、選択手段６は同じ内部システム
クロックを選択し、この内部システムクロックで、ラッ
チ手段９，１０により、デジタルデータとビットクロッ
クとがラッチされる。
所定位相に同期させる。 【構成】 入力端子３からのシステムクロックから遅延
手段５が位相が異なる複数のシステムクロックが形成
し、選択手段６がそのうちの１つを内部システムクロッ
クとして選択する。この内部システムクロックは、ラッ
チ手段７において、入力端子２からのビットクロックで
ラッチされ、このビットクロックと内部システムクロッ
クとが所定位相関係にないとき、ラッチ手段７の出力に
よってカウンタ８はカウントし、そのカウント値に応じ
て選択手段６は選択するシステムクロックを換える。ビ
ットクロックと所定の位相関係にある内部システムクロ
ックが選択されると、ラッチ手段７の出力によってカウ
ンタ８は動作を停止し、選択手段６は同じ内部システム
クロックを選択し、この内部システムクロックで、ラッ
チ手段９，１０により、デジタルデータとビットクロッ
クとがラッチされる。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号処理にお
けるクロック位相制御手段とこれを用いたデジタル信号
処理回路に関する。
けるクロック位相制御手段とこれを用いたデジタル信号
処理回路に関する。
【０００２】
【従来の技術】昨今、デジタル信号処理技術の発展が進
むにつれて、コンピュ−タなどの情報機器を始めとし
て、デジタル信号を取り扱う機器が増えてきている。か
かる機器はいくつかのデジタル信号処理手段を組み合わ
せた構成となっており、例えばいくつかのＬＳＩによっ
て実現されている。そして、かかるＬＳＩ同士を接続す
る際には、デ−タ線からのデータとそのデータを取り出
すクロックのインタ−フェ−スが規定されている。この
デ−タとクロックのインタフェ−スの例を図２に示す。
むにつれて、コンピュ−タなどの情報機器を始めとし
て、デジタル信号を取り扱う機器が増えてきている。か
かる機器はいくつかのデジタル信号処理手段を組み合わ
せた構成となっており、例えばいくつかのＬＳＩによっ
て実現されている。そして、かかるＬＳＩ同士を接続す
る際には、デ−タ線からのデータとそのデータを取り出
すクロックのインタ−フェ−スが規定されている。この
デ−タとクロックのインタフェ−スの例を図２に示す。
【０００３】図２において、デジタルデ−タ２０１とビ
ットクロック２０２は、例えば、ラッチ回路としてのＤ
−フリップフロップのデ−タとクロックに用いられる。
一般に、Ｄ−フリップフロップなどには入力されるデジ
タルデ−タ２０１とビットクロック２０２のインタフェ
−スとして、デジタルデ−タ２０１がビットクロック２
０２の遷移点に対してどれだけ前に確定していなければ
ならないかを示すセットアップタイムｔsと、デジタル
デ−タ２０１がビットクロック２０２の遷移点に対して
どれだけ後まで保持されていなければならないかを示す
ホ−ルドタイムｔhとが規定されている。
ットクロック２０２は、例えば、ラッチ回路としてのＤ
−フリップフロップのデ−タとクロックに用いられる。
一般に、Ｄ−フリップフロップなどには入力されるデジ
タルデ−タ２０１とビットクロック２０２のインタフェ
−スとして、デジタルデ−タ２０１がビットクロック２
０２の遷移点に対してどれだけ前に確定していなければ
ならないかを示すセットアップタイムｔsと、デジタル
デ−タ２０１がビットクロック２０２の遷移点に対して
どれだけ後まで保持されていなければならないかを示す
ホ−ルドタイムｔhとが規定されている。
【０００４】従って、デジタル信号処理回路において、
かかるラッチ回路などを取り扱う場合には、クロックの
遷移点を、デ−タの遷移点に対して、かかるセットアッ
プタイムｔs，ホ−ルドタイムｔh以上に保持するよう
に、これらデジタルデータとビットクロックとの間の位
相管理をしなければならない。
かかるラッチ回路などを取り扱う場合には、クロックの
遷移点を、デ−タの遷移点に対して、かかるセットアッ
プタイムｔs，ホ−ルドタイムｔh以上に保持するよう
に、これらデジタルデータとビットクロックとの間の位
相管理をしなければならない。
【０００５】
【発明が解決しようとする課題】アッセンブリ組立て設
計時に、接続されるＬＳＩ間で上記のセットアップタイ
ムｔs，ホ−ルドタイムｔhなどのインタフェ−ス規定を
満足するためには、各々のＬＳＩ間で内部クロックの位
相が互いに独立しているため、次段のＬＳＩにデジタル
デ−タとビットクロックを供給する毎に、例えば、デジ
タルデ−タをビットクロックに対して遅らせるというよ
うな遅延対策や、ビットクロックの位相管理などを施す
必要があり、これを行なうには、細心の注意を払わなけ
ればならない。しかし、このようにすると、アッセンブ
リ組立て設計時の位相管理や遅延対策などが複雑になる
という問題点があった。
計時に、接続されるＬＳＩ間で上記のセットアップタイ
ムｔs，ホ−ルドタイムｔhなどのインタフェ−ス規定を
満足するためには、各々のＬＳＩ間で内部クロックの位
相が互いに独立しているため、次段のＬＳＩにデジタル
デ−タとビットクロックを供給する毎に、例えば、デジ
タルデ−タをビットクロックに対して遅らせるというよ
うな遅延対策や、ビットクロックの位相管理などを施す
必要があり、これを行なうには、細心の注意を払わなけ
ればならない。しかし、このようにすると、アッセンブ
リ組立て設計時の位相管理や遅延対策などが複雑になる
という問題点があった。
【０００６】本発明の目的は、かかる問題を解消し、例
えば、複数個のＬＳＩを接続する際のクロックとデ−タ
のインタフェ−ス規定を簡略にし、アッセンブリ組立て
設計時の位相管理や遅延対策などを簡単にすることがで
きるようにした位相制御手段とそれを用いたデジタル信
号処理回路を提供することにある。
えば、複数個のＬＳＩを接続する際のクロックとデ−タ
のインタフェ−ス規定を簡略にし、アッセンブリ組立て
設計時の位相管理や遅延対策などを簡単にすることがで
きるようにした位相制御手段とそれを用いたデジタル信
号処理回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のクロック位相制御回路は、第１のクロック
を多段の遅延素子で遅延する遅延手段と、この遅延手段
から出力される位相が互いに異なる複数のクロックの１
つを選択する選択手段と、この選択手段から選択出力さ
れるクロックを周波数が該第１のクロックの周波数の自
然数分の１の第２のクロックでラッチするラッチ手段
と、このラッチ手段の出力をイネ−ブル信号とするカウ
ンタとを備え、このカウンタ出力を上記選択手段のクロ
ック選択用の制御信号とする。
に、本発明のクロック位相制御回路は、第１のクロック
を多段の遅延素子で遅延する遅延手段と、この遅延手段
から出力される位相が互いに異なる複数のクロックの１
つを選択する選択手段と、この選択手段から選択出力さ
れるクロックを周波数が該第１のクロックの周波数の自
然数分の１の第２のクロックでラッチするラッチ手段
と、このラッチ手段の出力をイネ−ブル信号とするカウ
ンタとを備え、このカウンタ出力を上記選択手段のクロ
ック選択用の制御信号とする。
【０００８】また、本発明のデジタル信号処理回路は、
上記第１のクロックをシステムクロックとし、上記第２
のクロックをビットクロックとして、該ビットクロック
とデジタルデータとを該システムクロックでラッチす
る。
上記第１のクロックをシステムクロックとし、上記第２
のクロックをビットクロックとして、該ビットクロック
とデジタルデータとを該システムクロックでラッチす
る。
【０００９】
【作用】本発明によるクロック位相制御回路では、カウ
ンタの出力により、選択手段で選択されるクロックが異
なり、このため、カウンタの出力に応じて、遅延手段と
選択手段とにより、第１のクロックの位相が変化される
ことになる。選択手段の出力クロックが第２のクロック
によってラッチ手段でラッチされることにより、第２の
クロックに対する第１のクロックの位相が検出されるこ
とになる。これらの位相が一致しないとき、ラッチ手段
の出力により、カウンタはカウント動作を行なう。これ
により、選択手段が選択する遅延手段の出力クロックが
異なっていき、従って、第１のクロックの位相が変化し
ていく。上記の位相が一致すると、カウンタはカウント
動作を停止し、このときの選択手段が選択するクロック
は固定される。これにより、第１，第２のクロックが一
致した状態が保持される。
ンタの出力により、選択手段で選択されるクロックが異
なり、このため、カウンタの出力に応じて、遅延手段と
選択手段とにより、第１のクロックの位相が変化される
ことになる。選択手段の出力クロックが第２のクロック
によってラッチ手段でラッチされることにより、第２の
クロックに対する第１のクロックの位相が検出されるこ
とになる。これらの位相が一致しないとき、ラッチ手段
の出力により、カウンタはカウント動作を行なう。これ
により、選択手段が選択する遅延手段の出力クロックが
異なっていき、従って、第１のクロックの位相が変化し
ていく。上記の位相が一致すると、カウンタはカウント
動作を停止し、このときの選択手段が選択するクロック
は固定される。これにより、第１，第２のクロックが一
致した状態が保持される。
【００１０】本発明によるデジタル信号処理回路では、
上記第１のクロックである同じシステムクロックによ
り、デジタルデータと第２のクロックであるビットクロ
ックとがラッチされるから、これらデジタルデータと第
２のクロックとが位相同期した状態となる。このように
して、前段のＬＳＩからのシステムクロック及びビット
クロックは、後段側のＬＳＩ内部でシステムクロックの
位相をビットクロックに同期するまで変化させ、その結
果、システムクロックとビットクロックとを同期させる
ことができる。従って、アッセンブリ組立て設計時にお
けるＬＳＩ間のデ−タとクロックのインタフェ−ス規定
は簡略にでき、位相管理や遅延対策を簡単にすることが
可能となる。
上記第１のクロックである同じシステムクロックによ
り、デジタルデータと第２のクロックであるビットクロ
ックとがラッチされるから、これらデジタルデータと第
２のクロックとが位相同期した状態となる。このように
して、前段のＬＳＩからのシステムクロック及びビット
クロックは、後段側のＬＳＩ内部でシステムクロックの
位相をビットクロックに同期するまで変化させ、その結
果、システムクロックとビットクロックとを同期させる
ことができる。従って、アッセンブリ組立て設計時にお
けるＬＳＩ間のデ−タとクロックのインタフェ−ス規定
は簡略にでき、位相管理や遅延対策を簡単にすることが
可能となる。
【００１１】
【実施例】以下、本発明の実施例を図面により説明す
る。
る。
【００１２】図１は本発明によるクロック位相制御回路
とこれを用いたデジタル信号処理回路の一実施例を示す
ブロック図であって、１はデジタルデ−タの入力端子、
２はビットクロックの入力端子、３はシステムクロック
の入力端子、４はｎ分周手段、５は多段の遅延手段、６
は選択手段、７はラッチ手段、８はカウンタ、９，１０
はラッチ手段である。
とこれを用いたデジタル信号処理回路の一実施例を示す
ブロック図であって、１はデジタルデ−タの入力端子、
２はビットクロックの入力端子、３はシステムクロック
の入力端子、４はｎ分周手段、５は多段の遅延手段、６
は選択手段、７はラッチ手段、８はカウンタ、９，１０
はラッチ手段である。
【００１３】入力端子３から入力される周波数がｋ・ｎ
・ｆｓ（但し、ｆｓはクロック周波数、ｋ，ｎは自然
数）のシステムクロックは多段の遅延手段５に供給さ
れ、遅延量の異なる、位相が互いに異なる複数個のシス
テムクロックが出力される。選択手段６は、カウンタ８
からの制御信号に応じて、遅延手段５からの複数のシス
テムクロックのうちの１つを選択し、周波数がｋ・ｎ・
ｆｓの内部システムクロックとして出力する。
・ｆｓ（但し、ｆｓはクロック周波数、ｋ，ｎは自然
数）のシステムクロックは多段の遅延手段５に供給さ
れ、遅延量の異なる、位相が互いに異なる複数個のシス
テムクロックが出力される。選択手段６は、カウンタ８
からの制御信号に応じて、遅延手段５からの複数のシス
テムクロックのうちの１つを選択し、周波数がｋ・ｎ・
ｆｓの内部システムクロックとして出力する。
【００１４】一方、入力端子１からはビット周波数がｎ
・ｆｓのデジタルデータが、入力端子２から周波数がｎ
・ｆｓのビットクロックが夫々入力され、夫々ラッチ手
段９，１０に供給されて選択手段６からの内部システム
クロックでラッチされる。
・ｆｓのデジタルデータが、入力端子２から周波数がｎ
・ｆｓのビットクロックが夫々入力され、夫々ラッチ手
段９，１０に供給されて選択手段６からの内部システム
クロックでラッチされる。
【００１５】この入力されるビットクロックは、ｎ分周
手段でｎ分周され、周波数がｆｓのカウントクロックと
して制御信号デコード手段を構成するカウンタ８に供給
されるとともに、ラッチ手段７にラッチクロックとして
供給されて選択手段６からの内部システムクロックをラ
ッチする。ラッチ手段７からは、その出力Ｑ１として、
このビットクロックと内部システムクロックとの位相関
係に応じて“Ｈ”（高レベル）または“Ｌ”（低レベ
ル）の信号が得られ、カウンタ８にイネーブル信号（Ｐ
Ｅ／ＰＴ）として供給される。
手段でｎ分周され、周波数がｆｓのカウントクロックと
して制御信号デコード手段を構成するカウンタ８に供給
されるとともに、ラッチ手段７にラッチクロックとして
供給されて選択手段６からの内部システムクロックをラ
ッチする。ラッチ手段７からは、その出力Ｑ１として、
このビットクロックと内部システムクロックとの位相関
係に応じて“Ｈ”（高レベル）または“Ｌ”（低レベ
ル）の信号が得られ、カウンタ８にイネーブル信号（Ｐ
Ｅ／ＰＴ）として供給される。
【００１６】カウンタ８は、このイネーブル信号（ＰＥ
／ＰＴ）が“Ｈ”（または“Ｌ”）のとき、ｎ分周手段
４からのカウントクロックをカウントし、このイネーブ
ル信号（ＰＥ／ＰＴ）が“Ｈ”（または“Ｌ”）から
“Ｌ”（または“Ｈ”）に反転したとき、カウント動作
を停止する。このカウンタ８のカウント出力は選択制御
信号として選択手段６に供給され、遅延手段６からの複
数のシステムクロックのうちのカウンタ８のカウント値
に応じたシステムクロックを選択して内部システムクロ
ックとする。
／ＰＴ）が“Ｈ”（または“Ｌ”）のとき、ｎ分周手段
４からのカウントクロックをカウントし、このイネーブ
ル信号（ＰＥ／ＰＴ）が“Ｈ”（または“Ｌ”）から
“Ｌ”（または“Ｈ”）に反転したとき、カウント動作
を停止する。このカウンタ８のカウント出力は選択制御
信号として選択手段６に供給され、遅延手段６からの複
数のシステムクロックのうちのカウンタ８のカウント値
に応じたシステムクロックを選択して内部システムクロ
ックとする。
【００１７】次に、図３により、この実施例の動作につ
いて説明する。但し、３０１は入力端子１から入力され
るデジタルデ−タ、３０２は入力端子２から入力される
ビットクロック、３０３，３０４，３０５，３０６は多
段の遅延手段５から出力されるシステムクロック、３０
７，３０８はシステムクロック３０３，３０４に対する
ラッチ手段７の“Ｈ”の出力、３０９はシステムクロッ
ク３０５に対するラッチ手段７の“Ｌ”の出力、３１０
は選択手段６で選択された内部システムクロック（この
場合、システムクロック３０５と同じ）、３１１はラッ
チ手段１０から出力される内部ビットクロック、３１２
はラッチ手段９から出力されるデジタルデータである。
いて説明する。但し、３０１は入力端子１から入力され
るデジタルデ−タ、３０２は入力端子２から入力される
ビットクロック、３０３，３０４，３０５，３０６は多
段の遅延手段５から出力されるシステムクロック、３０
７，３０８はシステムクロック３０３，３０４に対する
ラッチ手段７の“Ｈ”の出力、３０９はシステムクロッ
ク３０５に対するラッチ手段７の“Ｌ”の出力、３１０
は選択手段６で選択された内部システムクロック（この
場合、システムクロック３０５と同じ）、３１１はラッ
チ手段１０から出力される内部ビットクロック、３１２
はラッチ手段９から出力されるデジタルデータである。
【００１８】図３において、遅延手段６から出力される
システムクロックとしては、システムクロック３０３〜
３０６の順次位相が遅れた４つのものが示されており、
ここでは、システムクロック３０４まではビットクロッ
ク３０２の立上りエッジで“Ｈ”であるが、システムク
ロック３０５からはビットクロック３０２の立上りエッ
ジで“Ｌ”となるものとする。
システムクロックとしては、システムクロック３０３〜
３０６の順次位相が遅れた４つのものが示されており、
ここでは、システムクロック３０４まではビットクロッ
ク３０２の立上りエッジで“Ｈ”であるが、システムク
ロック３０５からはビットクロック３０２の立上りエッ
ジで“Ｌ”となるものとする。
【００１９】いま、選択手段６でシステムクロック３０
３が選択されているものとすると、ビットクロック３０
２の立上りエッジでシステムクロック３０３が“Ｈ”で
あるから、ラッチ手段７の出力信号３０７が“Ｈ”であ
り、カウンタ８はカウント状態となってｎ分周手段４の
出力をカウントアップする。これにより、選択手段６は
次のシステムクロック３０４を選択する。システムクロ
ック３０４が選択されと、この場合も、ビットクロック
３０２の立上りエッジでシステムクロック３０４が
“Ｈ”であるから、ラッチ手段７の出力信号３０８が
“Ｈ”であり、カウンタ８はカウント状態となってｎ分
周手段４の出力をカウントアップする。これにより、選
択手段６はさらに次のシステムクロック３０５を選択す
る。
３が選択されているものとすると、ビットクロック３０
２の立上りエッジでシステムクロック３０３が“Ｈ”で
あるから、ラッチ手段７の出力信号３０７が“Ｈ”であ
り、カウンタ８はカウント状態となってｎ分周手段４の
出力をカウントアップする。これにより、選択手段６は
次のシステムクロック３０４を選択する。システムクロ
ック３０４が選択されと、この場合も、ビットクロック
３０２の立上りエッジでシステムクロック３０４が
“Ｈ”であるから、ラッチ手段７の出力信号３０８が
“Ｈ”であり、カウンタ８はカウント状態となってｎ分
周手段４の出力をカウントアップする。これにより、選
択手段６はさらに次のシステムクロック３０５を選択す
る。
【００２０】システムクロック３０５が選択されると、
ラッチ手段７の出力信号３０９が“Ｌ”に転じ、カウン
タ８はカウント状態が解除されてカウントを停止し、選
択手段６はシステムクロック３０５の選択状態に固定さ
れる。この選択されたシステムクロック３０５はビット
クロック３０２と一定の位相関係にあり、内部システム
クロック３１０として出力される。
ラッチ手段７の出力信号３０９が“Ｌ”に転じ、カウン
タ８はカウント状態が解除されてカウントを停止し、選
択手段６はシステムクロック３０５の選択状態に固定さ
れる。この選択されたシステムクロック３０５はビット
クロック３０２と一定の位相関係にあり、内部システム
クロック３１０として出力される。
【００２１】また、この内部システムクロック３１０は
ラッチクロックとしてラッチ手段９，１０に供給され、
デジタルデータ３０１とビットクロック３０２とをラッ
チする。従って、ラッチ手段９，１０から出力されるデ
ジタルデ−タ３１２，内部ビットクロック３１１と選択
手段６からの内部システムクロック３１０とは同期がと
れた状態となる。
ラッチクロックとしてラッチ手段９，１０に供給され、
デジタルデータ３０１とビットクロック３０２とをラッ
チする。従って、ラッチ手段９，１０から出力されるデ
ジタルデ−タ３１２，内部ビットクロック３１１と選択
手段６からの内部システムクロック３１０とは同期がと
れた状態となる。
【００２２】このようにして、ビットクロック３０２は
内部システムクロック３１０に位相同期したものとな
り、また、ビットクロック３０２とデジタルデータ３０
１との間でシステムクロックの１周期の範囲で位相ずれ
が生じても、これらが移相同期することになる。従っ
て、ビットクロックの遷移点を、デジタルデ−タの遷移
点に対して、セットアップタイムｔs，ホ−ルドタイム
ｔh以上に保持できるように、これらデジタルデータと
ビットクロックとの間の位相管理を自動的に行なうこと
ができる。
内部システムクロック３１０に位相同期したものとな
り、また、ビットクロック３０２とデジタルデータ３０
１との間でシステムクロックの１周期の範囲で位相ずれ
が生じても、これらが移相同期することになる。従っ
て、ビットクロックの遷移点を、デジタルデ−タの遷移
点に対して、セットアップタイムｔs，ホ−ルドタイム
ｔh以上に保持できるように、これらデジタルデータと
ビットクロックとの間の位相管理を自動的に行なうこと
ができる。
【００２３】なお、この実施例では、ラッチ手段やカウ
ンタなどのハ−ドウェアを用いて構成したが、これに限
定するものではなく、上記のハ−ドウェアと同様の動作
を行なえる構成であれば構わない。
ンタなどのハ−ドウェアを用いて構成したが、これに限
定するものではなく、上記のハ−ドウェアと同様の動作
を行なえる構成であれば構わない。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
入力されるデジタルデ−タ、システムクロック及びビッ
トクロックを、その入力時の位相関係に係らず、自動的
に一定の位相関係にすることができ、アッセンブリ組立
て設計時での“Ｌ”のＬＳＩ間のインタフェ−ス規定を
簡略化することができる。
入力されるデジタルデ−タ、システムクロック及びビッ
トクロックを、その入力時の位相関係に係らず、自動的
に一定の位相関係にすることができ、アッセンブリ組立
て設計時での“Ｌ”のＬＳＩ間のインタフェ−ス規定を
簡略化することができる。
【図１】本発明によるクロック位相制御回路とそれを用
いたデジタル信号処理回路の一実施例を示すブロック図
である。
いたデジタル信号処理回路の一実施例を示すブロック図
である。
【図２】デ−タとクロックのインタフェ−ス例を示す図
である。
である。
【図３】図１に示した実施例の動作を示すタイミングチ
ャ−トである。
ャ−トである。
１ デジタルデ−タの入力端子 ２ ビットクロックの入力端子 ３ システムクロックの入力端子 ４ ｎ分周カウンタ ５ 遅延手段 ６ 選択手段 ７ ラッチ手段 ８ カウンタ ９，１０ ラッチ手段
Claims (5)
- 【請求項１】 周波数がｍ・ｆｓ（但し、ｍは自然数）
の第１のクロックを多段の遅延素子で遅延して、周波数
がｍ・ｆｓで互いに位相が異なる複数個のクロックを出
力する遅延手段と、 該遅延手段の複数個の出力クロックの中から１つを選択
する選択手段と、 該選択手段で選択された周波数がｍ・ｆｓのクロック
を、周波数がｍ’・ｆｓの第２のクロック（但し、ｍ’
＝ｍ／ｋであって、ｍ’，ｋは自然数）でラッチするラ
ッチ手段と、 該ラッチ手段の出力をイネ−ブル信号とするカウンタと
を具備し、該カウンタの出力を該選択手段のクロック選
択用制御信号とし、該選択手段から該第１のクロックが
該第２のクロックに位相同期して得られるこように構成
したことを特徴とするクロック位相制御回路。 - 【請求項２】 請求項１において、 前記ラッチ手段の出力レベルの反転により前記カウンタ
のカウントが停止し、前記選択手段をそのときの選択動
作に固定することを特徴とするクロック位相制御回路。 - 【請求項３】 周波数の高い第１のクロックをこの周波
数の１／ｋ（但し、ｋは自然数）の周波数の第２のクロ
ックのタイミングでレベル判定する手段と、 該手段での判定レベルが所定レベルとなるように、該第
２のクロックを移相させる手段とを具備し、該第１，第
２のクロックを位相同期させることを特徴とするクロッ
ク位相制御回路。 - 【請求項４】 請求項１，２または３において、 第１のクロックがシステムクロックであり、第２のクロ
ックがビットクロックであることを特徴とするクロック
位相制御回路。 - 【請求項５】 請求項４に記載の前記ビットクロックに
位相同期した前記システムクロックにより、前記ビット
クロックとデジタルデータとをラッチし、前記ビットク
ロックと該デジタルデータとを前記システムクロックに
位相同期させことを特徴とするデジタル信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7011832A JPH08204524A (ja) | 1995-01-27 | 1995-01-27 | クロック位相制御回路とこれを用いたデジタル信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7011832A JPH08204524A (ja) | 1995-01-27 | 1995-01-27 | クロック位相制御回路とこれを用いたデジタル信号処理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204524A true JPH08204524A (ja) | 1996-08-09 |
Family
ID=11788735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7011832A Pending JPH08204524A (ja) | 1995-01-27 | 1995-01-27 | クロック位相制御回路とこれを用いたデジタル信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204524A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6298104B1 (en) | 1997-08-12 | 2001-10-02 | Nec Corporation | Clock recovery circuit |
-
1995
- 1995-01-27 JP JP7011832A patent/JPH08204524A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6298104B1 (en) | 1997-08-12 | 2001-10-02 | Nec Corporation | Clock recovery circuit |
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