JPH08204524A - クロック位相制御回路とこれを用いたデジタル信号処理回路 - Google Patents
クロック位相制御回路とこれを用いたデジタル信号処理回路Info
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- JPH08204524A JPH08204524A JP7011832A JP1183295A JPH08204524A JP H08204524 A JPH08204524 A JP H08204524A JP 7011832 A JP7011832 A JP 7011832A JP 1183295 A JP1183295 A JP 1183295A JP H08204524 A JPH08204524 A JP H08204524A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】 デジタルデータとビットクロックを自動的に
所定位相に同期させる。 【構成】 入力端子3からのシステムクロックから遅延
手段5が位相が異なる複数のシステムクロックが形成
し、選択手段6がそのうちの1つを内部システムクロッ
クとして選択する。この内部システムクロックは、ラッ
チ手段7において、入力端子2からのビットクロックで
ラッチされ、このビットクロックと内部システムクロッ
クとが所定位相関係にないとき、ラッチ手段7の出力に
よってカウンタ8はカウントし、そのカウント値に応じ
て選択手段6は選択するシステムクロックを換える。ビ
ットクロックと所定の位相関係にある内部システムクロ
ックが選択されると、ラッチ手段7の出力によってカウ
ンタ8は動作を停止し、選択手段6は同じ内部システム
クロックを選択し、この内部システムクロックで、ラッ
チ手段9,10により、デジタルデータとビットクロッ
クとがラッチされる。
所定位相に同期させる。 【構成】 入力端子3からのシステムクロックから遅延
手段5が位相が異なる複数のシステムクロックが形成
し、選択手段6がそのうちの1つを内部システムクロッ
クとして選択する。この内部システムクロックは、ラッ
チ手段7において、入力端子2からのビットクロックで
ラッチされ、このビットクロックと内部システムクロッ
クとが所定位相関係にないとき、ラッチ手段7の出力に
よってカウンタ8はカウントし、そのカウント値に応じ
て選択手段6は選択するシステムクロックを換える。ビ
ットクロックと所定の位相関係にある内部システムクロ
ックが選択されると、ラッチ手段7の出力によってカウ
ンタ8は動作を停止し、選択手段6は同じ内部システム
クロックを選択し、この内部システムクロックで、ラッ
チ手段9,10により、デジタルデータとビットクロッ
クとがラッチされる。
Description
【0001】
【産業上の利用分野】本発明は、デジタル信号処理にお
けるクロック位相制御手段とこれを用いたデジタル信号
処理回路に関する。
けるクロック位相制御手段とこれを用いたデジタル信号
処理回路に関する。
【0002】
【従来の技術】昨今、デジタル信号処理技術の発展が進
むにつれて、コンピュ−タなどの情報機器を始めとし
て、デジタル信号を取り扱う機器が増えてきている。か
かる機器はいくつかのデジタル信号処理手段を組み合わ
せた構成となっており、例えばいくつかのLSIによっ
て実現されている。そして、かかるLSI同士を接続す
る際には、デ−タ線からのデータとそのデータを取り出
すクロックのインタ−フェ−スが規定されている。この
デ−タとクロックのインタフェ−スの例を図2に示す。
むにつれて、コンピュ−タなどの情報機器を始めとし
て、デジタル信号を取り扱う機器が増えてきている。か
かる機器はいくつかのデジタル信号処理手段を組み合わ
せた構成となっており、例えばいくつかのLSIによっ
て実現されている。そして、かかるLSI同士を接続す
る際には、デ−タ線からのデータとそのデータを取り出
すクロックのインタ−フェ−スが規定されている。この
デ−タとクロックのインタフェ−スの例を図2に示す。
【0003】図2において、デジタルデ−タ201とビ
ットクロック202は、例えば、ラッチ回路としてのD
−フリップフロップのデ−タとクロックに用いられる。
一般に、D−フリップフロップなどには入力されるデジ
タルデ−タ201とビットクロック202のインタフェ
−スとして、デジタルデ−タ201がビットクロック2
02の遷移点に対してどれだけ前に確定していなければ
ならないかを示すセットアップタイムtsと、デジタル
デ−タ201がビットクロック202の遷移点に対して
どれだけ後まで保持されていなければならないかを示す
ホ−ルドタイムthとが規定されている。
ットクロック202は、例えば、ラッチ回路としてのD
−フリップフロップのデ−タとクロックに用いられる。
一般に、D−フリップフロップなどには入力されるデジ
タルデ−タ201とビットクロック202のインタフェ
−スとして、デジタルデ−タ201がビットクロック2
02の遷移点に対してどれだけ前に確定していなければ
ならないかを示すセットアップタイムtsと、デジタル
デ−タ201がビットクロック202の遷移点に対して
どれだけ後まで保持されていなければならないかを示す
ホ−ルドタイムthとが規定されている。
【0004】従って、デジタル信号処理回路において、
かかるラッチ回路などを取り扱う場合には、クロックの
遷移点を、デ−タの遷移点に対して、かかるセットアッ
プタイムts,ホ−ルドタイムth以上に保持するよう
に、これらデジタルデータとビットクロックとの間の位
相管理をしなければならない。
かかるラッチ回路などを取り扱う場合には、クロックの
遷移点を、デ−タの遷移点に対して、かかるセットアッ
プタイムts,ホ−ルドタイムth以上に保持するよう
に、これらデジタルデータとビットクロックとの間の位
相管理をしなければならない。
【0005】
【発明が解決しようとする課題】アッセンブリ組立て設
計時に、接続されるLSI間で上記のセットアップタイ
ムts,ホ−ルドタイムthなどのインタフェ−ス規定を
満足するためには、各々のLSI間で内部クロックの位
相が互いに独立しているため、次段のLSIにデジタル
デ−タとビットクロックを供給する毎に、例えば、デジ
タルデ−タをビットクロックに対して遅らせるというよ
うな遅延対策や、ビットクロックの位相管理などを施す
必要があり、これを行なうには、細心の注意を払わなけ
ればならない。しかし、このようにすると、アッセンブ
リ組立て設計時の位相管理や遅延対策などが複雑になる
という問題点があった。
計時に、接続されるLSI間で上記のセットアップタイ
ムts,ホ−ルドタイムthなどのインタフェ−ス規定を
満足するためには、各々のLSI間で内部クロックの位
相が互いに独立しているため、次段のLSIにデジタル
デ−タとビットクロックを供給する毎に、例えば、デジ
タルデ−タをビットクロックに対して遅らせるというよ
うな遅延対策や、ビットクロックの位相管理などを施す
必要があり、これを行なうには、細心の注意を払わなけ
ればならない。しかし、このようにすると、アッセンブ
リ組立て設計時の位相管理や遅延対策などが複雑になる
という問題点があった。
【0006】本発明の目的は、かかる問題を解消し、例
えば、複数個のLSIを接続する際のクロックとデ−タ
のインタフェ−ス規定を簡略にし、アッセンブリ組立て
設計時の位相管理や遅延対策などを簡単にすることがで
きるようにした位相制御手段とそれを用いたデジタル信
号処理回路を提供することにある。
えば、複数個のLSIを接続する際のクロックとデ−タ
のインタフェ−ス規定を簡略にし、アッセンブリ組立て
設計時の位相管理や遅延対策などを簡単にすることがで
きるようにした位相制御手段とそれを用いたデジタル信
号処理回路を提供することにある。
【0007】
【課題を解決するための手段】上記目的を達成するため
に、本発明のクロック位相制御回路は、第1のクロック
を多段の遅延素子で遅延する遅延手段と、この遅延手段
から出力される位相が互いに異なる複数のクロックの1
つを選択する選択手段と、この選択手段から選択出力さ
れるクロックを周波数が該第1のクロックの周波数の自
然数分の1の第2のクロックでラッチするラッチ手段
と、このラッチ手段の出力をイネ−ブル信号とするカウ
ンタとを備え、このカウンタ出力を上記選択手段のクロ
ック選択用の制御信号とする。
に、本発明のクロック位相制御回路は、第1のクロック
を多段の遅延素子で遅延する遅延手段と、この遅延手段
から出力される位相が互いに異なる複数のクロックの1
つを選択する選択手段と、この選択手段から選択出力さ
れるクロックを周波数が該第1のクロックの周波数の自
然数分の1の第2のクロックでラッチするラッチ手段
と、このラッチ手段の出力をイネ−ブル信号とするカウ
ンタとを備え、このカウンタ出力を上記選択手段のクロ
ック選択用の制御信号とする。
【0008】また、本発明のデジタル信号処理回路は、
上記第1のクロックをシステムクロックとし、上記第2
のクロックをビットクロックとして、該ビットクロック
とデジタルデータとを該システムクロックでラッチす
る。
上記第1のクロックをシステムクロックとし、上記第2
のクロックをビットクロックとして、該ビットクロック
とデジタルデータとを該システムクロックでラッチす
る。
【0009】
【作用】本発明によるクロック位相制御回路では、カウ
ンタの出力により、選択手段で選択されるクロックが異
なり、このため、カウンタの出力に応じて、遅延手段と
選択手段とにより、第1のクロックの位相が変化される
ことになる。選択手段の出力クロックが第2のクロック
によってラッチ手段でラッチされることにより、第2の
クロックに対する第1のクロックの位相が検出されるこ
とになる。これらの位相が一致しないとき、ラッチ手段
の出力により、カウンタはカウント動作を行なう。これ
により、選択手段が選択する遅延手段の出力クロックが
異なっていき、従って、第1のクロックの位相が変化し
ていく。上記の位相が一致すると、カウンタはカウント
動作を停止し、このときの選択手段が選択するクロック
は固定される。これにより、第1,第2のクロックが一
致した状態が保持される。
ンタの出力により、選択手段で選択されるクロックが異
なり、このため、カウンタの出力に応じて、遅延手段と
選択手段とにより、第1のクロックの位相が変化される
ことになる。選択手段の出力クロックが第2のクロック
によってラッチ手段でラッチされることにより、第2の
クロックに対する第1のクロックの位相が検出されるこ
とになる。これらの位相が一致しないとき、ラッチ手段
の出力により、カウンタはカウント動作を行なう。これ
により、選択手段が選択する遅延手段の出力クロックが
異なっていき、従って、第1のクロックの位相が変化し
ていく。上記の位相が一致すると、カウンタはカウント
動作を停止し、このときの選択手段が選択するクロック
は固定される。これにより、第1,第2のクロックが一
致した状態が保持される。
【0010】本発明によるデジタル信号処理回路では、
上記第1のクロックである同じシステムクロックによ
り、デジタルデータと第2のクロックであるビットクロ
ックとがラッチされるから、これらデジタルデータと第
2のクロックとが位相同期した状態となる。このように
して、前段のLSIからのシステムクロック及びビット
クロックは、後段側のLSI内部でシステムクロックの
位相をビットクロックに同期するまで変化させ、その結
果、システムクロックとビットクロックとを同期させる
ことができる。従って、アッセンブリ組立て設計時にお
けるLSI間のデ−タとクロックのインタフェ−ス規定
は簡略にでき、位相管理や遅延対策を簡単にすることが
可能となる。
上記第1のクロックである同じシステムクロックによ
り、デジタルデータと第2のクロックであるビットクロ
ックとがラッチされるから、これらデジタルデータと第
2のクロックとが位相同期した状態となる。このように
して、前段のLSIからのシステムクロック及びビット
クロックは、後段側のLSI内部でシステムクロックの
位相をビットクロックに同期するまで変化させ、その結
果、システムクロックとビットクロックとを同期させる
ことができる。従って、アッセンブリ組立て設計時にお
けるLSI間のデ−タとクロックのインタフェ−ス規定
は簡略にでき、位相管理や遅延対策を簡単にすることが
可能となる。
【0011】
【実施例】以下、本発明の実施例を図面により説明す
る。
る。
【0012】図1は本発明によるクロック位相制御回路
とこれを用いたデジタル信号処理回路の一実施例を示す
ブロック図であって、1はデジタルデ−タの入力端子、
2はビットクロックの入力端子、3はシステムクロック
の入力端子、4はn分周手段、5は多段の遅延手段、6
は選択手段、7はラッチ手段、8はカウンタ、9,10
はラッチ手段である。
とこれを用いたデジタル信号処理回路の一実施例を示す
ブロック図であって、1はデジタルデ−タの入力端子、
2はビットクロックの入力端子、3はシステムクロック
の入力端子、4はn分周手段、5は多段の遅延手段、6
は選択手段、7はラッチ手段、8はカウンタ、9,10
はラッチ手段である。
【0013】入力端子3から入力される周波数がk・n
・fs(但し、fsはクロック周波数、k,nは自然
数)のシステムクロックは多段の遅延手段5に供給さ
れ、遅延量の異なる、位相が互いに異なる複数個のシス
テムクロックが出力される。選択手段6は、カウンタ8
からの制御信号に応じて、遅延手段5からの複数のシス
テムクロックのうちの1つを選択し、周波数がk・n・
fsの内部システムクロックとして出力する。
・fs(但し、fsはクロック周波数、k,nは自然
数)のシステムクロックは多段の遅延手段5に供給さ
れ、遅延量の異なる、位相が互いに異なる複数個のシス
テムクロックが出力される。選択手段6は、カウンタ8
からの制御信号に応じて、遅延手段5からの複数のシス
テムクロックのうちの1つを選択し、周波数がk・n・
fsの内部システムクロックとして出力する。
【0014】一方、入力端子1からはビット周波数がn
・fsのデジタルデータが、入力端子2から周波数がn
・fsのビットクロックが夫々入力され、夫々ラッチ手
段9,10に供給されて選択手段6からの内部システム
クロックでラッチされる。
・fsのデジタルデータが、入力端子2から周波数がn
・fsのビットクロックが夫々入力され、夫々ラッチ手
段9,10に供給されて選択手段6からの内部システム
クロックでラッチされる。
【0015】この入力されるビットクロックは、n分周
手段でn分周され、周波数がfsのカウントクロックと
して制御信号デコード手段を構成するカウンタ8に供給
されるとともに、ラッチ手段7にラッチクロックとして
供給されて選択手段6からの内部システムクロックをラ
ッチする。ラッチ手段7からは、その出力Q1として、
このビットクロックと内部システムクロックとの位相関
係に応じて“H”(高レベル)または“L”(低レベ
ル)の信号が得られ、カウンタ8にイネーブル信号(P
E/PT)として供給される。
手段でn分周され、周波数がfsのカウントクロックと
して制御信号デコード手段を構成するカウンタ8に供給
されるとともに、ラッチ手段7にラッチクロックとして
供給されて選択手段6からの内部システムクロックをラ
ッチする。ラッチ手段7からは、その出力Q1として、
このビットクロックと内部システムクロックとの位相関
係に応じて“H”(高レベル)または“L”(低レベ
ル)の信号が得られ、カウンタ8にイネーブル信号(P
E/PT)として供給される。
【0016】カウンタ8は、このイネーブル信号(PE
/PT)が“H”(または“L”)のとき、n分周手段
4からのカウントクロックをカウントし、このイネーブ
ル信号(PE/PT)が“H”(または“L”)から
“L”(または“H”)に反転したとき、カウント動作
を停止する。このカウンタ8のカウント出力は選択制御
信号として選択手段6に供給され、遅延手段6からの複
数のシステムクロックのうちのカウンタ8のカウント値
に応じたシステムクロックを選択して内部システムクロ
ックとする。
/PT)が“H”(または“L”)のとき、n分周手段
4からのカウントクロックをカウントし、このイネーブ
ル信号(PE/PT)が“H”(または“L”)から
“L”(または“H”)に反転したとき、カウント動作
を停止する。このカウンタ8のカウント出力は選択制御
信号として選択手段6に供給され、遅延手段6からの複
数のシステムクロックのうちのカウンタ8のカウント値
に応じたシステムクロックを選択して内部システムクロ
ックとする。
【0017】次に、図3により、この実施例の動作につ
いて説明する。但し、301は入力端子1から入力され
るデジタルデ−タ、302は入力端子2から入力される
ビットクロック、303,304,305,306は多
段の遅延手段5から出力されるシステムクロック、30
7,308はシステムクロック303,304に対する
ラッチ手段7の“H”の出力、309はシステムクロッ
ク305に対するラッチ手段7の“L”の出力、310
は選択手段6で選択された内部システムクロック(この
場合、システムクロック305と同じ)、311はラッ
チ手段10から出力される内部ビットクロック、312
はラッチ手段9から出力されるデジタルデータである。
いて説明する。但し、301は入力端子1から入力され
るデジタルデ−タ、302は入力端子2から入力される
ビットクロック、303,304,305,306は多
段の遅延手段5から出力されるシステムクロック、30
7,308はシステムクロック303,304に対する
ラッチ手段7の“H”の出力、309はシステムクロッ
ク305に対するラッチ手段7の“L”の出力、310
は選択手段6で選択された内部システムクロック(この
場合、システムクロック305と同じ)、311はラッ
チ手段10から出力される内部ビットクロック、312
はラッチ手段9から出力されるデジタルデータである。
【0018】図3において、遅延手段6から出力される
システムクロックとしては、システムクロック303〜
306の順次位相が遅れた4つのものが示されており、
ここでは、システムクロック304まではビットクロッ
ク302の立上りエッジで“H”であるが、システムク
ロック305からはビットクロック302の立上りエッ
ジで“L”となるものとする。
システムクロックとしては、システムクロック303〜
306の順次位相が遅れた4つのものが示されており、
ここでは、システムクロック304まではビットクロッ
ク302の立上りエッジで“H”であるが、システムク
ロック305からはビットクロック302の立上りエッ
ジで“L”となるものとする。
【0019】いま、選択手段6でシステムクロック30
3が選択されているものとすると、ビットクロック30
2の立上りエッジでシステムクロック303が“H”で
あるから、ラッチ手段7の出力信号307が“H”であ
り、カウンタ8はカウント状態となってn分周手段4の
出力をカウントアップする。これにより、選択手段6は
次のシステムクロック304を選択する。システムクロ
ック304が選択されと、この場合も、ビットクロック
302の立上りエッジでシステムクロック304が
“H”であるから、ラッチ手段7の出力信号308が
“H”であり、カウンタ8はカウント状態となってn分
周手段4の出力をカウントアップする。これにより、選
択手段6はさらに次のシステムクロック305を選択す
る。
3が選択されているものとすると、ビットクロック30
2の立上りエッジでシステムクロック303が“H”で
あるから、ラッチ手段7の出力信号307が“H”であ
り、カウンタ8はカウント状態となってn分周手段4の
出力をカウントアップする。これにより、選択手段6は
次のシステムクロック304を選択する。システムクロ
ック304が選択されと、この場合も、ビットクロック
302の立上りエッジでシステムクロック304が
“H”であるから、ラッチ手段7の出力信号308が
“H”であり、カウンタ8はカウント状態となってn分
周手段4の出力をカウントアップする。これにより、選
択手段6はさらに次のシステムクロック305を選択す
る。
【0020】システムクロック305が選択されると、
ラッチ手段7の出力信号309が“L”に転じ、カウン
タ8はカウント状態が解除されてカウントを停止し、選
択手段6はシステムクロック305の選択状態に固定さ
れる。この選択されたシステムクロック305はビット
クロック302と一定の位相関係にあり、内部システム
クロック310として出力される。
ラッチ手段7の出力信号309が“L”に転じ、カウン
タ8はカウント状態が解除されてカウントを停止し、選
択手段6はシステムクロック305の選択状態に固定さ
れる。この選択されたシステムクロック305はビット
クロック302と一定の位相関係にあり、内部システム
クロック310として出力される。
【0021】また、この内部システムクロック310は
ラッチクロックとしてラッチ手段9,10に供給され、
デジタルデータ301とビットクロック302とをラッ
チする。従って、ラッチ手段9,10から出力されるデ
ジタルデ−タ312,内部ビットクロック311と選択
手段6からの内部システムクロック310とは同期がと
れた状態となる。
ラッチクロックとしてラッチ手段9,10に供給され、
デジタルデータ301とビットクロック302とをラッ
チする。従って、ラッチ手段9,10から出力されるデ
ジタルデ−タ312,内部ビットクロック311と選択
手段6からの内部システムクロック310とは同期がと
れた状態となる。
【0022】このようにして、ビットクロック302は
内部システムクロック310に位相同期したものとな
り、また、ビットクロック302とデジタルデータ30
1との間でシステムクロックの1周期の範囲で位相ずれ
が生じても、これらが移相同期することになる。従っ
て、ビットクロックの遷移点を、デジタルデ−タの遷移
点に対して、セットアップタイムts,ホ−ルドタイム
th以上に保持できるように、これらデジタルデータと
ビットクロックとの間の位相管理を自動的に行なうこと
ができる。
内部システムクロック310に位相同期したものとな
り、また、ビットクロック302とデジタルデータ30
1との間でシステムクロックの1周期の範囲で位相ずれ
が生じても、これらが移相同期することになる。従っ
て、ビットクロックの遷移点を、デジタルデ−タの遷移
点に対して、セットアップタイムts,ホ−ルドタイム
th以上に保持できるように、これらデジタルデータと
ビットクロックとの間の位相管理を自動的に行なうこと
ができる。
【0023】なお、この実施例では、ラッチ手段やカウ
ンタなどのハ−ドウェアを用いて構成したが、これに限
定するものではなく、上記のハ−ドウェアと同様の動作
を行なえる構成であれば構わない。
ンタなどのハ−ドウェアを用いて構成したが、これに限
定するものではなく、上記のハ−ドウェアと同様の動作
を行なえる構成であれば構わない。
【0024】
【発明の効果】以上説明したように、本発明によれば、
入力されるデジタルデ−タ、システムクロック及びビッ
トクロックを、その入力時の位相関係に係らず、自動的
に一定の位相関係にすることができ、アッセンブリ組立
て設計時での“L”のLSI間のインタフェ−ス規定を
簡略化することができる。
入力されるデジタルデ−タ、システムクロック及びビッ
トクロックを、その入力時の位相関係に係らず、自動的
に一定の位相関係にすることができ、アッセンブリ組立
て設計時での“L”のLSI間のインタフェ−ス規定を
簡略化することができる。
【図1】本発明によるクロック位相制御回路とそれを用
いたデジタル信号処理回路の一実施例を示すブロック図
である。
いたデジタル信号処理回路の一実施例を示すブロック図
である。
【図2】デ−タとクロックのインタフェ−ス例を示す図
である。
である。
【図3】図1に示した実施例の動作を示すタイミングチ
ャ−トである。
ャ−トである。
1 デジタルデ−タの入力端子 2 ビットクロックの入力端子 3 システムクロックの入力端子 4 n分周カウンタ 5 遅延手段 6 選択手段 7 ラッチ手段 8 カウンタ 9,10 ラッチ手段
Claims (5)
- 【請求項1】 周波数がm・fs(但し、mは自然数)
の第1のクロックを多段の遅延素子で遅延して、周波数
がm・fsで互いに位相が異なる複数個のクロックを出
力する遅延手段と、 該遅延手段の複数個の出力クロックの中から1つを選択
する選択手段と、 該選択手段で選択された周波数がm・fsのクロック
を、周波数がm’・fsの第2のクロック(但し、m’
=m/kであって、m’,kは自然数)でラッチするラ
ッチ手段と、 該ラッチ手段の出力をイネ−ブル信号とするカウンタと
を具備し、該カウンタの出力を該選択手段のクロック選
択用制御信号とし、該選択手段から該第1のクロックが
該第2のクロックに位相同期して得られるこように構成
したことを特徴とするクロック位相制御回路。 - 【請求項2】 請求項1において、 前記ラッチ手段の出力レベルの反転により前記カウンタ
のカウントが停止し、前記選択手段をそのときの選択動
作に固定することを特徴とするクロック位相制御回路。 - 【請求項3】 周波数の高い第1のクロックをこの周波
数の1/k(但し、kは自然数)の周波数の第2のクロ
ックのタイミングでレベル判定する手段と、 該手段での判定レベルが所定レベルとなるように、該第
2のクロックを移相させる手段とを具備し、該第1,第
2のクロックを位相同期させることを特徴とするクロッ
ク位相制御回路。 - 【請求項4】 請求項1,2または3において、 第1のクロックがシステムクロックであり、第2のクロ
ックがビットクロックであることを特徴とするクロック
位相制御回路。 - 【請求項5】 請求項4に記載の前記ビットクロックに
位相同期した前記システムクロックにより、前記ビット
クロックとデジタルデータとをラッチし、前記ビットク
ロックと該デジタルデータとを前記システムクロックに
位相同期させことを特徴とするデジタル信号処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7011832A JPH08204524A (ja) | 1995-01-27 | 1995-01-27 | クロック位相制御回路とこれを用いたデジタル信号処理回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7011832A JPH08204524A (ja) | 1995-01-27 | 1995-01-27 | クロック位相制御回路とこれを用いたデジタル信号処理回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08204524A true JPH08204524A (ja) | 1996-08-09 |
Family
ID=11788735
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7011832A Pending JPH08204524A (ja) | 1995-01-27 | 1995-01-27 | クロック位相制御回路とこれを用いたデジタル信号処理回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08204524A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6298104B1 (en) | 1997-08-12 | 2001-10-02 | Nec Corporation | Clock recovery circuit |
-
1995
- 1995-01-27 JP JP7011832A patent/JPH08204524A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6298104B1 (en) | 1997-08-12 | 2001-10-02 | Nec Corporation | Clock recovery circuit |
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