JP3082727B2 - 同期化方法及び同期化回路 - Google Patents
同期化方法及び同期化回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、異なる２クロック
間でデータを同期化する同期化方法及び同期化回路に関
する。
間でデータを同期化する同期化方法及び同期化回路に関
する。
【０００２】
【従来の技術】異なる２クロック間でのデータの同期化
は、多くの回路で使用されている。例えば、インターフ
ェースの最大クロック周波数は規格で決まっているが、
内部での処理を高速化するためにシステムのクロックを
速くしたいというようなときに、異なる２クロック間で
のデータの同期化が必要である。この場合、インターフ
ェース部のクロックに同期したデータ信号及び制御信号
は、処理するためにシステムクロックに同期した信号に
同期化する必要がある。
は、多くの回路で使用されている。例えば、インターフ
ェースの最大クロック周波数は規格で決まっているが、
内部での処理を高速化するためにシステムのクロックを
速くしたいというようなときに、異なる２クロック間で
のデータの同期化が必要である。この場合、インターフ
ェース部のクロックに同期したデータ信号及び制御信号
は、処理するためにシステムクロックに同期した信号に
同期化する必要がある。
【０００３】簡単な同期化の方法として、受け側のクロ
ックで単に切り直すという方法があるが、この方法では
データの遷移状態を受け側でラッチしてしまう可能性が
あり、以下のような問題点がある。
ックで単に切り直すという方法があるが、この方法では
データの遷移状態を受け側でラッチしてしまう可能性が
あり、以下のような問題点がある。
【０００４】
【発明が解決しようとする課題】即ち、２ビット以上の
データを同期化する場合、各ビットに対応する信号線の
遅延が微妙に異なっているため、全く予期しない値を受
け側でラッチされる可能性がある。例えば、３ビットの
カウンタを例にとると、“０１１”から“１００”に遷
移する場合、ｂｉｔ２はｂｉｔ１、ｂｉｔ０に比べ遅延
が少ないとすると、ｂｉｔ２は変化後の“１”を、ｂｉ
ｔ１、ｂｉｔ０は変化前の“１１”をラッチする可能性
があり、結果的に受け側でカウンタ値が“１１１”と認
識される可能性がある。
データを同期化する場合、各ビットに対応する信号線の
遅延が微妙に異なっているため、全く予期しない値を受
け側でラッチされる可能性がある。例えば、３ビットの
カウンタを例にとると、“０１１”から“１００”に遷
移する場合、ｂｉｔ２はｂｉｔ１、ｂｉｔ０に比べ遅延
が少ないとすると、ｂｉｔ２は変化後の“１”を、ｂｉ
ｔ１、ｂｉｔ０は変化前の“１１”をラッチする可能性
があり、結果的に受け側でカウンタ値が“１１１”と認
識される可能性がある。
【０００５】本発明はかかる問題点に鑑みてなされたも
のであって、クロック１本の同期化によって正常にデー
タをラッチできるタイミングを検出することにより、ビ
ット毎の遅延を考慮することなく安定したタイミングで
ラッチすることができる同期化方法及び同期化回路を提
供することを目的とする。
のであって、クロック１本の同期化によって正常にデー
タをラッチできるタイミングを検出することにより、ビ
ット毎の遅延を考慮することなく安定したタイミングで
ラッチすることができる同期化方法及び同期化回路を提
供することを目的とする。
【０００６】
【課題を解決するための手段】本発明に係る同期化方法
は、システムクロックＯＣＬＫの整数倍のクロックＤＣ
ＬＫで非同期クロックＩＣＬＫをサンプリングすること
により、ＩＣＬＫ同期で送られてくる複数ビットの入力
データがシステムクロックＯＣＬＫで正常にラッチでき
るかどうかを判断し、正常にラッチできるタイミングで
入力データを受け取ってこれを出力し、正常にラッチで
きない場合は入力データを予めラッチしておいたフリッ
プフロップのデータを出力することを特徴とする。
は、システムクロックＯＣＬＫの整数倍のクロックＤＣ
ＬＫで非同期クロックＩＣＬＫをサンプリングすること
により、ＩＣＬＫ同期で送られてくる複数ビットの入力
データがシステムクロックＯＣＬＫで正常にラッチでき
るかどうかを判断し、正常にラッチできるタイミングで
入力データを受け取ってこれを出力し、正常にラッチで
きない場合は入力データを予めラッチしておいたフリッ
プフロップのデータを出力することを特徴とする。
【０００７】本発明に係る他の同期化方法は、非同期ク
ロックＩＣＬＫをシステムクロックＯＣＬＫの２倍の周
波数のクロックであるＤＣＬＫで３クロック分サンプリ
ングし、そのサンプリング結果から入力された複数ビッ
トの入力データがＯＣＬＫで安定したタイミングでラッ
チが可能かどうかを判断し、可能であればそのままＯＣ
ＬＫでラッチし、不可能、つまり入力データが遷移状態
である場合は、ＤＣＬＫで動作し入力データと同じビッ
ト幅を持つフリップフロップで予めラッチしておいたデ
ータを使用することを特徴とする。
ロックＩＣＬＫをシステムクロックＯＣＬＫの２倍の周
波数のクロックであるＤＣＬＫで３クロック分サンプリ
ングし、そのサンプリング結果から入力された複数ビッ
トの入力データがＯＣＬＫで安定したタイミングでラッ
チが可能かどうかを判断し、可能であればそのままＯＣ
ＬＫでラッチし、不可能、つまり入力データが遷移状態
である場合は、ＤＣＬＫで動作し入力データと同じビッ
ト幅を持つフリップフロップで予めラッチしておいたデ
ータを使用することを特徴とする。
【０００８】本発明に係る同期化回路は、システムクロ
ックＯＣＬＫの整数倍の周期のＤＣＬＫに同期して非同
期クロックＩＣＬＫをＤＣＬＫの周期で複数回ラッチす
る複数個のフリップ／フロップと、ＩＣＬＫに同期して
送られてくる複数ビットの入力データをＤＣＬＫでラッ
チする入力データ用フリップ／フロップと、前記複数個
のフリップフロップの出力と設定値とを比較する比較器
と、この比較器からの出力信号に基づいて入力データと
入力データ用フリップフロップの出力とのいずれかを選
択しこれを出力するセレクタと、このセレクタから出力
された信号をＯＣＬＫでラッチしこれを出力データとし
て出力する出力用フリップフロップと、を有することを
特徴とする。
ックＯＣＬＫの整数倍の周期のＤＣＬＫに同期して非同
期クロックＩＣＬＫをＤＣＬＫの周期で複数回ラッチす
る複数個のフリップ／フロップと、ＩＣＬＫに同期して
送られてくる複数ビットの入力データをＤＣＬＫでラッ
チする入力データ用フリップ／フロップと、前記複数個
のフリップフロップの出力と設定値とを比較する比較器
と、この比較器からの出力信号に基づいて入力データと
入力データ用フリップフロップの出力とのいずれかを選
択しこれを出力するセレクタと、このセレクタから出力
された信号をＯＣＬＫでラッチしこれを出力データとし
て出力する出力用フリップフロップと、を有することを
特徴とする。
【０００９】この同期化回路において、前記比較器に入
力される設定値は、前記複数個のフリップフロップの出
力と、入力データ又は入力データ用フリップフロップの
出力のいずれかを指定する指定値との関係を示すテーブ
ルにより与えられることとすることができる。
力される設定値は、前記複数個のフリップフロップの出
力と、入力データ又は入力データ用フリップフロップの
出力のいずれかを指定する指定値との関係を示すテーブ
ルにより与えられることとすることができる。
【００１０】本発明に係る他の同期化回路は、システム
クロックＯＣＬＫの２倍の周期のＤＣＬＫに同期して非
同期クロックＩＣＬＫをラッチする第１のフリップ／フ
ロップと、この第１のフリップ／フロップの出力をＤＣ
ＬＫでラッチする第２のフリップ／フロップと、この第
２のフリップ／フロップの出力をＤＣＬＫでラッチする
第３のフリップ／フロップと、ＩＣＬＫに同期して送ら
れてくる複数ビットの入力データをＤＣＬＫでラッチす
る第４のフリップ／フロップと、第１乃至第３のフリッ
プフロップの出力と設定値とを比較する比較器と、この
比較器からの出力信号に基づいて入力データと第４のフ
リップフロップの出力とのいずれかを選択しこれを出力
するセレクタと、このセレクタから出力された信号をＯ
ＣＬＫでラッチしこれを出力データとして出力する第５
のフリップフロップと、を有することを特徴とする。
クロックＯＣＬＫの２倍の周期のＤＣＬＫに同期して非
同期クロックＩＣＬＫをラッチする第１のフリップ／フ
ロップと、この第１のフリップ／フロップの出力をＤＣ
ＬＫでラッチする第２のフリップ／フロップと、この第
２のフリップ／フロップの出力をＤＣＬＫでラッチする
第３のフリップ／フロップと、ＩＣＬＫに同期して送ら
れてくる複数ビットの入力データをＤＣＬＫでラッチす
る第４のフリップ／フロップと、第１乃至第３のフリッ
プフロップの出力と設定値とを比較する比較器と、この
比較器からの出力信号に基づいて入力データと第４のフ
リップフロップの出力とのいずれかを選択しこれを出力
するセレクタと、このセレクタから出力された信号をＯ
ＣＬＫでラッチしこれを出力データとして出力する第５
のフリップフロップと、を有することを特徴とする。
【００１１】この同期化回路において、前記比較器に入
力される設定値は、第１乃至第３のフリップフロップの
出力と、入力データ又は第４のフリップフロップの出力
のいずれかを指定する指定値との関係を示すテーブルに
より与えられることとすることができる。
力される設定値は、第１乃至第３のフリップフロップの
出力と、入力データ又は第４のフリップフロップの出力
のいずれかを指定する指定値との関係を示すテーブルに
より与えられることとすることができる。
【００１２】本発明においては、非同期クロック間でデ
ータを同期化する場合、遷移状態の不定なデータを受信
側でラッチすることがなくなる。
ータを同期化する場合、遷移状態の不定なデータを受信
側でラッチすることがなくなる。
【００１３】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１は本発明の
実施例に係る同期化回路１を示すブロック図である。入
力データ２はＩＣＬＫ３同期で送られてくる複数ビット
のデータであり、本実施例の同期化回路１はこのデータ
２を、ＯＣＬＫ６同期の回路で処理するために、ＯＣＬ
Ｋ６同期に変換した後、出力データ７として出力するも
のである。
付の図面を参照して具体的に説明する。図１は本発明の
実施例に係る同期化回路１を示すブロック図である。入
力データ２はＩＣＬＫ３同期で送られてくる複数ビット
のデータであり、本実施例の同期化回路１はこのデータ
２を、ＯＣＬＫ６同期の回路で処理するために、ＯＣＬ
Ｋ６同期に変換した後、出力データ７として出力するも
のである。
【００１４】図１に示すように、同期化回路１は、シス
テムクロックＯＣＬＫ６の２倍の周期のＤＣＬＫ４に同
期して非同期クロックＩＣＬＫ３をラッチするＦ／Ｆ
（フリップフロップ）８と、Ｆ／Ｆ８の出力をＤＣＬＫ
４でラッチするＦ／Ｆ９と、同様にＦ／Ｆ９の出力をＤ
ＣＬＫ４でラッチするＦ／Ｆ１０とを有している。Ｆ／
Ｆ１１は、ＩＣＬＫ３に同期している入力データ２をＤ
ＣＬＫ４でラッチする。比較器１２は、Ｆ／Ｆ８〜１０
の出力と設定値５とを比較し、セレクタ１３に対してセ
レクト信号を供給する。セレクタ１３では、比較器１２
からのセレクト信号によって、入力データ２とＦ／Ｆ１
１からの出力を切り替える。セレクタ１３から出力され
た信号はＯＣＬＫ６でＦ／Ｆ１４にラッチされ、出力デ
ータ７として出力される。
テムクロックＯＣＬＫ６の２倍の周期のＤＣＬＫ４に同
期して非同期クロックＩＣＬＫ３をラッチするＦ／Ｆ
（フリップフロップ）８と、Ｆ／Ｆ８の出力をＤＣＬＫ
４でラッチするＦ／Ｆ９と、同様にＦ／Ｆ９の出力をＤ
ＣＬＫ４でラッチするＦ／Ｆ１０とを有している。Ｆ／
Ｆ１１は、ＩＣＬＫ３に同期している入力データ２をＤ
ＣＬＫ４でラッチする。比較器１２は、Ｆ／Ｆ８〜１０
の出力と設定値５とを比較し、セレクタ１３に対してセ
レクト信号を供給する。セレクタ１３では、比較器１２
からのセレクト信号によって、入力データ２とＦ／Ｆ１
１からの出力を切り替える。セレクタ１３から出力され
た信号はＯＣＬＫ６でＦ／Ｆ１４にラッチされ、出力デ
ータ７として出力される。
【００１５】次に、図３を使用して比較器１２に入力さ
れている設定値について詳細に説明する。比較器１２に
入力されているＦ／Ｆ８〜１０の出力結果は、Ｆ／Ｆ１
４で最終的にデータをラッチするタイミングよりＤＣＬ
Ｋ４で３周期分前のＩＣＬＫ３の状態を表している。即
ち、タイミングＤＴ３４の時点でデータ２をラッチしよ
うとする場合、ＤＴ３１時点でのＩＣＬＫ３の値がＦ／
Ｆ１０の出力になり、同様にＤＴ３２のときのＩＣＬＫ
３がＦ／Ｆ９の出力、ＤＴ３３のときのＩＣＬＫ３がＦ
／Ｆ８の出力となる。
れている設定値について詳細に説明する。比較器１２に
入力されているＦ／Ｆ８〜１０の出力結果は、Ｆ／Ｆ１
４で最終的にデータをラッチするタイミングよりＤＣＬ
Ｋ４で３周期分前のＩＣＬＫ３の状態を表している。即
ち、タイミングＤＴ３４の時点でデータ２をラッチしよ
うとする場合、ＤＴ３１時点でのＩＣＬＫ３の値がＦ／
Ｆ１０の出力になり、同様にＤＴ３２のときのＩＣＬＫ
３がＦ／Ｆ９の出力、ＤＴ３３のときのＩＣＬＫ３がＦ
／Ｆ８の出力となる。
【００１６】これらの過去３周期分のＩＣＬＫ３の状態
から、Ｆ／Ｆ１４でデータをラッチしようとするタイミ
ングＤＴ３４の近辺にＩＣＬＫ３の立ち上がりエッジが
ないか否かを予め予測することができる。例えば図３の
（１）の場合、ＩＣＬＫ３の立ち上がりエッジはタイミ
ングＤＴ３４からＤＣＬＫ４の半周期以上あり、ＩＣＬ
Ｋ３同期で変化したデータ２をＯＣＬＫ６でラッチする
のに必要なセットアップ・ホールドを満たすことができ
るので、データ２をＦ／Ｆ１４でそのままラッチするこ
とが可能である。この場合、比較器１２の出力は入力デ
ータ２を選択する“０”となるようにする。
から、Ｆ／Ｆ１４でデータをラッチしようとするタイミ
ングＤＴ３４の近辺にＩＣＬＫ３の立ち上がりエッジが
ないか否かを予め予測することができる。例えば図３の
（１）の場合、ＩＣＬＫ３の立ち上がりエッジはタイミ
ングＤＴ３４からＤＣＬＫ４の半周期以上あり、ＩＣＬ
Ｋ３同期で変化したデータ２をＯＣＬＫ６でラッチする
のに必要なセットアップ・ホールドを満たすことができ
るので、データ２をＦ／Ｆ１４でそのままラッチするこ
とが可能である。この場合、比較器１２の出力は入力デ
ータ２を選択する“０”となるようにする。
【００１７】一方、図３の（６）の場合、ＩＣＬＫ３の
立ち上がりエッジがタイミングＤＴ３４からＤＣＬＫ４
の半周期以内の場所にあり、タイミングＤＴ３４でデー
タ２をラッチすればセットアップ・ホールドが満たせな
い可能性がある。しかし、Ｆ／Ｆ１１がデータ２をラッ
チするタイミングＤＴ３３からみると、ＩＣＬＫ３の立
ち上がりエッジはＤＣＬＫ２の半周期以上離れており、
セットアップ・ホールドにマージンがある。このため、
このときの比較器１２の出力はＦ／Ｆ１１の出力を選択
する“１”となるようにする。
立ち上がりエッジがタイミングＤＴ３４からＤＣＬＫ４
の半周期以内の場所にあり、タイミングＤＴ３４でデー
タ２をラッチすればセットアップ・ホールドが満たせな
い可能性がある。しかし、Ｆ／Ｆ１１がデータ２をラッ
チするタイミングＤＴ３３からみると、ＩＣＬＫ３の立
ち上がりエッジはＤＣＬＫ２の半周期以上離れており、
セットアップ・ホールドにマージンがある。このため、
このときの比較器１２の出力はＦ／Ｆ１１の出力を選択
する“１”となるようにする。
【００１８】Ｆ／Ｆ８でＩＣＬＫ３をラッチする場合、
非同期クロックＤＣＬＫ４でラッチするため、ＩＣＬＫ
３の遷移状態をラッチする可能性もある。例えば、図３
の（２）又は（３）のタイミングＤＴ３２前後にあるＩ
ＣＬＫ３の立ち上がりの遷移状態をＦ／Ｆ８でラッチし
た場合について考えると、ＤＴ２２時点でのＦ／Ｆ８の
ラッチ結果が１（Ｆ／Ｆ８〜１０の出力が“１１０”）
又は０（Ｆ／Ｆ８〜１０の出力が“０１０”）でセレク
タ１３の選択が変わってしまう。しかし、この場合ＩＣ
ＬＫ３の立ち上がりエッジは、入力データ２が選択され
たときのラッチポイントＤＴ３４からもＦ／Ｆ１１の出
力が選択された場合のラッチポイントＤＴ３３からもＤ
ＣＬＫ４の半周期分程のマージンがあるので、このきわ
どいタイミングではどちらのデータが選択されても正常
にラッチできる。また、図３の（６）と（７）のタイミ
ングＤＴ３１前後にもＩＣＬＫ３のエッジがあり、”１
０１”、”００１”のどちらが選択されるか分からない
瞬間があるが、この場合、どちらが選択されても比較器
１２の出力はＦ／Ｆ１１の出力を選択する“１”であ
る。このように、Ｆ／Ｆ８でＩＣＬＫ３をラッチするタ
イミングがＩＣＬＫ３の遷移状態であっても比較器１２
は正常に動作する。
非同期クロックＤＣＬＫ４でラッチするため、ＩＣＬＫ
３の遷移状態をラッチする可能性もある。例えば、図３
の（２）又は（３）のタイミングＤＴ３２前後にあるＩ
ＣＬＫ３の立ち上がりの遷移状態をＦ／Ｆ８でラッチし
た場合について考えると、ＤＴ２２時点でのＦ／Ｆ８の
ラッチ結果が１（Ｆ／Ｆ８〜１０の出力が“１１０”）
又は０（Ｆ／Ｆ８〜１０の出力が“０１０”）でセレク
タ１３の選択が変わってしまう。しかし、この場合ＩＣ
ＬＫ３の立ち上がりエッジは、入力データ２が選択され
たときのラッチポイントＤＴ３４からもＦ／Ｆ１１の出
力が選択された場合のラッチポイントＤＴ３３からもＤ
ＣＬＫ４の半周期分程のマージンがあるので、このきわ
どいタイミングではどちらのデータが選択されても正常
にラッチできる。また、図３の（６）と（７）のタイミ
ングＤＴ３１前後にもＩＣＬＫ３のエッジがあり、”１
０１”、”００１”のどちらが選択されるか分からない
瞬間があるが、この場合、どちらが選択されても比較器
１２の出力はＦ／Ｆ１１の出力を選択する“１”であ
る。このように、Ｆ／Ｆ８でＩＣＬＫ３をラッチするタ
イミングがＩＣＬＫ３の遷移状態であっても比較器１２
は正常に動作する。
【００１９】このようにして、比較器１２は動作する
が、具体的には、図４（ａ）のような設定値のテーブル
をあらかじめ用意しておく。このテーブルより、Ｆ／Ｆ
８〜１０の出力をビット位置として、そのときのセレク
ト信号を各ビットの値とした８ビットの設定値５（図４
（ｂ））を比較器１２へ入力する。設定値５をシステム
のレジスタで構成すれば、実チップを評価した後、設定
値を調整することも可能になる。
が、具体的には、図４（ａ）のような設定値のテーブル
をあらかじめ用意しておく。このテーブルより、Ｆ／Ｆ
８〜１０の出力をビット位置として、そのときのセレク
ト信号を各ビットの値とした８ビットの設定値５（図４
（ｂ））を比較器１２へ入力する。設定値５をシステム
のレジスタで構成すれば、実チップを評価した後、設定
値を調整することも可能になる。
【００２０】次に、上述の如く構成された同期化回路の
動作について図２のタイミングチャートを参照して説明
する。非同期クロックＩＣＬＫ３をＤＣＬＫ４に同期し
てラッチしたＦ／Ｆ８の出力と、その出力をＤＣＬＫ４
同期でラッチするＦ／Ｆ９の出力と、同様にその出力を
ＤＣＬＫ４同期でラッチするＦ／Ｆ１０の出力との３つ
の出力から比較器１２への入力信号が作られる。図２
中、比較器１２への入力信号は左のビットから順にＦ／
Ｆ１０、Ｆ／Ｆ９、Ｆ／Ｆ８の出力を示している。比較
器１２は３つのＦ／Ｆ８，９，１０からの入力と、設定
値５とから、セレクタ１３に出力するセレクト信号を発
生する。
動作について図２のタイミングチャートを参照して説明
する。非同期クロックＩＣＬＫ３をＤＣＬＫ４に同期し
てラッチしたＦ／Ｆ８の出力と、その出力をＤＣＬＫ４
同期でラッチするＦ／Ｆ９の出力と、同様にその出力を
ＤＣＬＫ４同期でラッチするＦ／Ｆ１０の出力との３つ
の出力から比較器１２への入力信号が作られる。図２
中、比較器１２への入力信号は左のビットから順にＦ／
Ｆ１０、Ｆ／Ｆ９、Ｆ／Ｆ８の出力を示している。比較
器１２は３つのＦ／Ｆ８，９，１０からの入力と、設定
値５とから、セレクタ１３に出力するセレクト信号を発
生する。
【００２１】ここで、ＤＴ２６の時点でセレクタ１３が
どちらのデータを選択するかを例にとって説明する。Ｄ
Ｔ２６の時点におけるＦ／Ｆ８の出力はＤＣＬＫ４で１
周期前の時点ＤＴ２５でのＩＣＬＫ３の状態を示してい
る。Ｆ／Ｆ９の出力はＤＣＬＫ４で２周期前のＤＴ２４
でのＩＣＬＫ３の状態を示し、Ｆ／Ｆ１０の出力は３周
期前のタイミングＤＴ２３でのＩＣＬＫ３の状態を夫々
表している。上述したように、過去３周期分（ＤＴ２
３、ＤＴ２４、ＤＴ２５）でのＩＣＬＫ３の状態からラ
ッチしたい時点（ＤＴ２６）の近辺にＩＣＬＫ３の立ち
上がりエッジがあるかどうかを予測した設定値テーブル
（図４）より、タイミングＤＴ２６の場合、比較器１２
に入力されるＦ／Ｆ８〜１０の出力が“００１”であり
（Ｆ／Ｆ１０が０、Ｆ／Ｆ９が０、Ｆ／Ｆ８が１）、タ
イミングＤＴ２６時点の近辺にＩＣＬＫ３の立ち上がり
エッジがあるので、ＤＣＬＫ４の１周期分前（ＤＴ２５
時点）にＦ／Ｆ１１でラッチしたデータが選択される。
どちらのデータを選択するかを例にとって説明する。Ｄ
Ｔ２６の時点におけるＦ／Ｆ８の出力はＤＣＬＫ４で１
周期前の時点ＤＴ２５でのＩＣＬＫ３の状態を示してい
る。Ｆ／Ｆ９の出力はＤＣＬＫ４で２周期前のＤＴ２４
でのＩＣＬＫ３の状態を示し、Ｆ／Ｆ１０の出力は３周
期前のタイミングＤＴ２３でのＩＣＬＫ３の状態を夫々
表している。上述したように、過去３周期分（ＤＴ２
３、ＤＴ２４、ＤＴ２５）でのＩＣＬＫ３の状態からラ
ッチしたい時点（ＤＴ２６）の近辺にＩＣＬＫ３の立ち
上がりエッジがあるかどうかを予測した設定値テーブル
（図４）より、タイミングＤＴ２６の場合、比較器１２
に入力されるＦ／Ｆ８〜１０の出力が“００１”であり
（Ｆ／Ｆ１０が０、Ｆ／Ｆ９が０、Ｆ／Ｆ８が１）、タ
イミングＤＴ２６時点の近辺にＩＣＬＫ３の立ち上がり
エッジがあるので、ＤＣＬＫ４の１周期分前（ＤＴ２５
時点）にＦ／Ｆ１１でラッチしたデータが選択される。
【００２２】一方、ＤＴ２４の時点のように３つのＦ／
Ｆからの出力が“０１０”の場合、図４の設定値テーブ
ルより比較器１２からは入力データ２を選択する“０”
が出力される。この場合、ラッチしようとしているＤＴ
２４の時点近辺にＩＣＬＫ３の立ち上がりエッジがない
ので、Ｆ／Ｆ１４にてＩＣＬＫ３同期の入力データ２を
そのままＯＣＬＫ６でラッチして出力データ７として出
力している。
Ｆからの出力が“０１０”の場合、図４の設定値テーブ
ルより比較器１２からは入力データ２を選択する“０”
が出力される。この場合、ラッチしようとしているＤＴ
２４の時点近辺にＩＣＬＫ３の立ち上がりエッジがない
ので、Ｆ／Ｆ１４にてＩＣＬＫ３同期の入力データ２を
そのままＯＣＬＫ６でラッチして出力データ７として出
力している。
【００２３】このようにして、本実施例においては、入
力クロックをシステムクロックの倍の周波数のクロック
でラッチすることにより、安定したタイミングでラッチ
することができる。このため、同期化による不定データ
のラッチがなくなる。また、ラッチするタイミングを設
定値テーブルで決定するので、この設定値をシステムの
レジスタで構成することができ、実チップを評価した
後、データのラッチタイミングを変えることができる。
力クロックをシステムクロックの倍の周波数のクロック
でラッチすることにより、安定したタイミングでラッチ
することができる。このため、同期化による不定データ
のラッチがなくなる。また、ラッチするタイミングを設
定値テーブルで決定するので、この設定値をシステムの
レジスタで構成することができ、実チップを評価した
後、データのラッチタイミングを変えることができる。
【００２４】次に、本発明の他の実施例について説明す
る。図２乃至図４で示した上記実施例は、ＩＣＬＫ３と
ＯＣＬＫ６の周波数比がＩＣＬＫ３：ＯＣＬＫ６＝３：
４であり、ＯＣＬＫ６の２倍の周波数のＤＣＬＫ４でＩ
ＣＬＫ３をサンプリングすることで設定値テーブルを作
成できたが、ＩＣＬＫ３がＤＣＬＫ４に比べて速くなる
と、ＯＣＬＫ６の２倍の周波数ではサンプリングがあら
くなり、設定値テーブルの作成が難しくなる可能性があ
る。
る。図２乃至図４で示した上記実施例は、ＩＣＬＫ３と
ＯＣＬＫ６の周波数比がＩＣＬＫ３：ＯＣＬＫ６＝３：
４であり、ＯＣＬＫ６の２倍の周波数のＤＣＬＫ４でＩ
ＣＬＫ３をサンプリングすることで設定値テーブルを作
成できたが、ＩＣＬＫ３がＤＣＬＫ４に比べて速くなる
と、ＯＣＬＫ６の２倍の周波数ではサンプリングがあら
くなり、設定値テーブルの作成が難しくなる可能性があ
る。
【００２５】このような場合、ＤＣＬＫ４の周波数をＯ
ＣＬＫ６の２倍ではなく、ＯＣＬＫ６のｎ倍（ｎは３以
上の整数倍）とすることにより、更に速くすることがで
きる。ＤＣＬＫ４が速くなれば、サンプリング間隔も短
くなるため、ＩＣＬＫ３が速い場合でも設定値テーブル
を作成することができるようになる。
ＣＬＫ６の２倍ではなく、ＯＣＬＫ６のｎ倍（ｎは３以
上の整数倍）とすることにより、更に速くすることがで
きる。ＤＣＬＫ４が速くなれば、サンプリング間隔も短
くなるため、ＩＣＬＫ３が速い場合でも設定値テーブル
を作成することができるようになる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
入力クロックをシステムクロックの整数倍の周波数のク
ロックでラッチすることにより、安定したタイミングで
ラッチすることができ、このため、同期化による不定デ
ータのラッチがなくなるという効果を奏する。また、ラ
ッチするタイミングを設定値テーブルで決定した場合
は、この設定値をシステムのレジスタで構成することが
でき、実チップを評価した後でも、データのラッチタイ
ミングを変えることができる。
入力クロックをシステムクロックの整数倍の周波数のク
ロックでラッチすることにより、安定したタイミングで
ラッチすることができ、このため、同期化による不定デ
ータのラッチがなくなるという効果を奏する。また、ラ
ッチするタイミングを設定値テーブルで決定した場合
は、この設定値をシステムのレジスタで構成することが
でき、実チップを評価した後でも、データのラッチタイ
ミングを変えることができる。
【図１】本発明の実施例に係る同期化回路を示す回路図
である。
である。
【図２】同じくその動作を示すタイミングチャート図で
ある。
ある。
【図３】同じくその動作を示すタイミングチャート図で
ある。
ある。
【図４】同じくそのテーブルの内容を示す図である。
１：同期化回路 ２：入力データ ３：ＩＣＬＫ ４：ＤＣＬＫ ５：設定値 ６：ＯＣＬＫ ７：出力データ ８〜１１、１４：Ｆ／Ｆ １２：比較器 １３：セレクタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 7/00 G06F 1/00
Claims (6)
- 【請求項１】 システムクロックＯＣＬＫの整数倍のク
ロックＤＣＬＫで非同期クロックＩＣＬＫをサンプリン
グすることにより、ＩＣＬＫ同期で送られてくる複数ビ
ットの入力データがシステムクロックＯＣＬＫで正常に
ラッチできるかどうかを判断し、正常にラッチできるタ
イミングで入力データを受け取ってこれを出力し、正常
にラッチできない場合は入力データを予めラッチしてお
いたフリップフロップのデータを出力することを特徴と
する同期化方法。 - 【請求項２】 非同期クロックＩＣＬＫをシステムクロ
ックＯＣＬＫの２倍の周波数のクロックであるＤＣＬＫ
で３クロック分サンプリングし、そのサンプリング結果
から入力された複数ビットの入力データがＯＣＬＫで安
定したタイミングでラッチが可能かどうかを判断し、可
能であればそのままＯＣＬＫでラッチし、不可能、つま
り入力データが遷移状態である場合は、ＤＣＬＫで動作
し入力データと同じビット幅を持つフリップフロップで
予めラッチしておいたデータを使用することを特徴とす
る同期化方法。 - 【請求項３】 システムクロックＯＣＬＫの整数倍の周
期のＤＣＬＫに同期して非同期クロックＩＣＬＫをＤＣ
ＬＫの周期で複数回ラッチする複数個のフリップ／フロ
ップと、ＩＣＬＫに同期して送られてくる複数ビットの
入力データをＤＣＬＫでラッチする入力データ用フリッ
プ／フロップと、前記複数個のフリップフロップの出力
と設定値とを比較する比較器と、この比較器からの出力
信号に基づいて入力データと入力データ用フリップフロ
ップの出力とのいずれかを選択しこれを出力するセレク
タと、このセレクタから出力された信号をＯＣＬＫでラ
ッチしこれを出力データとして出力する出力用フリップ
フロップと、を有することを特徴とする同期化回路。 - 【請求項４】 前記比較器に入力される設定値は、前記
複数個のフリップフロップの出力と、入力データ又は入
力データ用フリップフロップの出力のいずれかを指定す
る指定値との関係を示すテーブルにより与えられること
を特徴とする請求項３に記載の同期化回路。 - 【請求項５】 システムクロックＯＣＬＫの２倍の周期
のＤＣＬＫに同期して非同期クロックＩＣＬＫをラッチ
する第１のフリップ／フロップと、この第１のフリップ
／フロップの出力をＤＣＬＫでラッチする第２のフリッ
プ／フロップと、この第２のフリップ／フロップの出力
をＤＣＬＫでラッチする第３のフリップ／フロップと、
ＩＣＬＫに同期して送られてくる複数ビットの入力デー
タをＤＣＬＫでラッチする第４のフリップ／フロップ
と、第１乃至第３のフリップフロップの出力と設定値と
を比較する比較器と、この比較器からの出力信号に基づ
いて入力データと第４のフリップフロップの出力とのい
ずれかを選択しこれを出力するセレクタと、このセレク
タから出力された信号をＯＣＬＫでラッチしこれを出力
データとして出力する第５のフリップフロップと、を有
することを特徴とする同期化回路。 - 【請求項６】 前記比較器に入力される設定値は、第１
乃至第３のフリップフロップの出力と、入力データ又は
第４のフリップフロップの出力のいずれかを指定する指
定値との関係を示すテーブルにより与えられることを特
徴とする請求項５に記載の同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09320116A JP3082727B2 (ja) | 1997-11-20 | 1997-11-20 | 同期化方法及び同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09320116A JP3082727B2 (ja) | 1997-11-20 | 1997-11-20 | 同期化方法及び同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154938A JPH11154938A (ja) | 1999-06-08 |
| JP3082727B2 true JP3082727B2 (ja) | 2000-08-28 |
Family
ID=18117883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09320116A Expired - Fee Related JP3082727B2 (ja) | 1997-11-20 | 1997-11-20 | 同期化方法及び同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082727B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4841927B2 (ja) | 2005-10-20 | 2011-12-21 | 富士通株式会社 | 非同期伝送装置、非同期伝送方法 |
-
1997
- 1997-11-20 JP JP09320116A patent/JP3082727B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11154938A (ja) | 1999-06-08 |
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