JP2798125B2 - ディジタル信号同期化回路 - Google Patents
ディジタル信号同期化回路Info
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- JP2798125B2 JP2798125B2 JP8081494A JP8149496A JP2798125B2 JP 2798125 B2 JP2798125 B2 JP 2798125B2 JP 8081494 A JP8081494 A JP 8081494A JP 8149496 A JP8149496 A JP 8149496A JP 2798125 B2 JP2798125 B2 JP 2798125B2
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- frequency
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Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル回路に
関し、特に、ディジタル信号を同期化するためのディジ
タル信号同期化回路に関する。
関し、特に、ディジタル信号を同期化するためのディジ
タル信号同期化回路に関する。
【０００２】
【従来の技術】外部のコンポーネントから入力されるデ
ィジタル信号は内部クロックとは同期していないため、
内部クロックでリタイミングする必要がある。外部クロ
ックと内部クロックとの位相差が、コンポーネント間の
ケーブルの長さによる変化も含めて、既知である場合に
は、セットアップ時間とホールド時間のみを考慮し、同
じ周波数のクロックでたたき直せばよいが、外部クロッ
クと内部クロックとの位相差が不明の場合には、さらに
高い周波数のクロックでリタイミングする必要がある。
ィジタル信号は内部クロックとは同期していないため、
内部クロックでリタイミングする必要がある。外部クロ
ックと内部クロックとの位相差が、コンポーネント間の
ケーブルの長さによる変化も含めて、既知である場合に
は、セットアップ時間とホールド時間のみを考慮し、同
じ周波数のクロックでたたき直せばよいが、外部クロッ
クと内部クロックとの位相差が不明の場合には、さらに
高い周波数のクロックでリタイミングする必要がある。
【０００３】従来、シリアルインターフェースで調歩同
期をとるためには、スタートビットの検出に１６倍のク
ロックを使用している。したがって２０ＭＨｚ以上の高
速ディジタル信号を扱う場合には、リタイミングするた
めには２００〜３００ＭＨｚ程度のクロックが必要とな
る。
期をとるためには、スタートビットの検出に１６倍のク
ロックを使用している。したがって２０ＭＨｚ以上の高
速ディジタル信号を扱う場合には、リタイミングするた
めには２００〜３００ＭＨｚ程度のクロックが必要とな
る。
【０００４】例えば、特開平０３−０３２１２９号公報
及び特開昭５６−００７５４６号公報には、位相情報を
もたない外部信号を内部のクロック信号によりリタイミ
ングする回路が開示されている。前者は、外部信号をパ
ラレル変換し、Ｎ分周して、そのＮ分周回路出力のパル
ス幅を利用して、リタイミングするものである。後者
は、外部信号をパラレル変換し、４分周して、その４分
周回路出力を内部クロックでリタイミングしている。
及び特開昭５６−００７５４６号公報には、位相情報を
もたない外部信号を内部のクロック信号によりリタイミ
ングする回路が開示されている。前者は、外部信号をパ
ラレル変換し、Ｎ分周して、そのＮ分周回路出力のパル
ス幅を利用して、リタイミングするものである。後者
は、外部信号をパラレル変換し、４分周して、その４分
周回路出力を内部クロックでリタイミングしている。
【０００５】
【発明が解決しようとする課題】しかしながら、コンポ
ーネント間のインターフェース信号が高速になればなる
ほど、ケーブル遅延の影響が大きくなり、ケーブル長あ
るいは素子ディレイ等による位相差の変動が大きくなる
ため、位相差が未知な高速ディジタル信号を同じ周波数
の内部クロックに自動的に同期させるのは困難である。
ーネント間のインターフェース信号が高速になればなる
ほど、ケーブル遅延の影響が大きくなり、ケーブル長あ
るいは素子ディレイ等による位相差の変動が大きくなる
ため、位相差が未知な高速ディジタル信号を同じ周波数
の内部クロックに自動的に同期させるのは困難である。
【０００６】また上述した従来の技術においては、Ｎ分
周、パラレル変換して、位相同期をとるために、基本的
にカウンタやシフトレジスタを多用する分周回路が必要
とされ、回路規模が大きくなるばかりか、消費電力も増
大するという問題をもつ。
周、パラレル変換して、位相同期をとるために、基本的
にカウンタやシフトレジスタを多用する分周回路が必要
とされ、回路規模が大きくなるばかりか、消費電力も増
大するという問題をもつ。
【０００７】それ故に本発明の課題は、分周回路を用い
ることなく、周波数は既知だが位相情報のない入力デー
タを内部の同周波数のクロックに同期したデータにする
ディジタル信号同期化回路を提供することにある。
ることなく、周波数は既知だが位相情報のない入力デー
タを内部の同周波数のクロックに同期したデータにする
ディジタル信号同期化回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明によれば以下に列
挙するディジタル信号同期化回路が得られる。
挙するディジタル信号同期化回路が得られる。
【０００９】１．外部データを内部クロックに位相同期
のとれたデータ信号にするディジタル信号同期化回路に
おいて、前記外部データに周波数及び位相が同期した外
部クロックと前記内部クロックとの位相差を検出する位
相差検出回路と、前記位相差をサンプリングクロックに
応じてサンプリングし位相差情報を生成する位相差サン
プリング回路と、前記位相差情報をもとにセレクタ制御
信号を生成するステート決定回路と、前記外部クロック
と周波数同期がとれかつ位相が１／Ｎ周期ずつずれたＮ
個のクロック信号を入力するためのクロック信号入力端
子と、前記セレクタ制御信号に応じて前記Ｎ個のクロッ
ク信号のうちの一つをリタイミングクロックとして選ぶ
セレクタと、前記リタイミングクロックにしたがって前
記外部データをラッチして前記データ信号を生成するラ
ッチ回路とを含むことを特徴とするディジタル信号同期
化回路。
のとれたデータ信号にするディジタル信号同期化回路に
おいて、前記外部データに周波数及び位相が同期した外
部クロックと前記内部クロックとの位相差を検出する位
相差検出回路と、前記位相差をサンプリングクロックに
応じてサンプリングし位相差情報を生成する位相差サン
プリング回路と、前記位相差情報をもとにセレクタ制御
信号を生成するステート決定回路と、前記外部クロック
と周波数同期がとれかつ位相が１／Ｎ周期ずつずれたＮ
個のクロック信号を入力するためのクロック信号入力端
子と、前記セレクタ制御信号に応じて前記Ｎ個のクロッ
ク信号のうちの一つをリタイミングクロックとして選ぶ
セレクタと、前記リタイミングクロックにしたがって前
記外部データをラッチして前記データ信号を生成するラ
ッチ回路とを含むことを特徴とするディジタル信号同期
化回路。
【００１０】２．前記リタイミングクロックを前記内部
クロックとして前記位相差検出回路に供給する手段を備
えた１項記載のディジタル信号同期化回路。
クロックとして前記位相差検出回路に供給する手段を備
えた１項記載のディジタル信号同期化回路。
【００１１】３．前記ステート決定回路及び前記セレク
タは互いに協働して、前記外部クロックと前記内部クロ
ックとの位相のずれが小さくなるまで前記Ｎ個のクロッ
ク信号を順次前記リタイミングクロックとして出力する
２項記載のディジタル信号同期化回路。
タは互いに協働して、前記外部クロックと前記内部クロ
ックとの位相のずれが小さくなるまで前記Ｎ個のクロッ
ク信号を順次前記リタイミングクロックとして出力する
２項記載のディジタル信号同期化回路。
【００１２】４．前記内部クロックに対して位相が同期
し周波数がＮ／２倍の第１の倍周波数クロックを入力す
るための第１の倍周波数クロック入力端子と、前記内部
クロックに対して位相が同期し周波数がＮ倍の第２の倍
周波数クロックを入力するための第２の倍周波数クロッ
ク入力端子と、前記第１及び第２の倍周波数クロックに
応じ前記サンプリングクロックを生成するサンプリング
クロック生成回路とを備えた１項記載のディジタル信号
同期化回路。
し周波数がＮ／２倍の第１の倍周波数クロックを入力す
るための第１の倍周波数クロック入力端子と、前記内部
クロックに対して位相が同期し周波数がＮ倍の第２の倍
周波数クロックを入力するための第２の倍周波数クロッ
ク入力端子と、前記第１及び第２の倍周波数クロックに
応じ前記サンプリングクロックを生成するサンプリング
クロック生成回路とを備えた１項記載のディジタル信号
同期化回路。
【００１３】５．前記ステート決定回路は前記第１の倍
周波数クロックにしたがいセレクタ制御信号を生成する
ものである１項記載のディジタル信号同期化回路。
周波数クロックにしたがいセレクタ制御信号を生成する
ものである１項記載のディジタル信号同期化回路。
【００１４】６．前記Ｎは４である１〜５項のいずれか
に記載のディジタル信号同期化回路。
に記載のディジタル信号同期化回路。
【００１５】
【発明の実施の形態】図１は、本発明の実施の形態に係
るディジタル信号同期化回路の構成を示すブロック図で
ある。このディジタル信号同期化回路、即ち、リタイミ
ング回路は、外部データと、外部データに周波数、位相
の同期がとれた外部クロックと、外部クロックと周波数
同期がとれかつ位相が１／４周期ずつずれた４つのクロ
ック信号と、内部クロックに対して位相が同期し周波数
が２倍の第１の倍周波数クロックと、内部クロックに対
して位相が同期し周波数が４倍の第２の倍周波数クロッ
クとを入力し、内部クロックに位相同期のとれたデータ
信号を得るためのものである。
るディジタル信号同期化回路の構成を示すブロック図で
ある。このディジタル信号同期化回路、即ち、リタイミ
ング回路は、外部データと、外部データに周波数、位相
の同期がとれた外部クロックと、外部クロックと周波数
同期がとれかつ位相が１／４周期ずつずれた４つのクロ
ック信号と、内部クロックに対して位相が同期し周波数
が２倍の第１の倍周波数クロックと、内部クロックに対
して位相が同期し周波数が４倍の第２の倍周波数クロッ
クとを入力し、内部クロックに位相同期のとれたデータ
信号を得るためのものである。
【００１６】外部データは外部データ入力端子１に入力
される。外部クロックは外部クロック入力端子２に入力
される。クロック信号はクロック信号入力端子３〜６に
入力される。第１の倍周波数クロックは第１の倍周波数
クロック入力端子７に入力される。第２の倍周波数クロ
ックは第２の倍周波数クロック入力端子８に入力され
る。データ信号はデータ信号出力端子９に出力される。
される。外部クロックは外部クロック入力端子２に入力
される。クロック信号はクロック信号入力端子３〜６に
入力される。第１の倍周波数クロックは第１の倍周波数
クロック入力端子７に入力される。第２の倍周波数クロ
ックは第２の倍周波数クロック入力端子８に入力され
る。データ信号はデータ信号出力端子９に出力される。
【００１７】ディジタル信号同期化回路は、外部クロッ
クと内部クロックとの位相差を検出する位相差検出回路
１０１と、第１及び第２の倍周波数クロックに応じサン
プリングクロックを生成するサンプリングクロック生成
回路１０２と、位相差をサンプリングクロックに応じて
サンプリングし位相差情報、即ち、ステートＰｓｔを生
成する位相差サンプリング回路１０３と、ステートＰｓ
ｔをもとにセレクタ制御信号を生成するステート決定回
路１０４と、セレクタ制御信号に応じて４つのクロック
信号のうちの一つをリタイミングクロックとして選ぶセ
レクタ１０５と、リタイミングクロックにしたがって外
部データをラッチしてデータ信号を生成するラッチ回路
１０６とを含んでいる。
クと内部クロックとの位相差を検出する位相差検出回路
１０１と、第１及び第２の倍周波数クロックに応じサン
プリングクロックを生成するサンプリングクロック生成
回路１０２と、位相差をサンプリングクロックに応じて
サンプリングし位相差情報、即ち、ステートＰｓｔを生
成する位相差サンプリング回路１０３と、ステートＰｓ
ｔをもとにセレクタ制御信号を生成するステート決定回
路１０４と、セレクタ制御信号に応じて４つのクロック
信号のうちの一つをリタイミングクロックとして選ぶセ
レクタ１０５と、リタイミングクロックにしたがって外
部データをラッチしてデータ信号を生成するラッチ回路
１０６とを含んでいる。
【００１８】さらにリタイミングクロックは内部クロッ
クとして位相差検出回路１０１に供給される。ステート
決定回路１０４及びセレクタ１０５は後述するように互
いに協働して、外部クロックと内部クロックとの位相の
ずれが小さくなるまで４つのクロック信号を順次リタイ
ミングクロックとして出力する。ステート決定回路１０
４は第１の倍周波数クロックにしたがいセレクタ制御信
号を生成するものである。
クとして位相差検出回路１０１に供給される。ステート
決定回路１０４及びセレクタ１０５は後述するように互
いに協働して、外部クロックと内部クロックとの位相の
ずれが小さくなるまで４つのクロック信号を順次リタイ
ミングクロックとして出力する。ステート決定回路１０
４は第１の倍周波数クロックにしたがいセレクタ制御信
号を生成するものである。
【００１９】位相差検出回路１０１は、外部クロック
と、最終的に外部データをラッチする際に用いるリタイ
ミングクロックとのＸＯＲにより実現している。この位
相差をサンプリングするクロックは、内部クロック（周
期をＴとする）の２倍の周波数のクロックを、内部クロ
ックに対してＴ／８だけ遅らせ、位相差検出回路１０１
の出力の変化点と衝突しないようにしている。Ｔ／８だ
け遅らせるために、内部クロックの４倍の周波数のクロ
ックを使用し、位相差サンプリングクロック生成回路１
０２をＤ−Ｆ／Ｆにより実現している。位相差のサンプ
リングは位相差サンプリング回路１０３によりＤ−Ｆ／
Ｆにより実現している。
と、最終的に外部データをラッチする際に用いるリタイ
ミングクロックとのＸＯＲにより実現している。この位
相差をサンプリングするクロックは、内部クロック（周
期をＴとする）の２倍の周波数のクロックを、内部クロ
ックに対してＴ／８だけ遅らせ、位相差検出回路１０１
の出力の変化点と衝突しないようにしている。Ｔ／８だ
け遅らせるために、内部クロックの４倍の周波数のクロ
ックを使用し、位相差サンプリングクロック生成回路１
０２をＤ−Ｆ／Ｆにより実現している。位相差のサンプ
リングは位相差サンプリング回路１０３によりＤ−Ｆ／
Ｆにより実現している。
【００２０】位相差サンプリング回路１０３の出力であ
るステートＰｓｔにより、セレクタ１０５の制御信号が
Ｔ／２ごとに得られる。ステート決定回路の状態遷移図
は図３に示す通りで、ステートＰｓｔが“０”となり安
定するまで、ステートは遷移する。ステートＰｓｔが
“０”となるとは、リタイミングクロックが外部クロッ
クに対して位相のずれが小さくなった場合である。リタ
イミングクロックは、セレクタ１０５の出力で、Ｔ／４
ずつ位相のずれた内部クロックのうちの１信号であるた
め、ステートＰｓｔは必ず“０”で安定する。ステート
決定回路１０４及びセレクタ１０５は、いずれもゲート
及びＦ／Ｆにより実現される。セレクタ１０５の出力で
あるリタイミングクロックは、外部クロックとの位相差
が小さいため、外部データを安定した領域でラッチする
ことができる。ラッチ回路１０６はＤ−Ｆ／Ｆにより実
現される。
るステートＰｓｔにより、セレクタ１０５の制御信号が
Ｔ／２ごとに得られる。ステート決定回路の状態遷移図
は図３に示す通りで、ステートＰｓｔが“０”となり安
定するまで、ステートは遷移する。ステートＰｓｔが
“０”となるとは、リタイミングクロックが外部クロッ
クに対して位相のずれが小さくなった場合である。リタ
イミングクロックは、セレクタ１０５の出力で、Ｔ／４
ずつ位相のずれた内部クロックのうちの１信号であるた
め、ステートＰｓｔは必ず“０”で安定する。ステート
決定回路１０４及びセレクタ１０５は、いずれもゲート
及びＦ／Ｆにより実現される。セレクタ１０５の出力で
あるリタイミングクロックは、外部クロックとの位相差
が小さいため、外部データを安定した領域でラッチする
ことができる。ラッチ回路１０６はＤ−Ｆ／Ｆにより実
現される。
【００２１】上述したディジタル信号同期化回路はゲー
ト及びＦ／Ｆのみのしようにより簡易な構成で実現で
き、ＥＣＬでは電力を消費するカウンタやシフトレジス
タを使用せずにすむことから、２０〜４０ＭＨｚの高速
ディジタル信号も適用できる。
ト及びＦ／Ｆのみのしようにより簡易な構成で実現で
き、ＥＣＬでは電力を消費するカウンタやシフトレジス
タを使用せずにすむことから、２０〜４０ＭＨｚの高速
ディジタル信号も適用できる。
【００２２】図２は図１で示した回路の動作を示すタイ
ミングチャートである。
ミングチャートである。
【００２３】外部データ及び外部データに周波数、位相
の同期のとれた外部クロックがある。この外部クロック
に対し、内部クロックの初期位相が図２の内部クロック
とする。内部クロックは内部クロックをＴ／４
（Ｔは内部クロック周期）ずらしたものである。（内部
クロック，もあるが説明の都合上割愛する）、まず
外部クロックと内部クロックが位相差検出回路１０１
に入力され、ＸＯＲされた位相差信号を出力する。位相
差信号は位相差サンプリングクロック（内部クロック
に位相同期し、周波数が２倍のクロックをＴ／８だけ遅
らせたクロック）によりサンプリングされる。この位相
差サンプリングクロックでラッチした結果“１”となっ
た場合には、次の２倍周波数クロックの立上りでステー
トが１つ遷移する。（図３の状態遷移図参照）図２の場
合、内部クロックの時には、位相差サンプリング信号
が“１”となり、ステートが１つ遷移し、内部クロック
に自動的に切り換わる。その後は位相差サンプリング
信号は“０”であり、ステートの遷移は行われない。つ
まり、内部クロックは外部クロックとの位相差が小さ
いため、外部データを内部クロックを用いてラッチで
きる。
の同期のとれた外部クロックがある。この外部クロック
に対し、内部クロックの初期位相が図２の内部クロック
とする。内部クロックは内部クロックをＴ／４
（Ｔは内部クロック周期）ずらしたものである。（内部
クロック，もあるが説明の都合上割愛する）、まず
外部クロックと内部クロックが位相差検出回路１０１
に入力され、ＸＯＲされた位相差信号を出力する。位相
差信号は位相差サンプリングクロック（内部クロック
に位相同期し、周波数が２倍のクロックをＴ／８だけ遅
らせたクロック）によりサンプリングされる。この位相
差サンプリングクロックでラッチした結果“１”となっ
た場合には、次の２倍周波数クロックの立上りでステー
トが１つ遷移する。（図３の状態遷移図参照）図２の場
合、内部クロックの時には、位相差サンプリング信号
が“１”となり、ステートが１つ遷移し、内部クロック
に自動的に切り換わる。その後は位相差サンプリング
信号は“０”であり、ステートの遷移は行われない。つ
まり、内部クロックは外部クロックとの位相差が小さ
いため、外部データを内部クロックを用いてラッチで
きる。
【００２４】ラッチ回路１０６から出力されるデータ信
号は、同期をとる際には欠損の可能性があるが、一度リ
タイミングクロックが安定すれば、データ欠損は無くな
る。
号は、同期をとる際には欠損の可能性があるが、一度リ
タイミングクロックが安定すれば、データ欠損は無くな
る。
【００２５】上述したディジタル信号同期化回路による
と、位相差検出回路１０１とセレクタ１０５との間でク
ロック信号がフィードバックしているため、位相調整が
自動的に行われる。ステート決定回路１０４やセレクタ
１０５などはゲートとＦ／Ｆのみの使用で構成できる。
ＥＣＬの場合、−４．５Ｖで使用すると、ゲートで約１
５０ｍＷ／素子、Ｆ／Ｆで約３００ｍＷ／素子なのに対
し、カウンタやシフトレジスタは約１Ｗ／素子の消費電
力を要する。ゲートやＦ／Ｆのみで構成できることは、
高速信号を低消費電力で扱えるメリットがある。
と、位相差検出回路１０１とセレクタ１０５との間でク
ロック信号がフィードバックしているため、位相調整が
自動的に行われる。ステート決定回路１０４やセレクタ
１０５などはゲートとＦ／Ｆのみの使用で構成できる。
ＥＣＬの場合、−４．５Ｖで使用すると、ゲートで約１
５０ｍＷ／素子、Ｆ／Ｆで約３００ｍＷ／素子なのに対
し、カウンタやシフトレジスタは約１Ｗ／素子の消費電
力を要する。ゲートやＦ／Ｆのみで構成できることは、
高速信号を低消費電力で扱えるメリットがある。
【００２６】
【発明の効果】第１の効果は、位相情報のない入力デー
タクロック信号に対して、同じ周波数の内部クロックで
リタイミングが可能になる。これにより、高速信号のケ
ーブル遅延による位相の遅れを考えずに、コンポーネン
ト間のインタフェース仕様を決定できるようになる。
タクロック信号に対して、同じ周波数の内部クロックで
リタイミングが可能になる。これにより、高速信号のケ
ーブル遅延による位相の遅れを考えずに、コンポーネン
ト間のインタフェース仕様を決定できるようになる。
【００２７】その理由は、位相の遅れを回路内の自動調
整機能により補うようにできるためである。
整機能により補うようにできるためである。
【００２８】第２の効果は、上記効果を小型、低消費電
力のもとで実現できるということである。
力のもとで実現できるということである。
【００２９】その理由は、ゲートとＦ／Ｆのみの簡易な
構成となっているためである。
構成となっているためである。
【図１】本発明の実施の形態に係るディジタル信号同期
化回路の構成を示すブロック図である。
化回路の構成を示すブロック図である。
【図２】図１のディジタル信号同期化回路の動作を示す
タイミングチャートである。
タイミングチャートである。
【図３】図１のディジタル信号同期化回路に含まれたス
テート決定回路の動作を示す状態遷移図である。
テート決定回路の動作を示す状態遷移図である。
１０１ 位相差検出回路 １０２ サンプリングクロック生成回路 １０３ 位相差サンプリング回路 １０４ ステート決定回路 １０５ セレクタ １０６ ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/02
Claims (6)
- 【請求項１】 外部データを内部クロックに位相同期の
とれたデータ信号にするディジタル信号同期化回路にお
いて、前記外部データに周波数及び位相が同期した外部
クロックと前記内部クロックとの位相差を検出する位相
差検出回路と、前記位相差をサンプリングクロックに応
じてサンプリングし位相差情報を生成する位相差サンプ
リング回路と、前記位相差情報をもとにセレクタ制御信
号を生成するステート決定回路と、前記外部クロックと
周波数同期がとれかつ位相が１／Ｎ周期ずつずれたＮ個
のクロック信号を入力するためのクロック信号入力端子
と、前記セレクタ制御信号に応じて前記Ｎ個のクロック
信号のうちの一つをリタイミングクロックとして選ぶセ
レクタと、前記リタイミングクロックにしたがって前記
外部データをラッチして前記データ信号を生成するラッ
チ回路とを含むことを特徴とするディジタル信号同期化
回路。 - 【請求項２】 前記リタイミングクロックを前記内部ク
ロックとして前記位相差検出回路に供給する手段を備え
た請求項１記載のディジタル信号同期化回路。 - 【請求項３】 前記ステート決定回路及び前記セレクタ
は互いに協働して、前記外部クロックと前記内部クロッ
クとの位相のずれが小さくなるまで前記Ｎ個のクロック
信号を順次前記リタイミングクロックとして出力する請
求項２記載のディジタル信号同期化回路。 - 【請求項４】 前記内部クロックに対して位相が同期し
周波数がＮ／２倍の第１の倍周波数クロックを入力する
ための第１の倍周波数クロック入力端子と、前記内部ク
ロックに対して位相が同期し周波数がＮ倍の第２の倍周
波数クロックを入力するための第２の倍周波数クロック
入力端子と、前記第１及び第２の倍周波数クロックに応
じ前記サンプリングクロックを生成するサンプリングク
ロック生成回路とを備えた請求項１記載のディジタル信
号同期化回路。 - 【請求項５】 前記ステート決定回路は前記第１の倍周
波数クロックにしたがいセレクタ制御信号を生成するも
のである請求項１記載のディジタル信号同期化回路。 - 【請求項６】 前記Ｎは４である請求項１〜５のいずれ
かに記載のディジタル信号同期化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8081494A JP2798125B2 (ja) | 1996-04-03 | 1996-04-03 | ディジタル信号同期化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8081494A JP2798125B2 (ja) | 1996-04-03 | 1996-04-03 | ディジタル信号同期化回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09270781A JPH09270781A (ja) | 1997-10-14 |
| JP2798125B2 true JP2798125B2 (ja) | 1998-09-17 |
Family
ID=13747951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8081494A Expired - Lifetime JP2798125B2 (ja) | 1996-04-03 | 1996-04-03 | ディジタル信号同期化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798125B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100674921B1 (ko) * | 2004-11-24 | 2007-01-26 | 삼성전자주식회사 | 디지털 데이터 샘플링 블록 및 샘플링 방법 |
| JP4808414B2 (ja) * | 2005-01-31 | 2011-11-02 | 富士通株式会社 | コンピュータシステム及びメモリシステム |
-
1996
- 1996-04-03 JP JP8081494A patent/JP2798125B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09270781A (ja) | 1997-10-14 |
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