JPH05130094A - クロツク乗換回路 - Google Patents
クロツク乗換回路Info
- Publication number
- JPH05130094A JPH05130094A JP3289572A JP28957291A JPH05130094A JP H05130094 A JPH05130094 A JP H05130094A JP 3289572 A JP3289572 A JP 3289572A JP 28957291 A JP28957291 A JP 28957291A JP H05130094 A JPH05130094 A JP H05130094A
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- JP
- Japan
- Prior art keywords
- clock
- internal
- external clock
- external
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】外部クロックに同期して入力するデータを、内
部クロックに同期させて出力するクロック乗換回路に関
し、外部クロックに対して位相関係がフリーな内部クロ
ックでも確実なクロック乗換が行わせることを目的とす
る。 【構成】外部クロックCLK0の２倍の周波数を分周して外
部クロックと同一周波数で互いに１／２周期だけ位相の
異なる２つの内部クロックCLK1,CLK2 を作成するクロッ
ク生成部１と、この２つの内部クロックと外部クロック
の位相を比較する監視部２と、該比較結果に基づき外部
クロックと"H" レベルが重ならない方の内部クロックを
選択してデータラッチ部42に供給するクロック選択部３
とを設けて、データを確実にラッチできる方の内部クロ
ックを用いる。
部クロックに同期させて出力するクロック乗換回路に関
し、外部クロックに対して位相関係がフリーな内部クロ
ックでも確実なクロック乗換が行わせることを目的とす
る。 【構成】外部クロックCLK0の２倍の周波数を分周して外
部クロックと同一周波数で互いに１／２周期だけ位相の
異なる２つの内部クロックCLK1,CLK2 を作成するクロッ
ク生成部１と、この２つの内部クロックと外部クロック
の位相を比較する監視部２と、該比較結果に基づき外部
クロックと"H" レベルが重ならない方の内部クロックを
選択してデータラッチ部42に供給するクロック選択部３
とを設けて、データを確実にラッチできる方の内部クロ
ックを用いる。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル伝送装置等に
おいて、外部クロックに同期して入力するデータを、内
部クロックに同期させて出力するクロック乗換回路に関
する。
おいて、外部クロックに同期して入力するデータを、内
部クロックに同期させて出力するクロック乗換回路に関
する。
【０００２】
【従来の技術】デジタル伝送装置等では、外部クロック
に同期して入力するデータ信号を、外部クロックと周波
数同期はしているが位相が同じではない内部クロックに
同期させるクロック乗換えが行われる。
に同期して入力するデータ信号を、外部クロックと周波
数同期はしているが位相が同じではない内部クロックに
同期させるクロック乗換えが行われる。
【０００３】従来のクロック乗換回路は、図４に示すよ
うに、２段のＤ形フリップフロップ( 以下ＦＦと称す
る）41、42からなり、１段目のＦＦ41では外部クロック
の立上りにエッジで入力データをラッチし、１段目のＦ
Ｆ41のＱ出力を２段目のＦＦ42のデータ端子に入力し、
内部クロックをクロック端子に印加することによって入
力データを内部クロックに同期させて出力せさるように
なっている。外部クロックや内部クロックはジッタによ
り個々のクロックパルスの立上りタイミングが正規位置
から若干前後に変動する。このジッタによって両クロッ
クの位相関係が逆転するとデータの欠落や重複が起こ
る。そこでこれを防止するため内部クロック源から分配
される内部クロックの位相を調整して、外部クロックの
周期の中間に内部クロックの立上りがくるようにして位
相マージンを確保する。この際に内部クロックと外部ク
ロックとの位相差を１８０°に近づけ、外部クロックの
立上り周期の中間に内部クロックの立上りがあるように
して、外部クロックの立上りにより１段目のＦＦのデー
タが確定してから２段目のＦＦにラッチするのが最も良
い。
うに、２段のＤ形フリップフロップ( 以下ＦＦと称す
る）41、42からなり、１段目のＦＦ41では外部クロック
の立上りにエッジで入力データをラッチし、１段目のＦ
Ｆ41のＱ出力を２段目のＦＦ42のデータ端子に入力し、
内部クロックをクロック端子に印加することによって入
力データを内部クロックに同期させて出力せさるように
なっている。外部クロックや内部クロックはジッタによ
り個々のクロックパルスの立上りタイミングが正規位置
から若干前後に変動する。このジッタによって両クロッ
クの位相関係が逆転するとデータの欠落や重複が起こ
る。そこでこれを防止するため内部クロック源から分配
される内部クロックの位相を調整して、外部クロックの
周期の中間に内部クロックの立上りがくるようにして位
相マージンを確保する。この際に内部クロックと外部ク
ロックとの位相差を１８０°に近づけ、外部クロックの
立上り周期の中間に内部クロックの立上りがあるように
して、外部クロックの立上りにより１段目のＦＦのデー
タが確定してから２段目のＦＦにラッチするのが最も良
い。
【０００４】
【発明が解決しようとする課題】内部クロックの分配路
の長さは、回路の実装位置により異なり、また各種のバ
ッフアを経由して分配されるのでこれらによる遅延時間
を揃えて外部クロックに対して内部クロックの位相を一
定に保つのは厄介である。この対策として、分配後の配
線路長を等しくする、分配回路を構成する素子の伝播遅
延特性を揃える、遅延時間可変回路を挿入して調整する
等が行われるが、クロックの高速化とともにこの調整が
厄介になるという問題がある。
の長さは、回路の実装位置により異なり、また各種のバ
ッフアを経由して分配されるのでこれらによる遅延時間
を揃えて外部クロックに対して内部クロックの位相を一
定に保つのは厄介である。この対策として、分配後の配
線路長を等しくする、分配回路を構成する素子の伝播遅
延特性を揃える、遅延時間可変回路を挿入して調整する
等が行われるが、クロックの高速化とともにこの調整が
厄介になるという問題がある。
【０００５】本発明は上記問題点に鑑み創出されたもの
で、外部クロックに対して位相関係がフリーな内部クロ
ックでも確実なクロック乗換が行うことが可能なクロッ
ク乗換回路を提供することを目的とする。
で、外部クロックに対して位相関係がフリーな内部クロ
ックでも確実なクロック乗換が行うことが可能なクロッ
ク乗換回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】図１は本発明のクロック
乗換回路の原理構成図である。上記課題は、図１に示す
ように、外部クロックCLK0に同期して入力するデータ信
号を該外部クロックと周波数同期した内部クロックに同
期させて出力する回路において、外部クロックの２倍の
周波数を分周して外部クロックと同一周波数で互いに１
／２周期だけ位相の異なる２つの内部クロックCLK1,CLK
2 を作成するクロック生成部１と、この２つの内部クロ
ックと外部クロックの位相を比較する監視部２と、該比
較結果に基づき外部クロックと"H" レベルが重ならない
方の内部クロックを選択してデータラッチ部42に供給す
るクロック選択部３とを有することを特徴とする本発明
のクロック乗換回路により解決される。
乗換回路の原理構成図である。上記課題は、図１に示す
ように、外部クロックCLK0に同期して入力するデータ信
号を該外部クロックと周波数同期した内部クロックに同
期させて出力する回路において、外部クロックの２倍の
周波数を分周して外部クロックと同一周波数で互いに１
／２周期だけ位相の異なる２つの内部クロックCLK1,CLK
2 を作成するクロック生成部１と、この２つの内部クロ
ックと外部クロックの位相を比較する監視部２と、該比
較結果に基づき外部クロックと"H" レベルが重ならない
方の内部クロックを選択してデータラッチ部42に供給す
るクロック選択部３とを有することを特徴とする本発明
のクロック乗換回路により解決される。
【０００７】
【作用】２系統の内部クロックから外部クロックと重な
らない方を選ぶので、立上りが外部クロックの"L" の期
間内にある方の内部クロックがデータラッチに用いら
れ、内部クロックと外部クロック間にジッタ等による位
相差変動があってもデータが確実にラッチされデータの
欠落や重複がなく確実なクロック乗換えを行うこうとが
できる。
らない方を選ぶので、立上りが外部クロックの"L" の期
間内にある方の内部クロックがデータラッチに用いら
れ、内部クロックと外部クロック間にジッタ等による位
相差変動があってもデータが確実にラッチされデータの
欠落や重複がなく確実なクロック乗換えを行うこうとが
できる。
【０００８】
【実施例】以下添付図面により本発明のクロック乗換回
路を説明する。図２は本発明の実施例の回路図、図３は
動作タイムチャートである。なお全図を通じて同一符号
は同一対象物を表す。
路を説明する。図２は本発明の実施例の回路図、図３は
動作タイムチャートである。なお全図を通じて同一符号
は同一対象物を表す。
【０００９】図１において、１はクッロク生成部、２は
監視部、３はクロック選択部、41、42はＤ型のＦＦであ
る。クロック生成部は、Ｄ型ＦＦ11、二つのＮＯＲゲー
ト12、13、インバータ14とからなる。監視部２は二つの
ＮＡＮＤゲート21、22からなる。選択部３は交差接続さ
れてセットリセット回路を構成する二つのＮＡＮＤゲー
ト31、32、その出力とクロック生成部１１からの二系統
の内部クロックＣＬＫ１、ＣＬＫ２を入力する二つのＯ
Ｒゲート33,34 、該ＯＲゲートの出力のＡＮＤをとって
後段のＦＦ42のクロック端子に供給するＡＮＤゲート35
とからなる。
監視部、３はクロック選択部、41、42はＤ型のＦＦであ
る。クロック生成部は、Ｄ型ＦＦ11、二つのＮＯＲゲー
ト12、13、インバータ14とからなる。監視部２は二つの
ＮＡＮＤゲート21、22からなる。選択部３は交差接続さ
れてセットリセット回路を構成する二つのＮＡＮＤゲー
ト31、32、その出力とクロック生成部１１からの二系統
の内部クロックＣＬＫ１、ＣＬＫ２を入力する二つのＯ
Ｒゲート33,34 、該ＯＲゲートの出力のＡＮＤをとって
後段のＦＦ42のクロック端子に供給するＡＮＤゲート35
とからなる。
【００１０】次に図３の動作タイムチャートを共に用い
て、動作を説明する。入力データと入力データに同期し
て送られてくる外部クロックCLKOとはそれぞれ１段目の
ＦＦ41のデータ端子とクロック端子とに入力して、外部
クロックの立上りエッジでの入力の値がラッチされデー
タＤＡＴＡINとして確定し、次段のＦＦ42のデータ端子
に印加される。一方、図示せぬクロック発生部から、外
部クロックの周波数の２倍の周波数でデューティ比が１
／２の内部基準クロックＣＬＫS が供給され、インバー
タ14を介してＤ型ＦＦ41のクロック端子に入力する。こ
のＦＦ41は反転Ｑ端子がデータ端子に帰還接続されてい
るので、Ｑと反転Ｑ端子から、入力が１／２分周されて
位相が１８０°異なる二つの信号、を出力する。こ
の信号は反転内部基準クロックとＮＡＮＤゲート13、14
によりＮＡＮＤがとられて、デューテイ比１／４で位相
差が１８０°の２系統の内部クロックＣＬＫ１，ＣＬＫ
２が生成される。この内部クロックＣＬＫ１，ＣＬＫ２
は、外部クロックとともにＮＡＮＤゲート21,22 にそれ
ぞれ入力されて外部クロックとの位相が比較される。具
体的にはＮＡＮＤゲート21、22は内部クロックと外部ク
ロックとが同時に"H" レベルになる期間だけ"L" を出力
し、その他の期間は"H" を出力する。
て、動作を説明する。入力データと入力データに同期し
て送られてくる外部クロックCLKOとはそれぞれ１段目の
ＦＦ41のデータ端子とクロック端子とに入力して、外部
クロックの立上りエッジでの入力の値がラッチされデー
タＤＡＴＡINとして確定し、次段のＦＦ42のデータ端子
に印加される。一方、図示せぬクロック発生部から、外
部クロックの周波数の２倍の周波数でデューティ比が１
／２の内部基準クロックＣＬＫS が供給され、インバー
タ14を介してＤ型ＦＦ41のクロック端子に入力する。こ
のＦＦ41は反転Ｑ端子がデータ端子に帰還接続されてい
るので、Ｑと反転Ｑ端子から、入力が１／２分周されて
位相が１８０°異なる二つの信号、を出力する。こ
の信号は反転内部基準クロックとＮＡＮＤゲート13、14
によりＮＡＮＤがとられて、デューテイ比１／４で位相
差が１８０°の２系統の内部クロックＣＬＫ１，ＣＬＫ
２が生成される。この内部クロックＣＬＫ１，ＣＬＫ２
は、外部クロックとともにＮＡＮＤゲート21,22 にそれ
ぞれ入力されて外部クロックとの位相が比較される。具
体的にはＮＡＮＤゲート21、22は内部クロックと外部ク
ロックとが同時に"H" レベルになる期間だけ"L" を出力
し、その他の期間は"H" を出力する。
【００１１】この比較結果の信号' 、' はそれぞれ
セット、リセット信号として二つのＮＡＮＤ回路31、32
からなるセットリセット回路に入力される。今、外部ク
ロックと内部クロックとの位相関係が図３の如くで、例
えば内部クロックＣＬＫ１と外部クロックとは"H" レベ
ルに重なる部分があり、内部クロックＣＬＫ２の"H"レ
ベル期間は外部クロックＣＬＫ０の"L" レベル期間にあ
るものとする。するとＮＡＮＤゲート21は、"L" レベル
となる比較信号' を、またＮＡＮＤゲート22は、常時
"H" の信号' をセットリセット回路に出力する。する
と"L" レベルのパルス入力があるＮＡＮＤゲート31は出
力" は"H" レベルにセットされ、"H"レベルの信号'
が入力されるＮＡＮＤゲート32は"L" にリセットされ
る。したがって、ＯＲゲート33の一方の入力は常時"H"
となり、他方に入力される内部クロックＣＬＫ１の出力
を禁止する。一方ＯＲゲート34の一方の入力には"L" が
入力するので他方に入力する内部クロックＣＬＫ２が通
過して、ＡＮＤゲート35を介して、ＦＦ42のクロック端
子に印加される。
セット、リセット信号として二つのＮＡＮＤ回路31、32
からなるセットリセット回路に入力される。今、外部ク
ロックと内部クロックとの位相関係が図３の如くで、例
えば内部クロックＣＬＫ１と外部クロックとは"H" レベ
ルに重なる部分があり、内部クロックＣＬＫ２の"H"レ
ベル期間は外部クロックＣＬＫ０の"L" レベル期間にあ
るものとする。するとＮＡＮＤゲート21は、"L" レベル
となる比較信号' を、またＮＡＮＤゲート22は、常時
"H" の信号' をセットリセット回路に出力する。する
と"L" レベルのパルス入力があるＮＡＮＤゲート31は出
力" は"H" レベルにセットされ、"H"レベルの信号'
が入力されるＮＡＮＤゲート32は"L" にリセットされ
る。したがって、ＯＲゲート33の一方の入力は常時"H"
となり、他方に入力される内部クロックＣＬＫ１の出力
を禁止する。一方ＯＲゲート34の一方の入力には"L" が
入力するので他方に入力する内部クロックＣＬＫ２が通
過して、ＡＮＤゲート35を介して、ＦＦ42のクロック端
子に印加される。
【００１２】即ち、"H" レベルが外部クロックの"H" レ
ベルと重さならない方の内部クロックＣＬＫ２が選ばれ
るので、初段のＦＦから出力するデータはほぼＦＦ41か
ら出力されるデータのタイムスロットの中間で後段のＦ
Ｆ42にラッチされ、ジッタ等で内部クロックと外部クロ
ックとの間に位相変動があっても、データの欠落や重複
なしに確実にクロック乗換えが行われる。
ベルと重さならない方の内部クロックＣＬＫ２が選ばれ
るので、初段のＦＦから出力するデータはほぼＦＦ41か
ら出力されるデータのタイムスロットの中間で後段のＦ
Ｆ42にラッチされ、ジッタ等で内部クロックと外部クロ
ックとの間に位相変動があっても、データの欠落や重複
なしに確実にクロック乗換えが行われる。
【００１３】
【発明の効果】以上説明したように、本発明によれば、
２系統の内部クロックから外部クロックと重ならない方
を選ぶので、立上りが外部クロックの"L" の期間内にあ
る方の内部クロックがデータラッチに用いられ、内部ク
ロックと外部クロック間にジッタ等による位相差変動が
あってもデータが確実にラッチされデータの欠落や重複
がなく確実なクロック乗換えを行うこうとができる。
２系統の内部クロックから外部クロックと重ならない方
を選ぶので、立上りが外部クロックの"L" の期間内にあ
る方の内部クロックがデータラッチに用いられ、内部ク
ロックと外部クロック間にジッタ等による位相差変動が
あってもデータが確実にラッチされデータの欠落や重複
がなく確実なクロック乗換えを行うこうとができる。
【図１】 本発明の原理構成図
【図２】 本発明の実施例の回路図
【図３】 動作タイムチャート
【図４】 従来のクロック乗換回路
１─クロック生成部、11…Ｄ型のフリップフロッップ、
２…監視部、３…クロック選択部、41、42…Ｄ型のフリ
ップフロップ
２…監視部、３…クロック選択部、41、42…Ｄ型のフリ
ップフロップ
Claims (1)
- 【請求項１】 外部クロック(CLK0)に同期して入力する
データ信号を該外部クロックと周波数同期した内部クロ
ックに同期させて出力する回路において、 該外部クロック(CLK0)の２倍の周波数を分周して外部ク
ロックと同一周波数で互いに１／２周期だけ位相の異な
る２つの内部クロック(CLK1,CLK2) を作成するクロック
生成部(1) と、 該２つの内部クロック(CLK1,CLK2) と前記外部クロック
(CLK0)との位相を比較する監視部(2) と、 該比較結果に基づき外部クロックと"H" レベルが重なら
ない方の内部クロックを選択してデータラッチ部(42)に
供給するクロック選択部(3) とを有することを特徴とす
るクロック乗換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3289572A JPH05130094A (ja) | 1991-11-06 | 1991-11-06 | クロツク乗換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3289572A JPH05130094A (ja) | 1991-11-06 | 1991-11-06 | クロツク乗換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05130094A true JPH05130094A (ja) | 1993-05-25 |
Family
ID=17744970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3289572A Withdrawn JPH05130094A (ja) | 1991-11-06 | 1991-11-06 | クロツク乗換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05130094A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07143109A (ja) * | 1993-11-15 | 1995-06-02 | Nec Corp | クロック位相自動選択方式 |
| JPH07183879A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | データ転送装置 |
| US7590208B2 (en) | 2001-08-31 | 2009-09-15 | Fujitsu Microelectronics Limited | Circuit and method for generating a timing signal, and signal transmission system performing for high-speed signal transmission and reception between LSIs |
| JP2016096537A (ja) * | 2014-11-10 | 2016-05-26 | インテル コーポレイション | リンクレイヤ信号同期 |
| JP2018057000A (ja) * | 2015-04-21 | 2018-04-05 | サイプレス セミコンダクター コーポレーション | 車載電子装置 |
-
1991
- 1991-11-06 JP JP3289572A patent/JPH05130094A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07143109A (ja) * | 1993-11-15 | 1995-06-02 | Nec Corp | クロック位相自動選択方式 |
| JPH07183879A (ja) * | 1993-12-24 | 1995-07-21 | Nec Corp | データ転送装置 |
| US7590208B2 (en) | 2001-08-31 | 2009-09-15 | Fujitsu Microelectronics Limited | Circuit and method for generating a timing signal, and signal transmission system performing for high-speed signal transmission and reception between LSIs |
| JP2016096537A (ja) * | 2014-11-10 | 2016-05-26 | インテル コーポレイション | リンクレイヤ信号同期 |
| JP2018057000A (ja) * | 2015-04-21 | 2018-04-05 | サイプレス セミコンダクター コーポレーション | 車載電子装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |