KR100624871B1 - 2배 데이터 속도 타이밍을 위한 클록 대기 보상 회로 - Google Patents

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Abstract

시스템 클럭의 상승 및 하강 에지에 따라 데이터를 동기(synchronization)시키는 클록 대기(latency) 회로, 방법, 및 시스템에 관한 것이다.

Description

2배 데이터 속도 타이밍을 위한 클록 대기 보상 회로{CLOCK LATENCY COMPENSATION CIRCUIT FOR DDR TIMING}
도 1 은 종래의 지연 고정 루프(DLL)에 관한 개략도이다.
도 2 는 본 발명에 따른 바람직한 실시예의 개략도이다.
도 3 은 도 2 의 회로의 동작을 나타내는 타이밍도이다.
삭제
<도면의 주요부분에 대한 부호의 설명>
2 : 위상 비교부 4,5 : 지연선
6 : 수신부 8 : 구동부
10 : OR 게이트 12 : 지연 엘리먼트
예를 들어 메모리(동적 랜덤 액세스 메모리(DRAM) 또는 정적 랜덤 액세스 메모리(SRAM))와 같은 집적회로 또는 다른 타이밍 임계 장치(timing critical device)와 관련된 데이터 출력 전이(transition)가 상기 집적회로에 대한 시스템 클록과 동기된 형태로 발생하는 것은 중요하다. 상기 시스템 클록과 데이터 출력간의 동기의 결여(lack)는 클록 대 데이터 대기(clock to data latency)의 관점에서 자주 기술된다.
종래의 기술에서 대기 문제들은 도 1 의 개략도에서 도시된 지연 고정 루프(delay locked loop;DLL)를 사용하여 다루어져 왔다. DLL에 있어서, 클록 신호 Ckin 과 Ckout 사이의 위상 차이가 0 이 되도록 하기 위하여 위상 비교부(comparator:2)는 지연선(delay line:4)을 제어한다. 상기 지연선(4)에 의해 제공되는 시간 지연은 상기 신호 Ckin 과 Ckout 사이의 지연이 k*T일 때 안정된다. 상기에서 T 는 클록 신호 Ckin의 주기이며 k 는 자연수이다. 클록 대 데이터 대기(clock to data latency)를 제거하는 종래의 기술은 일반적으로 클록의 상승 에지를 참조하여 동작한다. 클록의 하강 에지에 관한 대기 문제들은 다루어지지 않는다. 결과적으로, 상기 기술들은 2배 데이터 속도 동기식 동적 랜덤 액세스 메모리들(double data rate synchronous dynamic random access memories;DDR SDRAMs)과 같은 2배 데이터 속도 적용 장치들에는 적합하지 않다. 2배 데이터 속도 적용 장치들에 적합한, 클록 대 데이터 대기(clock to data latency)의 보상이 필요하다.
본 발명은 2 개의 클록, 즉 시스템 클록의 상승 에지에 의해 트리거된 클록 및 시스템의 하강 에지에 의해 트리거된 다른 클록의 실행을 통해 2배 데이터 속도 클록 대 데이터 대기(clock to data latency)의 문제를 해결한다. 상기 2 개의 발생된 클록들은 공통 제어로 2 개의 지연선들을 통해 위상 조정된다.
도 2 는 집적 회로상에 제작될 수 있는 본 발명에 따른 회로의 바람직한 실시예를 도시한 개략도이다. 도 2 의 회로는 집적 회로의 데이터 출력을 상기 집적 회로에 대한 시스템 클록 입력의 상승 및 하강 에지와 동기시키는 것을 가능하게 한다. 상기와 같은 회로는 2배 데이터 속도 적용 장치들과 관련하여 이상적으로 사용될 수 있다. 수신부(6)는 상기 시스템 클록 신호 CLK 를 수신하고 각각 지연선 4 및 5 에 대한 입력인 2 개의 클록 신호들 CLK1 및 CLK2 를 각각 생성한다. 지연선 4는 위상 비교부(2)와 함께 지연 고정 루프(DLL)를 형성한다. 지연선 4 는 능동(active) 또는 수동(passive) 가변 임피던스 회로로 구성될 수 있거나 마이크로컴퓨터, 마이크로제어부, 또는 디지털 신호 프로세서로부터 유도될 수 있다. 바람직한 실시예에서, 수신부(6)는 2개의 종래의 단안정(monostable) 멀티바이브레이터(multivibrator) 회로들 또는 원샷(one-shot) 회로들을 포함하는데, 상기 중 하나는 상기 시스템 클록의 상승 에지에서 트리거하고 다른 하나는 상기 시스템 클록의 하강 에지에서 트리거한다. 단안정 멀티바이브레이터 회로 또는 원샷 회로는 하나의 안정 상태를 가지는 플립-플롭(flip-flop)으로 구현될 수 있다. 지연 R은 수신부(6)와 관련된 전파 지연(propagation delay)이다. 지연 D는 구동부(8) 및 OR 게이트(10)를 포함하는 구동 회로(7)와 관련된 전파 지연이다. 지연 엘리먼트(12)는 위상 지연 τ= R+D 을 상기 루프내로 유입시켜 DLL 루프(엘리먼트 2, 4, 및 12를 통한 경로를 포함하는)에 의한 보상을 제공한다. 상기 동기화가 이루어지면, 상기 입력 클록에 관한 출력 신호의 상기 지연은 k*T이다. 따라서, 상기 입력 클록에 관한 상기 구동 회로(7)로 입력되는 상기 신호의 상기 지연은 k*T-D이다. 여기서 D는 상기 구동부(7)의 전파 지연이다. 위상 비교부(2)에 의한 위상 입력의 비교 결과로 위상 비교부(2)의 입력(14)에서의 정보가 위상 비교부(2)의 입력(16)에서의 정보에 대해 k*T 의 지연을 가질 때, 위상 비교부(2)는 지연선들(4) 및 (5)에 위상 보상을 발생시키는 데이터를 출력할 필요가 없다.(입력(16)에서의 R 지연 및 입력(14)에서의 지연 τ+k*T-D=R+D+k*T-D=R+k*T) 상기 관계식이 존재하지 않으면, 입력들 (14) 및 (16)에서의 전술한 R 지연 조건을 달성하기 위하여, 위상 비교부(2)는 지연선들(4)이 지연선(4)과 관련된 상기 지연을 위상 비교부(2)의 출력(18)의 제어 신호에 의하여 증가시키거나 감소시키도록 한다. 상기 지연선들(4 및 5)은 지연선들(4 및 5)의 입력에서 클록 신호의 각각의 시간-편이(time-shifted)된 변형(version)을 출력한다. (예를 들면, CLK1' 는 CLK1 의 시간 편이된 변형이고 CLK2'는 CLK2의 시간 편이된 변형이다.) 출력 데이터(9)로부터 입력을 수신하고 클록 신호들 CLK1' 및 CLK2'의 OR 논리 연산을 포함하는 논리회로로부터도 입력을 수신하는 구동부(8)는 데이터 신호 DQ를 출력한다.
도 2 의 회로의 동작을 도시하는 타이밍도가 도 3 에 도시되어 있다. 도 3 에 있어서, 전술한 정수 k 는 1과 같다고 가정한다. 출력(18)의 동일한 제어 신호가 지연선들(4 및 5)을 제어하는데 사용되므로(그리고 지연선 (4 및 5) 각각은 실제로는 동일하게 구성되므로) 클록 신호들 CLK1 및 CLK2 사이의 지연은 일정하다. 더욱이, 클록들 CLK1 및 CLK2를 포함하는 의사 클록 듀티 사이클(pseudo clock duty cycle)(CLK1 또는 CLK2의 주기에 의해 나누어진 클록 CLK1 의 상승 에지로부터 클록 CLK2 의 상승 에지까지의 시간으로 정의되는)은 도 2 의 회로에 의하여 시스템 클록 CLK 의 듀티 사이클과 동일하게 유지된다. 상기 클록 듀티 사이클은 상기 클록 주기로 나누어진 클록 신호 가동시간(uptime)으로 정의된다. 도 3 에 도시한 바와 같이, 클록 신호 CLK2가 시스템 클록 CLK의 하강 에지에 의해 트리거되는 반면, 클록 신호 CLK1 은 시간 R 의 지연 후 시스템 클록 CLK의 상승 에지에 의해 트리거된다. 클록 신호 CLK1'는 CLK1'의 상승에지와 시스템 클록의 후속하는 상승 에지사이의 지연이 정확하게 상기 출력 구동부 D 의 지연이 되는 방식으로 트리거된다. CLK1 파형에서 CLK1' 파형으로의 인과관계 화살표에 의해 도시된 바와 같이, 신호 CLK1은 지연선(4)에 의한 상기 시간 지연과 동일한 지연 시간 후 신호 CLK1'를 트리거한다. 유사하게, 클록 신호 CLK2 에서 클록 신호 CLK2'로의 인과관계 화살표는 신호 CLK2가 지연선(5)에 의한 상기 시간 지연과 또한 동일한 지연 시간 후 신호 CLK2'를 트리거하는 것을 나타낸다. 데이타 신호 DQ 는 예를 들면, DRAM으로부터의 데이터와 관련된 적용 장치들의 데이터 출력을 포함한다. 도 3 의 인과 관계 화살표에서 도시되듯이, 신호 DQ 상의 데이터 전이는 클록 신호들 CLK1' 및 CLK2' 각각의 상승 에지에 의해 트리거된다. 클록 CLK1' 및 CLK2'의 상승 에지사이의 거리는 클록 CLK1 의 상승 에지와 클록 CLK2 의 상승 에지사이의 거리와 동일하다. 따라서, 클록 CLK1' 및 CLK2' 에 관한 유사 클록 듀티 사이클(클록 CLK1' 의 상승 에지로부터 콜록 CLK2' 의 상승에지까지의 시간을 CLK1' 또는 CLK2'의 주기로 나눈 것으로 정의되는)은 시스템 클록 CLK 의 클록 듀티 사이클과 동일하도록 도 2 의 회로에 의하여 유지된다. 따라서, 상기의 발명은 출력 데이터의 전송을 주어진 집적 회로상의 시스템 클록 CLK의 상승 에지 및 하강 에지에 동기시키는데 사용될 수 있다. 예를 들면, DQ 상의 전이들은 시스템 클록 CLK 의 상승 및 하강 에지와 동기된다. 신호 CLK1' 및 CLK2' 에 의해 야기되는 신호 DQ 상의 파형 타이밍 전이를 나타내는 데이터 스트로브 신호 DQS 에 의해 전이 타이밍(transition timing)은 명확하게 설명된다. 데이터 스트로브 신호 DQS 는, 예를 들면 DDR SDRAM 의 집적 회로 핀들에서 데이터가 유용한 시점에 상응하여 생성된다. 결과적으로, 제어부에 의해 상기 DQS 신호(예를 들면 16개 출력들인 다수의 출력들에 관련된 한 신호)는 데이터-유용 윈도우(data-valid window)를 더욱 정확하게 찾아내고 이중 인라인 메모리 모듈(dual in-line-memory module)과 같은 다수의 집적 회로들로부터 출력되는 데이터를 재동기(resynchronize)하는데 사용될 수 있다.
지금까지 본 발명은 바람직한 실시예 및 다른 실시예를 통해 기술되었지만, 상기 설명은 예시의 목적으로 사용되었을 뿐 발명의 범위를 정하는데 사용될 수 없다. 더욱이 본 발명의 실시에 있어 상기 설명들을 토대로 당업자에 의한 많은 다른 변형이 가능하다는 것이 자명하다. 상기의 변형들 및 추가적인 실시예들이 특허 청구 범위에 의한 본 발명의 범위 내인지 여부는 심사숙고 되어야 한다.
상기의 결과로 출력 데이터가 주어진 집적 회로상의 시스템 클록의 상승 에지 및 하강 에지에 동기된다.

Claims (9)

  1. 적어도 하나의 집적 회로와 연관된 시스템용 클록 대 데이터 대기(clock to data latency) 보상 회로로서,
    시스템 클록 신호를 수신하고, 상기 시스템 클록의 상기 상승 에지로부터 유도된 제 1 클록 신호, 및 상기 시스템 클록의 하강 에지로부터 유도된 제 2 클록 신호를 출력하도록 동작할 수 있는 수신부;
    상기 제 1 및 제 2 클록 신호들을 수신하고 상기 제 1 및 제 2 클록 신호들에 상응하는 시간 편이된(time-shifted) 제1 및 제2 클록 신호들을 출력하도록 동작할 수 있는 지연선 회로부; 및
    상기 제 1 및 제 2 클록 신호들 중 적어도 하나와, 적어도 하나의 상응하는 상기 시간 편이된 클록 신호 사이의 위상 편이의 검출에 따라 상기 지연선 회로부를 제어할 수 있는 위상 비교부를 포함하는, 클록 대 데이터 대기(clock to data latency) 보상 회로.
  2. 제 1 항에 있어서, 하나의 출력 및 적어도 하나의 입력을 가지며, 상기 지연선 회로부로부터 상기 시간 편이된 제1 및 제2 클록 신호들을 수신할 수 있는 논리 회로부를 더 포함하는 것을 특징으로 하는 클록 대 데이터 대기(clock to data latency) 보상 회로.
  3. 제 2 항에 있어서, 상기 논리 회로부의 출력에 연결된 제 1 입력 및 데이터를 수신할 수 있는 제 2 입력을 가지며, 상기 시스템 클록의 상승 및 하강 에지와 동기된 상기 데이터를 출력할 수 있는 구동부(driver)를 더 포함하는 것을 특징으로 하는 클록 대 데이터 대기(clock to data latency) 보상 회로.
  4. 제 1 항에 있어서, 상기 수신부는 적어도 하나의 단안정 멀티바이브레이터 회로를 포함하는 것을 특징으로 하는 클록 대 데이터 대기(clock to data latency) 보상 회로.
  5. 제 1 항에 있어서, 상기 지연선 회로부는,
    가변 수동 임피던스 회로(variable passive impedance circuitry), 가변 능동(active) 임피던스 회로, 마이크로제어부 회로, 마이크로컴퓨터 회로, 디지털 신호 처리 회로, 또는 상기 회로들의 조합으로 구성되는 회로를 포함하는 것을 특징으로 하는 클록 대 데이터 대기(clock to data latency) 보상 회로.
  6. 제 1 항에 기재된 클록 대 데이터 대기(clock to data latency) 보상 회로를 포함하는 동기식 랜덤 액세스 메모리 집적 회로 칩(synchronous random access memory integrated circuit chip).
  7. 제 6 항에 기재된 다수의 메모리 집적 회로 칩들을 포함하는 동기식 랜덤 액세스 메모리 시스템에 있어서,
    상기 각각의 집적 회로 칩상에 포함된 각 클록 보상 회로는 데이터 스트로브 신호를 발생할 수 있으며,
    상기 메모리 시스템은 상기 다수의 집적 회로 칩들로부터 입력되는 데이터를 동기시키는데 사용되는 제어부를 포함하는 것을 특징으로 하는 동기식 랜덤 액세스 메모리 시스템.
  8. 시스템용 클록 대기 보상의 방법으로서,
    시스템 클록의 상승 및 하강 에지에 따라 제 1 클록 신호 및 제 2 클록 신호를 발생하는 단계;
    상기 신호들의 전파 시간(propagation time)을 조정가능하게 변경할 수 있는 회로를 통해 상기 제 1 및 제 2 클록 신호들을 처리하고 전파하는 단계; 및
    상기 전파 시간을 조정가능하게 변경할 수 있는 상기 회로를 통한 전파 및 처리 이전 및 이후에 상기 제 1 및 제 2 클록 신호들 중 적어도 하나의 위상 비교에 따라 상기 전파 시간의 조정(adjustment)을 제어하는 단계를 포함하는 클록 대기 보상 방법.
  9. 제 8 항에 있어서,
    상기 전파 시간을 조정가능하게 변경할 수 있는 상기 회로를 통한 전파 이후에, 부울 논리(Boolean logic)를 사용하여 상기 제 1 및 제 2 신호들을 처리하는 단계; 및
    상기 부울 논리 처리된 제 1 및 제 2 신호들을 사용하여 상기 시스템 클록 신호의 상기 상승 및 하강 에지와 데이터를 동기시키는 단계를 더 포함하는 것을 특징으로 하는 클록 대기 보상 방법.
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