DE10354818B3 - Taktsignsal-Ein-/Ausgabevorrichtung, insbesondere zur Korrektur von Taktsignalen - Google Patents

Taktsignsal-Ein-/Ausgabevorrichtung, insbesondere zur Korrektur von Taktsignalen Download PDF

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Abstract

Die Erfindung betrifft ein Taktsignal-Korrektur-Verfahren sowie eine Taktsignal-Ein-/Ausgabevorrichtung (1, 101), in die ein Taktsignal (CLK) oder ein hieraus gewonnenes Signal eingegeben und an eine Frequenzteiler-Einrichtung (4, 104) weitergeleitet wird, wobei ein von der Frequenzteiler-Einrichtung (4, 104) ausgegebenes oder ein hieraus gewonnenes Signal (clk2) an eine Signal-Intergrier-Einrichtung (6, 106) weitergeleitet wird, und wobei ein von der Signal-Integrier-Einrichtung (6, 106) ausgegebenes oder ein hieraus gewonnenes Signal (12) an eine erste Signal-Vergleichs-Schaltung (8, 108b) weitergeleitet wird, wobei das von der Frequenzteiler-Einrichtung (4, 104) ausgegebene oder das hieraus gewonnene Signal (clk2) zusätzlich an eine zweite Signal-Vergleichs-Schaltung (9, 109a) weitergeleitet wird, und wobei die Taktsignal-Ein-/Ausgabevorrichtung (1) zusätzlich eine Signal-Ausgabe-Schaltung (11, 111) aufweist zum Ausgeben eines Takt-Ausgabe-Signals (clk50) in Abhängigkeit von einem von der ersten Signal-Vergleichs-Schaltung (8, 108) ausgegebenen oder hieraus gewonnenen Signal (rIclk) und von einem von der zweiten Signal-Vergleichs-Schaltung (9, 109a) ausgegebenen oder hieraus gewonnenen Signal (rclk), wobei eine in eine erste Richtung gehende Signalflanke des Takt-Ausgabe-Signals (clk50) durch eine Signalflanke des von der zweiten Signal-Vergleichs-Schaltung (9, 109a) ausgegebenen oder hieraus gewonnenen Signals (rclk), und eine in eine zweite, der ersten Richtung ...

Description

  • Die Erfindung betrifft eine Taktsignal-Ein-/Ausgabevorrichtung, insbesondere zur Korrektur von Taktsignalen, sowie ein Taktsignal-Korrektur-Verfahren.
  • Bei Halbleiter-Bauelementen, insbesondere bei Speicherbauelementen wie – z.B. auf CMOS-Technologie beruhenden – DRAMs (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher) werden – zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten – sog. Taktsignale verwendet.
  • Bei herkömmlichen Halbleiter-Bauelementen wird dabei i.A. ein – auf einer Einzel-Leitung anliegendes – Einzel-Taktsignal eingesetzt (d.h. ein sog. „single ended"-Taktsignal).
  • Die Daten können dann z.B. jeweils bei der ansteigenden Taktflanke des Einzel-Taktsignals weitergeschaltet werden (oder alternativ z.B. jeweils bei der abfallenden Einzel-Taktsignal-Flanke).
  • Des weiteren sind im Stand der Technik bereits sog. DDR-Bauelemente, insbesondere DDR-DRAMs bekannt (DDR-DRAM = Double Data Rate – DRAM bzw. DRAM mit doppelter Datenrate).
  • Bei DDR-Bauelementen werden – statt eines einzelnen, auf einer Einzel-Leitung anliegenden Taktsignals („single ended"-Taktsignal) – zwei auf zwei getrennten Leitungen anliegende, differentielle, gegengleich-inverse Taktsignale verwendet.
  • Immer dann, wenn z.B. das erste Taktsignal der beiden Taktsignale von einem Zustand „logisch hoch" (z.B. einem hohen Spannungspegel) auf einen Zustand „logisch niedrig" (z.B. einen niedrigen Spannungspegel) wechselt, ändert das zweite Taktsignal – im wesentlichen gleichzeitig – seinen Zustand von „logisch niedrig" auf „logisch hoch" (z.B. von einem niedrigen auf einen hohen Spannungspegel).
  • Umgekehrt ändert immer dann, wenn das erste Taktsignal von einem Zustand „logisch niedrig" (z.B. einem niedrigen Spannungspegel) auf einen Zustand „logisch hoch" (z.B. einen hohen Spannungspegel) wechselt, das zweite Taktsignal (wiederum im wesentlichen gleichzeitig) seinen Zustand von „logisch hoch" auf „logisch niedrig" (z.B, von einem hohen auf einen niedrigen Spannungspegel).
  • In DDR-Bauelementen werden die Daten i.A. sowohl bei der ansteigenden Flanke des ersten Taktsignals, als auch bei der ansteigenden Flanke des zweiten Taktsignals (bzw. sowohl bei der abfallenden Flanke des ersten Taktsignals, als auch bei der abfallenden Flanke des zweiten Taktsignals) weitergeschaltet.
  • Damit erfolgt in einem DDR-Bauelement die Weiterschaltung der Daten häufiger bzw. schneller (insbesondere doppelt so häufig, bzw, doppelt so schnell), wie bei entsprechenden, herkömmlichen Bauelementen mit Einzel- bzw. „single ended" – Taktsignal – d.h. die Datenrate ist höher, insbesondere doppelt so hoch, wie bei entsprechenden, herkömmlichen Bauelementen.
  • Das – intern – im Bauelement zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten verwendete Taktsignal („DQS"- bzw. „data strobe"-Signal) (bzw. – bei der Verwendung differentieller, gegengleich-inverser Taktsignale – das interne Taktsignal DQS, und das zum Taktsignal DQS gegengleich-inverse Taktsignal BDQS) muß synchron zu einem extern in das Bauelement eingegebenen Taktsignal („clk"- bzw.
  • „clock"-Signal) sein (bzw. synchron zu den extern in das Bauelement eingegebenen, differentiellen Taktsignalen clk, bclk).
  • Das oder die externen Taktsignale clk, bclk wird bzw. werden von einem entsprechenden, mit dem Bauelement verbundenen, externen Taktsignal-Geber erzeugt.
  • Zur Synchronisation des intern erzeugten Taktsignals DQS bzw. der intern erzeugten Taktsignale DQS, BDQS mit dem oder den externen Taktsignalen clk, bclk wird eine Taktsignal-Synchronisationseinrichtung, z.B. eine DLL-Schaltung (DLL = Delay-Locked-Loop) verwendet. Eine solche Schaltung ist z.B. aus der EP 964 517 bekannt.
  • Eine Taktsignal-Synchronisationseinrichtung kann z.B. eine erste Verzögerungseinrichtung aufweisen, in die das oder die externen Taktsignale clk, bclk eingegeben werden, und die das oder die eingegebenen Taktsignale clk, bclk – abhängig von einem von einer Phasenvergleichseinrichtung ausgegebenen Steuersignal – mit einer – durch das Steuersignal einstellbaren, variablen – Verzögerungszeit tvar beaufschlagt.
  • Das oder die von der ersten Verzögerungseinrichtung ausgegebenen Signal e) kann bzw. können – intern – im Bauelement zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten verwendet werden (d.h. als – interne(s) – Taktsignal (e) DQS bzw. BDQS).
  • Das von der ersten Verzögerungseinrichtung ausgegebene Signal DQS wird einer zweiten Verzögerungseinrichtung zugeführt, die das eingegebene Signal DQS mit einer – festen – Verzögerungszeit tconst beaufschlagt, die in etwa der Summe der durch den bzw. die Receiver („Receiver-Delay"), den jeweiligen Datenpfad („data path delay"), und den bzw. die Off-Chip-Driver („OCD-Delay") verursachten Signal-Verzögerungen entspricht.
  • Das von der zweiten Verzögerungseinrichtung ausgegebene Signal (FB-Signal bzw. „Feedback-Signal") wird der o.g. Phasenvergleichseinrichtung zugeführt, und dort die Phasenlage des FB-Signals mit derjenigen des – ebenfalls in die Phasenvergleichseinrichtung eingegebenen – clk-Signals verglichen. Abhängig davon, ob die Phase des FB-Signal derjenigen des clk-Signals vorauseilt, oder hinterherläuft, wird von der Phasenvergleichseinrichtung – als Steuersignal für die o.g. erste Verzögerungseinrichtung – ein Inkrement-Signal (INC-Signal), oder ein Dekrement-Signal (DEC-Signal) ausgegeben, die dazu führen, dass die durch die erste Signalverzögerungseinrichtung bewirkte Verzögerung tvar des clk-Signals – bei einem INC-Signal – erhöht, bzw. – bei einem DEC-Signal – verringert wird, sodaß schließlich das clk- und das FB-Signal synchronisiert, d.h. die Taktsignal-Synchronisationseinrichtung „eingerastet" („locked") ist.
  • Insbesondere bei hohen Frequenzen kann es zu relativ starken Verzerrungen des – vom o.g. externen Taktsignalgeber bereitgestellten – Taktsignals clk (bzw. der – extern bereitgestellten, differentiellen – Taktsignale clk, bclk) kommen. Diese führen z.B. dazu, dass der „logisch niedrige" Zustand des clk-Signals z.B. kürzer (oder z.B. länger) andauert, als der „logisch hohe" Zustand des clk-Signals (und z.B. der „logisch niedrige" Zustand des bclk-Signals z.B. länger (oder z.B. kürzer), als der „logisch hohe" Zustand des bclk-Signals). Dies hat zur Folge, dass auch das von der o.g. Taktsignal-Synchronisationseinrichtung, z.B. der DLL- Schaltung aus dem externen Taktsignal clk bzw. bclk gewonnene – interne – Taktsignal DQS bzw. BDQS relativ stark verzerrt sind.
  • Aus der US 6,426,660 B1 ist eine Taktsignal-Ein-/Ausgabevorrichtung bekannt, in die ein Taktsignal eingegeben, und an eine Frequenzteiler-Einrichtung weitergeleitet wird, wobei ein von der Frequenzteiler-Einrichtung ausgegebenes Signal an eine Signalverzögerungs-Einrichtung weitergeleitet wird, und wobei die Taktsignal-Ein-/Ausgabevorrichtung zusätzlich eine Signal-Ausgabe-Schaltung aufweist zum Ausgeben eines Takt-Ausgabe-Signals in Abhängigkeit von einem von der Frequenzteiler-Einrichtung ausgegebenen Signal, und von einem von der Verzögerungseinrichtung ausgegebenen Signal.
  • Aus Y.C. Jang et al.: CMOS digital duty cycle correction circuit for multi-phase clock; Electronics Letters 18.9.03 Vol. 39 No. 19 ist eine Takt-Ein-Ausgabe-Vorrichtung bekannt, bei welcher eine in eine erste Richtung gehende Signalflanke eines Takt-Ausgabe-Signals durch eine Signalflanke eines ersten Signals, und eine in eine zweite, der ersten Richtung entgegengesetzte Richtung gehende Signalflanke des Takt-Ausgabe-Signals durch eine Signalflanke eines zweiten – gegenüber dem ersten Signal verzögerten – Signals getriggert wird.
    •
  • Die Aufgabe der Erfindung besteht daher darin, eine – neuartige – Taktsignal-Ein-/Ausgabevorrichtung, sowie ein neuartiges Taktsignal-Korrektur-Verfahren zur Verfügung zu stellen, insbesondere eine Vorrichtung und ein Verfahren, mit denen aus – verzerrten – externen Taktsignalen clk, bclk weniger verzerrte bzw. im wesentlichen unverzerrte Taktsignale gewonnen werden können.
  • Die Erfindung erreicht dieses und andere Ziele durch den Gegenstand der Ansprüche 1 und 8.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Im folgenden wird die Erfindung anhand von Ausführungsbeispielen und der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigen:
  • 1 eine schematische Darstellung einer Taktsignal-Ein-/Ausgabevorrichtung gemäß einem Ausführungsbeispiel der Erfindung;
  • 2 eine schematische Darstellung einer Taktsignal-Ein-/Ausgabevorrichtung gemäß einem weiteren Ausführungsbeispiel der Erfindung;
  • 3 Zeitablaufdiagramme der in die in 1 bzw. in 2 gezeigte Taktsignal-Ein-/Ausgabevorrichtung eingegebenen Signale clk bzw. bclk, der intern in der Vorrichtung erzeugten, und der von der Vorrichtung ausgegebenen Signale;
  • 4 eine schematische Darstellung eines Systems zur Korrektur von Taktsignalen gemäß einem Ausführungsbeispiel der Erfindung; und
  • 5 eine Detaildarstellung der in 1 und 2 gezeigten Frequenz-Wiederherstell-Schaltung.
    •
  • In 1 ist eine schematische Darstellung einer Taktsignal-Ein-/Ausgabevorrichtung 1 bzw. einer Taktsignal-Korrektur-Vorrichtung 1 gemäß einem Ausführungsbeispiel der Erfindung gezeigt.
  • Diese weist eine Frequenzteiler-Einrichtung 4 auf, eine Signal-Integrier-Einrichtung 6, zwei – identisch bzw. im wesentlichen identisch aufgebaute – Signal-Vergleichs- bzw. Signal-Receiver-Schaltungen 8, 9, und eine Frequenz-Wiederherstell-Schaltung 11.
  • Die Taktsignal-Ein-/Ausgabevorrichtung 1 kann z.B. auf einem Halbleiter-Bauelement vorgesehen sein, insbesondere einem Speicherbauelementen wie einem – z.B. auf CMOS-Technologie beruhenden – DRAM (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher), z.B. einem DDR-DRAM (DDR-DRAM = Double Data Rate – DRAM bzw. DRAM mit doppelter Datenrate).
  • Das entsprechende Halbleiter-Bauelement weist einen – externen – Anschluß 2a, auf (z.B. ein entsprechendes Pad bzw. einen entsprechenden Pin), an dem – zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten im Halbleiter-Bauelement – von einem externen Taktsignal-Geber ein externes Taktsignal clk angelegt wird.
  • Des weiteren weist das Bauelement einen entsprechenden – weiteren – externen Anschluß 2b auf (z.B. ein entsprechendes weiteres Pad bzw. einen entsprechenden weiteren Pin), an dem – z.B. vom o.g. externen Taktsignal-Geber – ein weiteres externes Taktsignal bclk angelegt wird. Die Taktsignale clk, bclk können gegengleich-invers zueinander sein (d.h. bei den Taktsignalen kann es sich um sog. „differentielle" Taktsignale clk, bclk handeln).
  • Intern im Bauelement können die Daten z.B. jeweils sowohl bei der ansteigenden Flanke des clk- als auch der ansteigenden Flanke des bclk-Taktsignals (bzw. sowohl der ansteigenden Flanke eines hieraus gewonnenen DQS- als auch der ansteigenden Flanke eines hieraus gewonnenen BDQS-Signals weitergeschaltet werden (bzw. – alternativ – z.B. bei jeweils den abfallenden Taktflanken der entsprechenden Signale)).
  • Wie in 1 gezeigt ist, wird das am Anschluß 2a des Halbleiter-Bauelements anliegende clk-Signal – ggf. unter Zwischenschaltung einer entsprechenden Receiver-Schaltung – über eine Leitung 3a einem ersten Eingang der Frequenzteiler-Einrichtung 4 zugeführt.
  • Des weiteren wird das am Anschluß 2b des Halbleiter-Bauelements anliegende bclk-Signal – ggf. ebenfalls unter Zwischenschaltung der o.g. Receiver-Schaltung – über eine Leitung 3b einem zweiten Eingang der Frequenzteiler-Einrichtung 4 zugeführt.
  • Ein erster Ausgang der Frequenzteiler-Einrichtung 4 – an dem ein gegenüber der Frequenz f des Signals clk die halbe Frequenz f/2 aufweisendes Signal clk2 ausgegeben wird – ist über eine Leitung 5a an einen ersten Eingang der Signal-Integrier-Einrichtung 6 angeschlossen.
  • Durch die von der Frequenzteiler-Einrichtung 4 erzielte Frequenzteilung wird erreicht, dass – wie in 3 gezeigt ist – z.B. jeweils bei einer positiven Flanke des clk-Signals das Signal clk2 seinen Zustand wechselt (z.B. bei einer ersten positiven Flanke des clk-Signals von „logisch niedrig" auf „logisch hoch", und bei einer zweiten, darauffolgenden positiven Flanke des clk-Signals zurück von „logisch hoch" auf „logisch niedrig").
  • Des weiteren ist ein zweiter Ausgang der Frequenzteiler-Einrichtung 4 (an dem ein gegenüber der Frequenz f des Signals bclk die halbe Frequenz f/2 aufweisendes, zum Signal clk2 gegengleich-inverses Signal bclk2 ausgegeben wird) über eine Leitung 5b an einen zweiten Eingang der Signal-Integrier-Einrichtung 6 angeschlossen.
  • Durch die von der Frequenzteiler-Einrichtung 4 erzielte Frequenzteilung wird erreicht, dass – wie in 3 gezeigt ist – z.B. jeweils bei einer positiven Flanke des clk-Signals das Signal bclk2 seinen Zustand wechselt (z.B. wechselt das Signal bclk2 bei einer ersten positiven Flanke des clk-Signals – umgekehrt wie das Signal clk2 – von „logisch hoch" auf „logisch niedrig", und bei einer zweiten, darauffolgenden positiven Flanke des clk-Signals – umgekehrt wie das Signal clk2 – zurück von „logisch niedrig" auf „logisch hoch").
  • Wie aus 1 weiter hervorgeht, ist ein erster Ausgang der Signal-Integrier-Einrichtung 6 – an dem ein z.B. durch entsprechende Integration aus dem Signal clk gewonnenes Signal I2 ausgegeben wird – über eine Leitung 7a an einen ersten Eingang der o.g. Signal-Vergleichs-Schaltung 8 angeschlossen.
  • Des weiteren ist ein zweiter Ausgang der Signal-Integrier-Einrichtung 6 – an dem ein z.B. durch entsprechende Integration aus dem Signal bclk gewonnenes, invers zum Signal I2 verlaufendes Signal bI2 ausgegeben wird – über eine Leitung 7b an einen zweiten Eingang der o.g. Signal-Vergleichs-Schaltung 8 angeschlossen.
  • Als Signal-Vergleichs- bzw. Signal-Receiver-Schaltungen 8, 9 können im Prinzip beliebige Signal-Vergleichs- bzw. Signal-Receiver-Schaltungen verwendet werden, z.B. entsprechend ähnlich wie entsprechende herkömmliche Takt-ReceiverSchaltungen aufgebaute, z.B. vier kreuzgekoppelte Transistoren (z.B. einen ersten und einen zweiten p-Kanal-Feldeffekttransistor, sowie einen ersten und einen zweiten n-Kanal-Feldeffekttransistor) aufweisende Receiver-Schaltungen.
  • Die Source des ersten und zweiten n-Kanal-Feldeffekttransistors kann z.B. an eine (Gleich- bzw. Konstant-) Strom-Quelle angeschlossen sein, die z.B. mit dem Massepotential verbunden ist.
  • Des weiteren kann z.B. das Gate des ersten n-Kanal-Feldeffekttransistors mit dem o.g. (ersten) Eingang der jeweiligen Schaltung 8, 9 verbunden sein, und das Gate des zweiten n-Kanal-Feldeffekttransistors mit dem o.g. (zweiten) Eingang der jeweiligen Schaltung 8, 9.
  • Der Drain des ersten n-Kanal-Feldeffekttransistors kann z.B. an das Gate des ersten und zweiten p-Kanal-Feldeffekttransistors angeschlossen sein, und an den Drain des ersten p-Kanal-Feldeffekttransistors, sowie an einen (ersten) Ausgang der jeweiligen Schaltung 8, 9 (an dem – wie in 1 dargestellt – z.B. ein Signal rIclk bzw. ein Signal rclk abgegriffen werden kann).
  • Auf entsprechende Weise kann der Drain des zweiten n-Kanal-Feldeffekttransistors z.B. an den Drain des zweiten p-Kanal- Feldeffekttransistors angeschlossen sein, sowie an einen (zweiten) Ausgang der jeweiligen Schaltung 8, 9 (an dem – wie in 1 dargestellt – z.B. ein zum Signal rIclk bzw. rclk inverses Signal brIclk bzw. brclk abgegriffen werden kann).
  • Die Sourcen des ersten und zweiten p-Kanal-Feldeffekttransistors können z.B. jeweils an die Versorgungsspannung angeschlossen sein.
  • Wie in 1 gezeigt ist, ist der erste Ausgang der Signal-Vergleichs-Schaltung 8 – z.B. über eine erste Leitung eines entsprechenden Leitungspaars 10a – an die o.g. Frequenz-Wiederherstell-Schaltung 11 angeschlossen.
  • Auf entsprechende Weise ist auch der zweite Ausgang der Signal-Vergleichs-Schaltung 8 – z.B. über eine zweite Leitung des o.g. Leitungspaars 10a – an die o.g. Frequenz-Wiederherstell-Schaltung 11 angeschlossen.
  • Wie aus 1 weiter hervorgeht, wird das o.g. – gegenüber der Frequenz f des Signals clk die halbe Frequenz f/2 aufweisende Signal clk2 – außer über die Leitung 5a an den ersten Eingang der Signal-Integrier-Einrichtung 6 zusätzlich noch über eine an die Leitung 5a angeschlossene Leitung 5c an einen ersten Eingang der o.g. – zweiten – Signal-Vergleichs-Schaltung 9 zugeführt.
  • Des weiteren wird das o.g. – gegenüber der Frequenz f des Signals bclk die halbe Frequenz f/2 aufweisende Signal bclk2 – außer über die Leitung 5b an den zweiten Eingang der Signal-Integrier-Einrichtung 6 zusätzlich noch über eine an die Leitung 5b angeschlossene Leitung 5d an einen zweiten Eingang der o.g. – zweiten – Signal-Vergleichs-Schaltung 9 zugeführt.
  • Ein erster Ausgang der Signal-Vergleichs-Schaltung 9 ist – z.B. über eine erste Leitung eines entsprechenden, weiteren Leitungspaars 10b – an die o.g. Frequenz-Wiederherstell-Schaltung 11 angeschlossen.
  • Auf entsprechende Weise ist auch ein zweiter Ausgang der Signal-Vergleichs-Schaltung 9 – z.B. über eine zweite Leitung des o.g. Leitungspaars 10b – an die Frequenz-Wiederherstell-Schaltung 11 angeschlossen.
  • Wie in 3 veranschaulicht ist, und wie bereits oben erwähnt wurde, werden die an der Leitung 5a bzw. 5b anliegenden Signale clk2 bzw. bclk2 von der Signal-Integrier-Einrichtung 6 integriert.
  • Der Pegel des an der Leitung 7a von der Signal-Integrier-Einrichtung 6 ausgegebenen Signals I2 steigt deshalb – ab dem Zeitpunkt, bei dem beim Signal clk2 eine negative Flanke auftritt- linear-rampenförmig immer weiter an, bis zu einem Zeitpunkt, bei dem beim Signal clk2 eine positive Flanke auftritt, was dazu führt, dass – bis zur nächsten negativen Flanke des clk2-Signals – der Pegel des an der Leitung 7a von der Signal-Integrier-Einrichtung 6 ausgegebenen Signals I2 linear-rampenförmig immer weiter abfällt.
  • Entsprechend invers fällt der Pegel des an der Leitung 7b von der Signal-Integrier-Einrichtung 6 ausgegebenen Signals bI2 – ab dem Zeitpunkt, bei dem beim Signal clk2 eine negative (bzw. beim Signal bclk2 eine positive) Flanke auftritt – linear-rampenförmig immer weiter ab, bis zu einem Zeitpunkt, bei dem beim Signal clk2 eine positive (bzw. beim Signal bclk2 eine negative) Flanke auftritt, was dazu führt, dass – bis zur nächsten negativen Flanke des clk2-Signals – der Pegel des an der Leitung 7b von der Signal-Integrier-Einrichtung 6 ausgegebenen Signals bI2 linear-rampenförmig immer weiter ansteigt.
  • Wie aus 3 weiter hervorgeht, wird von der Signal-Vergleichs-Schaltung 8 immer dann, wenn der Pegel des Signals I2 größer ist, als der Pegel des Signals bI2, am (ersten) Ausgang – und damit an der ersten Leitung des o.g. Leitungspaars 10a – ein „logisch niedriges" Signal rIclk ausgegeben, und immer dann, wenn der Pegel des Signals I2 kleiner ist, als der Pegel des Signals bI2, am (ersten) Ausgang – und damit an der ersten Leitung des o.g. Leitungspaars 10a – ein „logisch hohes" Signal rIclk.
  • Entsprechend umgekehrt wird von der Signal-Vergleichs-Schaltung 8 immer dann, wenn der Pegel des Signals I2 kleiner ist, als der Pegel des Signals bI2, am (zweiten) Ausgang – und damit an der zweiten Leitung des o.g. Leitungspaars 10a – ein „logisch niedriges" Signal brIclk ausgegeben, und immer dann, wenn der Pegel des Signals I2 größer ist, als der Pegel des Signals bI2, am (zweiten) Ausgang – und damit an der zweiten Leitung des o.g. Leitungspaars 10a – ein „logisch hohes" Signal brIclk.
  • Entsprechend ähnlich wird – wie ebenfalls aus 3 hervorgeht – von der Signal-Vergleichs-Schaltung 9 immer dann, wenn der Pegel des Signals clk2 größer ist, als der Pegel des Signals bclk2, am (ersten) Ausgang – und damit an der ersten Leitung des o.g. Leitungspaars 10b – ein „logisch hohes" Signal rclk ausgegeben, und immer dann, wenn der Pegel des Signals clk2 kleiner ist, als der Pegel des Signals bclk2, am (ersten) Ausgang – und damit an der ersten Leitung des o.g. Leitungspaars 10b – ein „logisch niedriges" Signal rclk.
  • Entsprechend umgekehrt wird von der Signal-Vergleichs-Schaltung 9 immer dann, wenn der Pegel des Signals clk2 kleiner ist, als der Pegel des Signals bclk2, am (zweiten) Ausgang – und damit an der zweiten Leitung des o.g. Leitungspaars 10b – ein „logisch hohes" Signal brclk ausgegeben, und immer dann, wenn der Pegel des Signals clk2 größer ist, als der Pegel des Signals bclk2, am (zweiten) Ausgang – und damit an der zweiten Leitung des o.g. Leitungspaars 10b – ein „logisch niedriges" Signal brclk.
  • Wie weiter aus 3 hervorgeht, wechselt ein von der Frequenz-Wiederherstell-Schaltung 11 an einer Leitung 12a ausgegebenes Signal clk50 dann seinen Zustand von „logisch niedrig" auf „logisch hoch", wenn das an der ersten Leitung des Leitungspaars 10b anliegende Signal rclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt, und. bereits dann wieder zurück auf „logisch niedrig", wenn das an der ersten Leitung des Leitungspaars 10a anliegende Signal rIclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt. Des weiteren wechselt das von der Frequenz-Wiederherstell-Schaltung 11 an der Leitung 12a ausgegebene Signal clk50 bereits dann wieder seinen Zustand von „logisch niedrig" auf „logisch hoch", wenn das an der zweiten Leitung des Leitungspaars 10b anliegende Signal brclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt, und bereits dann wieder zurück auf „logisch niedrig", wenn das an der zweiten Leitung des Leitungspaars 10a anliegende Signal brIclk seinen Zustand von „logisch niedrig" auf "logisch hoch" wechselt (mit anderen Worten findet beim Signal clk50 immer dann ein Signal-Zustandswechsel statt, wenn eines der Signale rclk, rIclk, brclk oder brIclk eine positive Taktflanke aufweist).
  • Wie weiter aus 3 hervorgeht, wechselt – entsprechend umgekehrt – ein von der Frequenz-Wiederherstell-Schaltung 11 an einer Leitung 12b ausgegebenes Signal bclk50 dann seinen Zustand von „logisch hoch" auf „logisch niedrig", wenn das an der ersten Leitung des Leitungspaars 10b anliegende Signal rclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (bzw. das Signal brclk von „logisch hoch" auf „logisch niedrig"), und bereits dann wieder zurück auf „logisch hoch", wenn das an der ersten Leitung des Leitungspaars 10a anliegende Signal rIclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (bzw. das Signal brIclk von „logisch hoch" auf „logisch niedrig"). Des weiteren wechselt das von der Frequenz-Wiederherstell-Schaltung 11 an der Leitung 12b ausgegebene Signal bclk50 bereits dann wieder seinen Zustand von „logisch hoch" auf „logisch niedrig", wenn das an der zweiten Leitung des Leitungspaars 10b anliegende Signal brclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (bzw. das Signal rclk von „logisch hoch" auf „logisch niedrig"), und bereits dann wieder zurück auf „logisch hoch", wenn das an der zweiten Leitung des Leitungspaars 10a anliegende Signal brIclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (bzw. das Signal rIclk von „logisch hoch" auf „logisch niedrig") (mit anderen Worten findet beim Signal bclk50 immer dann ein Signal-Zustandswechsel statt, wenn eines der Signale rclk, rIclk, brclk oder brIclk eine positive Taktflanke aufweist (oder – alternativ – eine negative Taktflanke)).
  • In 5 ist eine Detaildarstellung der Frequenz-Wiederherstell-Schaltung 11 gezeigt.
  • Diese weist vier – für jedes der vier in die Frequenz-Wiederherstell-Schaltung 11 eingegebenen Signale – im wesentlichen identische, parallele Schaltungsabschnitte 301a, 301b, 301c, 301d auf.
  • Jeder Schaltungsabschnitt 301a, 301b, 301c, 301d weist jeweils eine Verzögerungseinrichtung 302a, 302b, 302c, 302d auf (die jeweils aus einer ungeraden Anzahl von Invertern bestehen), ein NAND-Gatter 303a, 303b, 303c, 303d, einen (zusätzlichen) Inverter 304a, 304b, 304c, 304d, und zwei – komplementär verschaltete – Transmission-Gates 305a, 305b, 305c, 305d bzw. 306a, 306b, 306c, 306d.
  • Wie aus 5 hervorgeht, werden die o.g. Signale rclk, rIclk, brclk oder brIclk jeweils direkt an einen ersten Eingang des jeweiligen NAND-Gatters 303a, 303b, 303c, 303d weitergeleitet, und zusätzlich – unter Zwischenschaltung der jeweiligen Verzögerungseinrichtung 302a, 302b, 302c, 302d – (d.h. auf eine um die durch die Verzögerungseinrichtung bewirkte Verzögerungszeit ΔT verzögerte Weise) an einen zweiten Eingang des jeweiligen NAND-Gatters 303a, 303b, 303c, 303d.
  • Ein am Ausgang des jeweiligen NAND-Gatters 303a, 303b, 303c, 303d ausgegebenes Signal rclk', rIclk', brclk' bzw. brIclk' wird also nur dann „logisch niedrig", wenn das am ersten Eingang des jeweiligen NAND-Gatters 303a, 303b, 303c, 303d anliegende Signal rclk, rIclk, brclk bzw. brIclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (und zwar nur für eine relativ kurze – der o.g. Verzögerungszeit ΔT entsprechende – Zeitdauer, weil nach der o.g. Verzögerungszeit ΔT das am zweiten Eingang des jeweiligen NAND-Gatters 303a, 303b, 303c, 303d anliegende Signal seinen Zustand von „logisch hoch" auf „logisch niedrig" wechselt). Mit anderen Worten wird durch das von dem jeweiligen NAND-Gatter 303a, 303b, 303c, 303d ausgegebene Signal rclk', rIclk', brclk' bzw. brIclk' angezeigt, dass das entsprechende Signal rclk, rIclk, brclk bzw. brIclk eine positive Taktflanke aufweist.
  • Wie aus 5 weiter hervorgeht, ist ein Eingang der Transmission-Gates 305a, 305b, 306c, 306d an die Versorgungsspannung (Power Supply Level VDLL) angeschlossen, und ein Eingang der Transmission-Gates 306a, 306b, 305c, 305d an die Masse (Ground Level VSSDL).
  • Die Ausgänge der Transmission-Gates 305a, 305b, 305c, 305d sind miteinander verbunden, und an einen Eingang eines Latches 307b angeschlossen, dessen Ausgang an die o.g. Leitung 12b angeschlossen ist.
  • Auf entsprechend ähnliche Weise sind auch die Ausgänge der Transmission-Gates 306a, 306b, 306c, 306d miteinander verbunden, und an einen Eingang eines Latches 307a angeschlossen, dessen Ausgang an die o.g. Leitung 12a angeschlossen ist.
  • Jedes Latch 307a, 307b kann z.B. einen ersten und zweiten Inverter aufweisen, wobei der Ausgang des ersten Inverters über den zweiten Inverter an den Eingang des ersten Inverters rückgekoppelt ist.
  • Bei jedem der vier Schaltungsabschnitte 301a, 301b, 301c, 301d wird das o.g. – vom jeweiligen NAND-Gatter 303a, 303b, 303c, 303d ausgegebene – Signal rclk', rIclk', brclk' bzw. brIclk' jeweils direkt an einen ersten Steuereingang der jeweiligen Transmission-Gates 305a, 306a bzw. 305b, 306b bzw. 305c, 306c bzw. 305d, 306d zugeführt, und – unter Zwischenschaltung des jeweiligen Inverters 304a, 304b, 304c, 304d – an einen zweiten, zum ersten Steuereingang der jeweiligen Transmission-Gates 305a, 306a bzw. 305b, 306b bzw. 305c, 306c bzw. 305d, 306d inversen Transmission-Gate-Steuereingang.
  • Immer dann, wenn eines der o.g. Signale rclk', rIclk', brclk' bzw. brIclk' – für kurze Zeit – „logisch niedrig" wird (d.h. das entsprechende Signal rclk, rIclk, brclk bzw. brIclk eine positive Taktflanke aufweist), werden die entsprechenden die Transmission-Gates, denen das jeweilige Signal rclk', rIclk', brclk' bzw. brIclk' zugeführt wird, entsprechend – für kurze Zeit – umgeschaltet (d.h. das vorher leitende Transmission-Gate sperrt, und das vorher sperrende Transmission-Gate leitet).
  • Das entsprechende, hierdurch erzeugte (positive oder negative) Puls-Signal (bDO), bzw. das hierzu inverse (negative oder positive) Puls-Signal (DO) wird an den Eingang des Latches 307a bzw. 307b weitergeleitet, sodaß das am Ausgang des jeweiligen Latches 307a, 307b ausgegebene Signal (clk50 bzw. bclk50) entsprechend umgeschaltet wird (d.h. seinen Zustand von „logisch hoch" auf „logisch niedrig", oder von „logisch niedrig" auf „logisch hoch" ändert).
  • Aufgrund der Wirkung des Latches 307a, 307b verbleibt das jeweilige Signal clk50, bclk50 dann so lange in dem dann erreichten Zustand, bis das nächste der Signale rclk', rIclk', brclk' bzw. brIclk' – für kurze Zeit – „logisch niedrig" wird (d.h. das entsprechende Signal rclk, rIclk, brclk bzw. brIclk eine positive Taktflanke aufweist).
  • Wie aus 3 hervorgeht, dauert bei dem Signal clk50 bzw. dem. Signal bclk50 – anders als bei dem Signal clk bzw. bclk – der „logisch niedrige" Zustand im wesentlichen gleich lang, wie der „logisch hohe" Zustand.
  • Mit Hilfe der Taktsignal-Ein-/Ausgabevorrichtung 1 können also aus – verzerrten – externen Taktsignalen clk, bclk weniger verzerrte bzw. im wesentlichen unverzerrte (Takt) Signale clk50 bzw. bclk50 gewonnen werden.
  • Das Signal clk50 und/oder das Signal bclk50 kann z.B. einer entsprechenden Taktsignal-Synchronisationseinrichtung, z.B. einer DLL-Schaltung (DLL = Delay-Locked-Loop) zugeführt werden, die aus dem clk50- bzw. bclk50-Signal ein entsprechendes – hiermit synchronisiertes – Taktsignal DQS bzw. BDQS erzeugt, welches bzw. welche zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten im Halbleiter-Bauelement verwendet wird bzw. werden.
  • In 2 ist eine. schematische Darstellung einer Taktsignal-Ein-/Ausgabevorrichtung 101 bzw. einer Taktsignal-Korrektur-Vorrichtung 101 gemäß einem weiteren Ausführungsbeispiel der Erfindung gezeigt.
  • Diese weist eine Frequenzteiler-Einrichtung 104 auf, eine Signal-Integrier-Einrichtung 106, vier – identisch bzw. im wesentlichen identisch aufgebaute – Signal-Vergleichs- bzw.
  • Signal-Receiver-Schaltungen 108a, 108b, 109a, 109b, und eine Frequenz-Wiederherstell-Schaltung 111.
  • Die Frequenz-Wiederherstell-Schaltung 111 kann z.B. entsprechend ähnlich oder identisch aufgebaut sein, wie die in 5 gezeigte Frequenz-Wiederherstell-Schaltung 111.
  • Die Taktsignal-Ein-/Ausgabevorrichtung 101 kann z.B. auf einem Halbleiter-Bauelement vorgesehen sein, insbesondere einem Speicherbauelementen wie einem – z.B. auf CMOS-Technologie beruhenden – DRAM (DRAM = Dynamic Random Access Memory bzw. dynamischer Schreib-Lese-Speicher), z.B. einem DDR-DRAM (DDR-DRAM = Double Data Rate – DRAM bzw. DRAM mit doppelter Datenrate).
  • Das entsprechende Halbleiter-Bauelement weist einen – externen – Anschluß 102a, auf (z.B. ein entsprechendes Pad bzw. einen entsprechenden Pin), an dem – zur zeitlichen Koordination der Verarbeitung bzw. Weiterschaltung der Daten im Halbleiter-Bauelement – von einem externen Taktsignal-Geber ein externes Taktsignal clk angelegt wird.
  • Des weiteren weist das Bauelement einen entsprechenden – weiteren, hier nicht dargestellten – externen Anschluß auf (z.B. ein entsprechendes weiteres Pad bzw. einen entsprechenden weiteren Pin), an dem – z.B. vom o.g. externen Taktsignal-Geber – ein weiteres externes Taktsignal bclk angelegt wird. Die Taktsignale clk, bclk können gegengleichinvers zueinander sein (d.h. es bei den Taktsignalen kann es sich um sog. „differentielle" Taktsignale clk, bclk handeln).
  • Intern im Bauelement können die Daten z.B, jeweils sowohl bei der ansteigenden Flanke des clk- als auch der ansteigenden Flanke des bclk-Taktsignals (bzw. sowohl der ansteigenden Flanke eines hieraus gewonnenen DQS- als auch der ansteigenden Flanke eines hieraus gewonnenen BDQS-Signals weitergeschaltet werden (bzw. – alternativ – z.B. bei jeweils den abfallenden Taktflanken der entsprechenden Signale)).
  • Wie in 2 gezeigt ist, wird das am Anschluß 102a des Halbleiter-Bauelements anliegende clk-Signal – ggf. unter Zwischenschaltung einer entsprechenden Receiver-Schaltung – über eine Leitung 103a einem Eingang der Frequenzteiler-Einrichtung 104 zugeführt.
  • Ein erster Ausgang der Frequenzteiler-Einrichtung 104 – an dem ein gegenüber der Frequenz f des Signals clk die halbe Frequenz f/2 aufweisendes Signal clk2 ausgegeben wird – ist über eine Leitung 105a an einen ersten Eingang der Signal-Integrier-Einrichtung 106 angeschlossen.
  • Durch die von der Frequenzteiler-Einrichtung 4 erzielte Frequenzteilung wird erreicht, dass – wie in 3 gezeigt ist – z.B. jeweils bei einer positiven Flanke des clk-Signals das Signal clk2 seinen Zustand wechselt (z.B. bei einer ersten positiven Flanke des clk-Signals von „logisch niedrig" auf „logisch hoch", und bei einer zweiten, darauffolgenden positiven Flanke des clk-Signals zurück von „logisch hoch" auf „logisch niedrig").
  • Ein zweiter Ausgang der Frequenzteiler-Einrichtung 104 (an dem ein gegenüber der Frequenz f des Signals clk die halbe Frequenz f/2 aufweisendes, zum Signal clk2 gegengleichinverses Signal bclk2 ausgegeben wird) ist über eine Leitung 105b an einen zweiten Eingang der Signal-Integrier-Einrichtung 106 angeschlossen.
  • Wie sich aus 2 ergibt, wird beim dort gezeigten Ausführungsbeispiel – anders als bei dem in 1 gezeigten Ausführungsbeispiel – das an der Leitung 105b ausgegebene Signal bclk2 nicht – direkt – aus einem am o.g. externen Halbleiter-Bauelement-Anschluß anliegenden bclk-Signal gewonnen, sondern – indirekt – aus dem zum bclk-Signal inversen clk-Signal.
  • Durch die von der Frequenzteiler-Einrichtung 104 erzielte Frequenzteilung wird erreicht, dass – wie in 3 gezeigt ist – z.B. jeweils bei einer positiven Flanke des clk-Signals das Signal bclk2 seinen Zustand wechselt (z.B. wechselt das Signal bclk2 bei einer ersten positiven Flanke des clk-Signals – umgekehrt wie das Signal clk2 – von „logisch hoch" auf „logisch niedrig", und bei einer zweiten, darauffolgenden positiven Flanke des clk-Signals – umgekehrt wie das Signal clk2 – zurück von „logisch niedrig" auf „logisch hoch").
  • Wie aus 2 weiter hervorgeht, ist ein erster Ausgang der Signal-Integrier-Einrichtung 106 – an dem ein z.B. durch entsprechende Integration aus dem Signal clk gewonnenes Signal I2 ausgegeben wird – über eine Leitung 107a, und eine mit dieser verbundenen Leitung 107c an einen (zweiten) Eingang der o.g. Signal-Vergleichs-Schaltung 108a angeschlossen.
  • Wie aus 2 weiter hervorgeht, ist der erste Ausgang der Signal-Integrier-Einrichtung 106 – zusätzlich – (über die o.g. Leitung 107a) an einen – zum o.g. zweiten Eingang der o.g. Signal-Vergleichs-Schaltung 108a inversen = ersten Eingang der o.g. Signal-Vergleichs-Schaltung 108b angeschlossen.
  • Des weiteren ist ein zweiter Ausgang der Signal-Integrier-Einrichtung 106 – an dem ein z.B. durch entsprechende Integration aus dem Signal bclk gewonnenes, invers zum Signal I2 verlaufendes Signal bI2 ausgegeben wird – über eine Leitung 107b, und eine mit dieser verbundenen Leitung 107d – an einen ersten Eingang der o.g. Signal-Vergleichs-Schaltung 108a angeschlossen.
  • Wie aus 2 weiter hervorgeht, ist der zweite Ausgang der Signal-Integrier-Einrichtung 106 – zusätzlich – (über die o.g. Leitung 107b) an einen zweiten Eingang der o.g. Signal-Vergleichs-Schaltung 108b angeschlossen.
  • Als Signal-Vergleichs- bzw. Signal-Receiver-Schaltungen 108a, 108b, 109a, 109b können im Prinzip beliebige Signal-Vergleichs- bzw. Signal-Receiver-Schaltungen verwendet werden, z.B. entsprechend ähnlich wie entsprechende herkömmliche Takt-Receiver-Schaltungen aufgebaute, z.B. vier kreuzgekoppelte Transistoren (z.B. einen ersten und einen zweiten p-Kanal-Feldeffekttransistor, sowie einen ersten und einen zweiten n-Kanal-Feldeffekttransistor) aufweisende Receiver-Schaltungen.
  • Die Source des ersten und zweiten n-Kanal-Feldeffekttransistors kann z.B. an eine (Gleich- bzw. Konstant-) Strom-Quelle angeschlossen sein, die z.B. mit dem Massepotential verbunden ist.
  • Des weiteren kann z.B. das Gate des ersten n-Kanal-Feldeffekttransistors mit dem o.g. (ersten) Eingang der jeweiligen Schaltung 108a, 108b, 109a, 109b verbunden sein, und das Gate des zweiten n-Kanal-Feldeffekttransistors mit dem o.g. (zweiten) Eingang der jeweiligen Schaltung 108a, 108b, 109a, 109b.
  • Der Drain des ersten n-Kanal-Feldeffekttransistors kann z.B. an das Gate des ersten und zweiten p-Kanal-Feldeffekttransistors angeschlossen sein, und an den Drain des ersten p-Kanal-Feldeffekttransistors, sowie an einen (ersten) Ausgang der jeweiligen Schaltung 108a, 108b, 109a, 109b (an dem – wie in 2 dargestellt – bei den Schaltungen 108a, 108b, 109a, 109bz.B. ein Signal brIclk, rIclk, rclk bzw. brclk abgegriffen werden kann (die entsprechenden, am jeweiligen zweiten Ausgang der Schaltungen 108a bzw. 109b ausgegebenen Signale werden beim vorliegenden Ausführungsbeispiel nicht verwendet)).
  • Auf entsprechende Weise kann der Drain des zweiten n-Kanal-Feldeffekttransistors z.B. an den Drain des zweiten p-Kanal-Feldeffekttransistors angeschlossen sein, sowie an den (zweiten) Ausgang der jeweiligen Schaltung 108a, 108b, 109a, 109b (der beim vorliegenden Ausführungsbeispiel nicht verwendet wird)).
  • Die Sourcen des ersten und zweiten p-Kanal-Feldeffekttransistors können z.B. jeweils an die Versorgungsspannung angeschlossen sein.
  • Der erste Ausgang der Signal-Vergleichs-Schaltung 108a ist – über eine Leitung 110a – an die o.g. Frequenz-Wiederherstell-Schaltung 111 angeschlossen.
  • Auf entsprechende Weise ist auch der o.g. erste Ausgang der Signal-Vergleichs-Schaltung 108b über eine Leitung 110b an die o.g. Frequenz-Wiederherstell-Schaltung 111 angeschlossen.
  • Wie aus 2 weiter hervorgeht, wird das o.g. – gegenüber der Frequenz f des Signals clk die halbe Frequenz f/2 aufweisende Signal clk2 – außer über die Leitung 105a an den ersten Eingang der Signal-Integrier-Einrichtung 106 zusätzlich noch über eine an die Leitung 105a angeschlossene Leitung 105c an einen ersten Eingang der o.g. Signal-Vergleichs-Schaltung 109a zugeführt, und – über eine mit der Leitung 105c verbundene Leitung 105e – an einen zweiten Eingang der o.g. Signal-Vergleichs-Schaltung 109b.
  • Des weiteren wird das o.g. – gegenüber der Frequenz f des Signals bclk die halbe Frequenz f/2 aufweisende Signal bclk2 – außer über die Leitung 105b an den zweiten Eingang der Signal-Integrier-Einrichtung 6 zusätzlich noch über eine an die Leitung 105b angeschlossene Leitung 105d an einen zweiten Eingang der o.g. Signal-Vergleichs-Schaltung 109a zugeführt, und – über eine mit der Leitung 105d verbundene Leitung 105f – einen ersten Eingang der o.g. Signal-Vergleichs-Schaltung 109b.
  • Ein erster Ausgang der Signal-Vergleichs-Schaltung 109a ist – über eine Leitung 110c – an die o.g. Frequenz-Wiederherstell-Schaltung 111 angeschlossen.
  • Auf entsprechende Weise ist auch ein erster Ausgang der Signal-Vergleichs-Schaltung 109b über eine Leitung 110d an die o.g. Frequenz-Wiederherstell-Schaltung 111 angeschlossen.
  • Wie in 3 veranschaulicht ist, und wie bereits oben erwähnt wurde, werden die an der Leitung 105a bzw. 105b anliegenden Signale clk2 bzw. bclk2 von der Signal-Integrier-Einrichtung 106 integriert.
  • Der Pegel des an der Leitung 107a von der Signal-Integrier-Einrichtung 106 ausgegebenen Signals I2 steigt deshalb – ab dem Zeitpunkt, bei dem beim Signal clk2 eine negative Flanke auftritt – linear-rampenförmig immer weiter an, bis zu einem Zeitpunkt, bei dem beim Signal clk2 eine positive Flanke auftritt, was dazu führt, dass – bis zur nächsten negativen Flanke des clk2-Signals – der Pegel des an der Leitung 107a von der Signal-Integrier-Einrichtung 106 ausgegebenen Signals I2 linear-rampenförmig immer weiter abfällt.
  • Entsprechend invers fällt der Pegel des an der Leitung 107b von der Signal-Integrier-Einrichtung 106 ausgegebenen Signals bI2 – ab dem Zeitpunkt, bei dem beim Signal clk2 eine negative (bzw. beim Signal bclk2 eine positive) Flanke auftritt – linear-rampenförmig immer weiter ab, bis zu einem Zeitpunkt, bei dem beim Signal clk2 eine positive (bzw. beim Signal bclk2 eine negative) Flanke auftritt, was dazu führt, dass – bis zur nächsten negativen Flanke des clk2-Signals – der Pegel des an der Leitung 107b von der Signal-Integrier-Einrichtung 106 ausgegebenen Signals bI2 linear-rampenförmig immer weiter ansteigt.
  • Wie weiter aus 3 hervorgeht, wechselt ein von der Frequenz-Wiederherstell-Schaltung 111 an einer Leitung 112a ausgegebenes Signal clk50 dann seinen Zustand von „logisch niedrig" auf „logisch hoch", wenn das an der Leitung 110c anliegende Signal rclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt, und bereits dann wieder zurück auf „logisch niedrig", wenn das an der Leitung 110b anliegende Signal rIclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt. Des weiteren wechselt das von der Frequenz-Wiederherstell-Schaltung 111 an der Leitung 112a ausgegebene Signal clk50 bereits dann wieder seinen Zustand von „logisch niedrig" auf „logisch hoch", wenn das an der Leitung 110d anliegende Signal brclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt, und bereits dann wieder zurück auf „logisch niedrig", wenn das an der Leitung 110a anliegende Signal brIclk seinen Zustand von „logisch niedrig" auf „logisch hoch" wechselt (mit anderen Worten findet beim Signal clk50 immer dann ein Signal-Zustandswechsel statt, wenn eines der Signale rclk, rIclk, brclk oder brIclk eine positive Taktflanke aufweist).
  • Für das von der Frequenz-Wiederherstell-Schaltung 111 an einer Leitung 112b ausgegebene Signal bclk50 gilt das entsprechend umgekehrte, wie oben für das Signal clk50 erläutert.
  • Die Funktionsweise der in 2 gezeigten Taktsignal-Ein-/Ausgabevorrichtung 101 entspricht somit im wesentlichen der Funktionsweise der in 1 gezeigten Taktsignal-Ein-/Ausgabevorrichtung 1, außer dass die Signale brIclk und rIclk, bzw. rclk und brclk jeweils von zwei verschiedenen, statt jeweils von ein- und derselben Signal-Vergleichs- bzw. Receiver-Schaltung 108a, 108b, 109a, 109b erzeugt werden, wobei sämtliche positive Flanken der – hier verwendeten – Ausgangs-Signale brIclk und rIclk, bzw. rclk und brclk der Receiver-Schaltungen 108a, 108b, 109a, 109b jeweils ausschließlich von entsprechenden positiven Flanken der entsprechenden die Receiver-Schaltungen 108a, 108b, 109a, 109b steuernden Signale (I2 und bI2 bzw. clk2 und bclk2) getriggert werden (und nicht etwa entweder von positiven, oder von negativen Flanken der Steuer-Signale I2 und bI2 bzw. clk2 und bclk2).
  • Hierdurch kann verhindert werden, dass durch bei positiven und negativen Flanken der Steuer-Signale I2 und bI2 bzw. clk2 und bclk2 ggf. unterschiedliche Signal-Laufzeiten durch die Receiver-Schaltungen 108a, 108b, 109a, 109b Verzerrungen bei den von der Frequenz-Wiederherstell-Schaltung 111 ausgegebenen Signalen clk50, bclk50 hervorgerufen werden.
  • Wie aus 4 hervorgeht, können mehrere den in 1 und/oder 2 gezeigten Taktsignal-Ein-/Ausgabevorrichtungen 1, 101 entsprechende Taktsignal-Ein-/Ausgabevorrichtungen 1, 101 hintereinandergeschaltet werden (z.B. zwei oder drei, etc. Taktsignal-Ein-/Ausgabevorrichtungen 1, 101).
  • Die von einer ersten Taktsignal-Ein-/Ausgabevorrichtungen 1, 101 ausgegebenen Signale clk50, bclk50 werden hierbei als Eingangs-Signale für eine zweite, hinter die erste Taktsignal-Ein-/Ausgabevorrichtung 1, 101 geschaltete Taktsignal-Ein-/Ausgabevorrichtung 1, 101 verwendet, so dass in den Signalen clk50, bclk50 ggf. noch enthaltene Verzerrungen von der – zweiten – Taktsignal-Ein-/Ausgabevorrichtung 1, 101 noch weiter reduziert werden können.
    • 1
    Taktsignal-Ein-/Ausgabevorrichtung
    2a
    Anschluß
    2b
    Anschluß
    3a
    Leitung
    3b
    Leitung
    4
    Frequenzteiler-Einrichtung
    5a
    Leitung
    5b
    Leitung
    5c
    Leitung
    5d
    Leitung
    6
    Signal-Integrier-Einrichtung
    7a
    Leitung
    7b
    Leitung
    8
    Signal-Vergleichs-Schaltung
    9
    Signal-Vergleichs-Schaltung
    10a
    Leitungspaar
    10b
    Leitungspaar
    11
    Frequenz-Wiederherstell-Schaltung
    12a
    Leitung
    12b
    Leitung
    101
    Taktsignal-Ein-/Ausgabevorrichtung
    102a
    Anschluß
    103a
    Leitung
    104
    Frequenzteiler-Einrichtung
    105a
    Leitung
    105b
    Leitung
    105c
    Leitung
    105d
    Leitung
    105e
    Leitung
    105
    Leitung
    106
    Signal-Integrier-Einrichtung
    107a
    Leitung
    107b
    Leitung
    107c
    Leitung
    107d
    Leitung
    108a
    Signal-Vergleichs-Schaltung
    108b
    Signal-Vergleichs-Schaltung
    109a
    Signal-Vergleichs-Schaltung
    109b
    Signal-Vergleichs-Schaltung
    110a
    Leitung
    110b
    Leitung
    110c
    Leitung
    110d
    Leitung
    111
    Frequenz-Wiederherstell-Schaltung
    112a
    Leitung
    112b
    Leitung
    201
    Taktsignal-Ein-/Ausgabe-System
    301a
    Schaltungsabschnitt
    301b
    Schaltungsabschnitt
    301c
    Schaltungsabschnitt
    301d
    Schaltungsabschnitt
    302a
    Verzögerungseinrichtung
    302b
    Verzögerungseinrichtung
    302c
    Verzögerungseinrichtung
    302d
    Verzögerungseinrichtung
    303a
    NAND-Gatter
    303b
    NAND-Gatter
    303c
    NAND-Gatter
    303d
    NAND-Gatter
    304a
    Inverter
    304b
    Inverter
    304c
    Inverter
    304d
    Inverter
    305a
    Transmission-Gate
    305b
    Transmission-Gate
    305c
    Transmission-Gate
    305d
    Transmission-Gate
    306a
    Transmission-Gate
    306b
    Transmission-Gate
    306c
    Transmission-Gate
    306d
    Transmission-Gate
    307a
    Latch
    307b
    Latch

Claims (8)

  1. Taktsignal-Ein-/Ausgabevorrichtung (1, 101), in die ein Taktsignal (CLK) oder ein hieraus gewonnenes Signal eingegeben, und an eine Frequenzteiler-Einrichtung (4, 104) weitergeleitet wird, wobei ein von der Frequenzteiler-Einrichtung (4, 104) ausgegebenes, oder ein hieraus gewonnenes Signal (clk2) an eine Signal-Integrier-Einrichtung (6, 106) weitergeleitet wird, und wobei ein von der Signal-Integrier-Einrichtung (6, 106) ausgegebenes, oder ein hieraus gewonnenes Signal (I2) an eine erste Signal-Vergleichs-Schaltung (8, 108b) weitergeleitet wird, wobei das von der Frequenzteiler-Einrichtung (4, 104) ausgegebene, oder das hieraus gewonnene Signal (clk2) zusätzlich an eine zweite Signal-Vergleichs-Schaltung (9, 109a) weitergeleitet wird, und wobei die Taktsignal-Ein-/Ausgabevorrichtung (1) zusätzlich eine Signal-Ausgabe-Schaltung (11, 111) aufweist zum Ausgeben eines Takt-Ausgabe-Signals (clk50) in Abhängigkeit von einem von der ersten Signal-Vergleichs-Schaltung (8, 108) ausgegebenen, oder hieraus gewonnenen Signal (rIclk), und von einem von der zweiten Signal-Vergleichs-Schaltung (9, 109a) ausgegebenen, oder hieraus gewonnenen Signal (rclk), wobei eine in eine erste Richtung gehende Signalflanke des Takt-Ausgabe-Signals (clk50) durch eine Signalflanke des von der zweiten Signal-Vergleichs-Schaltung (9, 109a) ausgegebenen, oder hieraus gewonnenen Signals (rclk), und eine in eine zweite, der ersten Richtung entgegengesetzte Richtung gehende Signalflanke des Takt-Ausgabe-Signals (clk50) durch eine Signalflanke des von der ersten Signal-Vergleichs-Schaltung (8, 108) ausgegebenen, oder hieraus gewonnenen Signals (rIclk) getriggert wird.
  2. Taktsignal-Ein-/Ausgabevorrichtung (1) nach Anspruch 1, bei welcher das von der Signal-Ausgabe-Schaltung (11) ausgegebene Takt-Ausgabe-Signal (clk50) zusätzlich abhängt von einem weiteren von der ersten Signal-Vergleichs-Schaltung (8) ausgegebenen, oder hieraus gewonnenen Signal (brIclk), und von einem weiteren von der zweiten Signal-Vergleichs-Schaltung (9) ausgegebenen, oder hieraus gewonnenen Signal (brclk).
  3. Taktsignal-Ein-/Ausgabevorrichtung (101) nach Anspruch 1, bei welcher das von der Signal-Ausgabe-Schaltung (111) ausgegebene Takt-Ausgabe-Signal (clk50) zusätzlich abhängt von einem von einer dritten Signal-Vergleichs-Schaltung (108a) ausgegebenen, oder hieraus gewonnenen Signal (brIclk), und von einem von einer vierten Signal-Vergleichs-Schaltung (109b) ausgegebenen, oder hieraus gewonnenen Signal (brclk).
  4. Taktsignal-Ein-/Ausgabevorrichtung (1) nach einem der vorhergehenden Ansprüche, bei welcher eine oder mehrere der Signal-Vergleichs-Schaltungen (8, 9, 108b, 109a) Receiver-Schaltungen sind.
  5. Taktsignal-Ein-/Ausgabevorrichtung (1) nach Anspruch 4, bei welcher die eine oder die mehreren Receiver-Schaltungen (8, 9, 108b, 109a) kreuzgekoppelte Transistoren aufweisen.
  6. Taktsignal-Ein-/Ausgabevorrichtung (1) nach einem der vorhergehenden Ansprüche, bei welcher das von der Signal-Ausgabe-Schaltung (11, 111) ausgegebene Takt-Ausgabe-Signal (clk50) seinen Zustand bei einer positiven Flanke des von der zweiten Signal-Vergleichs-Schaltung (9, 109a) ausgegebenen, oder des hieraus gewonnenen Signals (rclk) von „logisch niedrig" auf „logisch hoch" ändert, oder umgekehrt von „logisch hoch" auf „logisch niedrig", und bei einer darauffolgenden positiven Flanke des von der ersten Signal-Vergleichs-Schaltung (8, 108b) ausgegebenen, oder des hieraus gewonnenen Signals (rIclk) zurück auf „logisch niedrig" oder „logisch hoch".
  7. Taktsignal-Ein-/Ausgabevorrichtung (1) nach einem der Ansprüche 1 bis 5, bei welcher das von der Signal-Ausgabe-Schaltung (11, 111) ausgegebene Takt-Ausgabe-Signal (clk50) seinen Zustand bei einer negativen Flanke des von der zweiten Signal-Vergleichs-Schaltung (9, 109a) ausgegebenen, oder des hieraus gewonnenen Signals (rclk) von „logisch niedrig" auf „logisch hoch" ändert, oder umgekehrt von „logisch hoch" auf „logisch niedrig", und bei einer darauffolgenden negativen Flanke des von der ersten Signal-Vergleichs-Schaltung (8, 108b) ausgegebenen, oder des hieraus gewonnenen Signals (rIclk) zurück auf „logisch niedrig" oder „logisch hoch".
  8. Taktsignal-Korrektur-Verfahren, welches die Schritte aufweist: – Teilen der Frequenz eines Taktsignals (CLK), oder eines hieraus gewonnenen Signals, so dass ein Signal (clk2) mit einer gegenüber der Frequenz des Taktsignals (CLK) niedrigeren Frequenz erhalten wird; – Integrieren des Signals (clk2) mit der niedrigeren Frequenz, so dass ein Integrations-Signal (I2) erhalten wird; – Vergleichen des Signals (clk2) mit der niedrigeren Frequenz mit einem hierzu inversen Signal (bclk2), so dass ein erstes Vergleichs-Signal (rclk) erhalten wird; – Vergleichen des Integrations-Signals (I2) mit einem hierzu inversen Signal (bI2), so dass ein zweites Vergleichs-Signal (rIclk) erhalten wird; und – Ausgeben eines Takt-Ausgabe-Signals (clk50), wobei eine in eine erste Richtung gehende Signalflanke des Takt-Ausgabe-Signals (clk50) durch eine Signalflanke des ersten Vergleichs-Signals (rclk), und eine in eine zweite, der ersten Richtung entgegengesetzte Richtung gehende Signalflanke des Takt-Ausgabe-Signals (clk50) durch eine Signalflanke des zweiten Vergleichs-Signals (rIclk) getriggert wird.
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