JP2007504730A - クロック信号の補正に適したクロック信号入出力装置 - Google Patents
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Abstract
Description
図1は、本発明の一実施形態に係るクロック信号入出力装置の概略図である。
2a 端子
2b 端子
3a 配線
3b 配線
4 分周器
5a 配線
5b 配線
5c 配線
5d 配線
6 信号積分器
7a 配線
7b 配線
8 信号比較回路
9 信号比較回路
10a 配線対
10b 一対の配線
11 周波数変換回路
12a 配線
12b 配線
101 クロック信号入出力装置
102a 端子
103a 配線
104 分周器
105a 配線
105b 配線
105c 配線
105d 配線
105e 配線
105f 配線
106 信号積分器
107a 配線
107b 配線
107c 配線
107d 配線
108a 信号比較回路
108b 信号比較回路
109a 信号比較回路
109b 信号比較回路
110a 配線
110b 配線
110c 配線
110d 配線
111 周波数変換回路
112a 配線
112b 配線
201 クロック信号入力/出力システム
301a 回路部分
301b 回路部分
301c 回路部分
301d 回路部分
302a 遅延装置
302b 遅延装置
302c 遅延装置
302d 遅延装置
303a NANDゲート
303b NANDゲート
303c NANDゲート
303d NANDゲート
304a インバータ
304b インバータ
304c インバータ
304d インバータ
305a トランスミッションゲート
305b トランスミッションゲート
305c トランスミッションゲート
305d トランスミッションゲート
306a トランスミッションゲート
306b トランスミッションゲート
306c トランスミッションゲート
306d トランスミッションゲート
307a ラッチ
307b ラッチ
Claims (10)
- クロック信号(CLK)または該クロック信号から得られた信号が入力されて分周器(4、104)に伝送されるクロック信号入出力装置(1、101)であって、
上記分周器(4、104)から出力された、または、該分周器から得られた信号(clk2)は、信号積分器(6、106)に伝送され、該信号積分器(6、106)から出力され、または、該装置から得られた信号(I2)は、第1信号比較回路(8、108b)に伝送され、上記分周器(4、104)から出力された、または、該分周器から得られた信号(clk2)は、さらに、第2信号比較回路(9、109a)に伝送され、クロック信号入出力装置(1)は、さらに、第1信号比較回路(8、108)から出力された、または、該回路から得られた信号(rIclk)に応じて、および、第2信号比較回路(9、109a)から出力された、または、該回路から得られた信号(rclk)に応じて、クロック出力信号(clk50)を出力するための、信号出力回路(11、111)を備えている、クロック信号入出力装置(1、101)。 - 上記信号出力回路(11)から出力されたクロック出力信号(clk50)が、第1信号比較回路(8)から出力された、または、該回路から得られた他の信号(brIclk)と、第2信号比較回路(9)から出力された、または、該回路から得られた他の信号(brclk)とにさらに依存している、請求項1に記載のクロック信号入出力装置(1)。
- 上記信号出力回路(111)から出力されたクロック出力信号(clk50)が、第3信号比較回路(108a)から出力された、または、該回路から得られた信号(brIclk)と、第4信号比較回路(109b)から出力された、または、該回路から得られた信号(brclk)とに依存している、請求項1に記載のクロック信号入出力装置(1)。
- 上記信号比較回路(8、9、108b、109a)のうちの1つまたは複数が受信器回路である、請求項1〜3のいずれか1項に記載のクロック信号入出力装置(1)。
- 上記1つまたは複数の受信器回路(8、9、108b、109a)が、交差結合された複数のトランジスタを備えている、請求項4に記載のクロック信号入出力装置(1)。
- 上記信号出力回路(11、111)から出力されたクロック出力信号(clk50)の状態は、第2信号比較回路(9、109a)から出力された、または、該回路から得られた信号(rclk)が正のエッジに入ると、「論理ロー」から「論理ハイ」へと変わるか、または、「論理ハイ」から「論理ロー」へと変わり、第1信号比較回路(8、108b)から出力された、または、該回路から得られた信号(rIclk)が、続く正のエッジに入ると、「論理ロー」に戻り、または「論理ハイ」に戻る、請求項1〜5のいずれか1項に記載のクロック信号入出力装置(1)。
- 上記信号出力回路(11、111)から出力されたクロック出力信号(clk50)の状態が、第2信号比較回路(9、109a)から出力された、または、該回路から得られた信号(rclk)が負のエッジに入ると、「論理ロー」から「論理ハイ」へと変わるか、または、「論理ハイ」から「論理ロー」へと変わり、第1信号比較回路(8、108b)から出力された、または、該回路から得られた信号(rIclk)が、続く負のエッジに入ると、「論理ロー」に戻り、または「論理ハイ」に戻る、請求項1〜5のいずれか1項に記載のクロック信号入出力装置(1)。
- クロック信号(CLK)または該信号から得られた信号の周波数を分割することにより、クロック信号(CLK)の周波数よりも低い周波数を有する信号(clk2)が得られる工程と、
上記低い周波数を有する信号(clk2)を積分することにより、積分信号(I2)が得られる工程と、
上記低い周波数を有する信号(clk2)と、該信号に対して反転した信号(bclk2)とを比較する工程と、
上記積分信号(I2)と、該信号に対して反転した信号(bI2)とを比較する工程とを有する、クロック信号補正方法。 - クロック信号(CLK)または該信号から得られた信号が入力され、分周器(4、104)に伝送される、クロック信号入出力装置(1、101)であって、
上記分周器(4、104)から出力された、または、該分周器から得られた信号(clk2)が信号積分器(6、106)に伝送され、
上記信号積分器(6、106)から出力された、または、該装置から得られた信号(I2)が、第1信号比較回路(8、108b)に伝送され、
上記分周器(4、104)から出力された、または、該分周器から得られた信号(clk2)が、さらに、第2信号比較回路(9、109a)に伝送され、
上記クロック信号入出力装置(1)が、第1信号比較回路(8、108b)から出力されまたは該回路から得られた信号(rIclk)に応じて、および、第2信号比較回路(9、109a)から出力されまたは該回路から得られた信号(rclk)に応じて、クロック出力信号(clk50)を出力するためのさらに1つの信号出力回路(11、111)を備え、
第1方向に延びるクロック出力信号(clk50)の信号エッジが、第2信号比較回路(9、109a)から出力された、または、該回路から得られた信号(rclk)によってトリガされ、上記第1方向とは逆の第2方向に延びるクロック出力信号(clk50)の信号エッジが、第1信号比較回路(8、108b)から出力された、または、該回路から得られた信号(rIclk)によってトリガされる、クロック信号入出力装置(1、101)。 - クロック信号(CLK)または該信号から得られた信号の周波数を分割することにより、クロック信号(CLK)の周波数よりも低い周波数を有する信号(clk2)が得られる工程と、
上記低い周波数を有する信号(clk2)を積分することにより、積分信号(I2)が得られる工程と、
上記低い周波数を有する信号(clk2)と、該信号に対して反転した信号(bclk2)とを比較することにより、第1比較信号(rclk)が得られる工程と、
上記積分信号(I2)と、該信号に対して反転した信号(bI2)とを比較することにより、第2比較信号(rIclk)が得られる工程と、
クロック出力信号(clk50)を出力する工程とを有し、
第1方向に延びるクロック出力信号(clk50)の信号エッジが、第1比較信号(rclk)の信号エッジによってトリガされ、第1方向とは逆の第2方向に延びるクロック出力信号(clk50)の信号エッジが、第2比較信号(rIclk)の信号エッジによりトリガされる、クロック信号補正方法。
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