KR20020002540A - 리드 동작 시에 지연고정루프의 록킹 위치를 고정시키는쉬프트활성화신호 발생 장치를 갖는 지연고정루프 - Google Patents

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Abstract

본 발명은 반도체메모리 장치의 지연고정루프클럭 쉬프터를 제어하는 쉬프트활성화신호 발생 장치에 관한 것으로 리드 동작 시에 데이터가 출력되는 동안 전원전압 전위의 불안정과는 상관없이 일정한 록킹(Locking) 위치를 유지하게 하는 쉬프트활성화신호 발생 장치를 제공하는데 그 목적이 있다. 이를 위하여 본 발명은 외부클럭을 입력받는 외부클럭수신부와, 지연고정루프의 최종 출력 클럭을 입력받아 지연량을 모델링하기 위한 딜레이모니터와, 상기 외부클럭수신부의 입력된 클럭과 상기 딜레이모니터로부터 피드백된 신호와의 위상을 비교하여 클럭의 위상 차이를 검출하기 위한 위상검출기와, 상기 위상 검출기로부터 활성화신호를 입력받아 쉬프트레지스터를 활성화시키기 위한 쉬프트활성화신호 발생기와, 상기 쉬프트활성화신호 발생기로부터 쉬프트활성화신호를 입력받아 딜레이의 양을 제어하기 위한 지연고정루프클럭 쉬프터와, 상기 지연고정루프클럭 쉬프터의 제어를 받아 입력되는 클럭의 지연량을 조절하기 위한 딜레이부와, 최종 클럭 신호를 출력하기 위한 출력부를 구비하는 반도체메모리 장치의 지연고정루프에 있어서, 상기 쉬프트활성화신호발생기는, 칩 내부의 데이터가 패드를 통하여 출력될 때 비활성화되는 것을 특징으로 한다.

Description

리드 동작 시에 지연고정루프의 록킹 위치를 고정시키는 쉬프트활성화신호 발생 장치를 갖는 지연고정루프{Delay locked loop having shift enable signal generator locked locking point of Delay Locked Loop in read operation}
본 발명은 반도체메모리 장치에 관한 것으로, 특히 리드(Read) 동작시에 지연고정루프의 록킹(Locking) 위치를 고정시키는 쉬프트활성화신호 발생 장치에 관한 것이다.
일반적으로, DRAM이 점 점 고속화되어 감에 따라, DDR(Double Data Rate) DRAM에서는 외부의 클럭을 내부에서 사용하는 클럭에 타이밍 딜레이가 없이 동일하게 동기되도록 하기 위하여 지연고정루프(Delay Locked Loop)를 사용한다.
이러한 지연고정루프가 도1에 도시되어 있는바, 도면을 참조하면 지연고정루프는 외부클럭을 입력받는 외부클럭수신부(10)와, 지연고정루프의 최종 출력 클럭을 입력받아 지연량을 모델링하기 위한 딜레이모니터(20)와, 상기 외부클럭수신부의 입력된 클럭과 상기 딜레이모니터로부터 피드백된 신호와의 위상을 비교하여 클럭의 위상 차이를 검출하기 위한 위상검출기(30)와, 상기 위상 검출기로부터 활성화신호를 입력받아 쉬프트레지스터를 활성화시키기 위한 쉬프트활성화신호 발생기(40)와, 상기 쉬프트활성화신호 발생기로부터 쉬프트활성화신호를 입력받아 딜레이의 양을 제어하기 위한 지연고정루프클럭 쉬프터(50)와, 상기 지연고정루프클럭 쉬프터의 제어를 받아 입력되는 클럭의 지연량을 조절하기 위한 딜레이부(60)와, 최종 클럭 신호를 출력하기 위한 출력부(70)로 구성되어 있다.
도2은 종래기술의 쉬프트활성화신호 발생기(40)의 상세한 회로도이다.
도2을 참조하면, 종래기술의 쉬프트활성화신호 발생기는 지연고정루프클럭(dllclk)과 활성화신호(shift_ac)를 입력받는 제1난드게이트(100)와, 상기 제1난드게이트(100)의 출력을 입력받아 지연시키는 지연부(110)와, 상기 지연부(110)의 출력신호(dllclkb_delay)와 위상검출기로부터 출력된 비교클럭신호(comp_clk)를 입력받는 제2난드게이트(120)와, 상기 제2난드게이트(120)의 출력을 입력받아 쉬프트활성화신호(shift_en)를 출력하는 인버터(130)를 구비한다.
상기 쉬프트활성화신호(shift_en)는 지연고정루프 클럭을 오른쪽이나 왼쪽으로 쉬프트할 것인지 아니면 그대로 유지할 것인지를 결정하는 지연고정루프클럭 쉬프터(140)로 입력되어 상기 지연고정루프클럭 쉬프터(140)를 활성화시킨다.
도3는 상기 쉬프트활성화신호 발생기의 동작을 나타내는 타이밍도이다.
도3를 참조하여 동작을 살펴보면, 상기 활성화신호(shift_ac)가 논리 하이일 때 상기 지연고정푸프클럭(dllclk)을 입력받는 상기 제1난드게이트(100)가 동작하여 상기 지연고정루프클럭(dllclk)과 위상이 반대이고 지연부(110)에 의한 딜레이를 가지는 지연고정루프클럭딜레이신호(dllclkb_delay)가 생성되는데, 상기 지연고정루프클럭딜레이신호(dllclkb_delay)가 상기 쉬프트활성화신호(shift_en)를 인에이블시킨다.
한편, 상기 활성화신호(shift_ac)가 논리 로우로 있을 때는 상기 제2난드게이트(120)의 일측 입력이 논리 하이로 되어 타측 입력인 상기 비교클럭신호(comp_clk)를 입력받는데, 상기 비교클럭신호(comp_clk)가 상기 쉬프트활성화신호(shift_en)를 인에이블시킨다. 상기 비교클럭신호(comp_clk)는 클럭의 4 주기마다 한번씩 토글링(toggling)하는 펄스 신호이다.
상기 활성화신호(shift_ac)가 논리 하이일 때는 매 클럭마다 한번씩 상기 쉬프트활성화신호(shift_en)가 논리 로우에서 논리 하이로 천이하게 되어 상기 지연고정루프클럭 쉬프터(140)를 클럭의 주기와 동일한 횟수로 동작시킨다. 반면에 상기 활성화신호(shift_ac)가 논리 로우가 되면 상기 쉬프트활성화신호(shift_en)는 상기 비교클럭신호(comp_clk)와 같은 주기로 동작하게 되어 클럭의 4 주기에 한 번씩 논리 로우에서 논리 하이로 천이하게 되므로 클럭의 4 주기에 한 번씩 상기 지연고정루프클럭 쉬프터(140)를 동작시키게 된다.
상기 지연고정루프클럭 쉬프터는 상기 쉬프트활성화신호를 입력받아 지연고정루프의 딜레이부를 제어하게 되는데, 이렇게 제어를 받아 딜레이부에서는 지연량이 조절되어 외부클럭에 동기된 지연고정루프 클럭이 출력되게 된다.
그런데, 디램(DRAM)의 리드(Read) 동작시에 구동되는 데이터 출력 버퍼는 풀-업/풀-다운 드라이버의 사이즈가 크기 때문에 많은 전류를 소모하게 되는데, 이 때 파워라인에 노이즈를 유발시켜 전원 전압의 전위를 불안정하게 한다.
이로 인해, 지연고정루프가 외부 클럭과 동기되는 시점인 록킹(Locking)의 위치가 계속 변하게 되어 상기 쉬프트활성화신호(shift_en)가 논리 하이로 천이할 때마다 계속해서 상기 지연고정루프클럭 쉬프터(140)를 동작시켜 상기 지연고정루프 클럭을 좌우로 쉬프트시키게 된다.
그러므로 리드(Read) 동작시에 데이터 출력 버퍼가 구동할 때 출력 데이터의 AC 파라미터 중 tAA(데이터 억세스 타임)와 같은 파라미터에 영향을 미치게 되어 전체적인 디램(DRAM) 동작이 오동작을 일으킬 수 있는 문제점이 발생한다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 안출된 것으로써, 리드 동작 시에 데이터가 출력되는 동안 전원전압 전위의 불안정과는 상관없이 일정한 록킹(Locking) 위치를 유지하게 하는 지연고정루프를 제공하는데 그 목적이 있다.
도1은 지연고정루프의 블럭도,
도2은 종래기술의 쉬프트활성화신호 발생기의 상세한 회로도,
도3는 종래기술의 쉬프트활성화신호 발생기의 동작을 나타내는 타이밍도,
도4은 본 발명의 쉬프트활성화신호 발생기의 상세한 회로도,
도5는 본 발명의 쉬프트활성화신호 발생기의 동작을 나타내는 타이밍도,
도6는 데이터를 출력시키는 데이터 출력 장치의 블럭도.
* 도면의 주요 부분에 대한 부호의 설명 *
310 : 지연부 320 : 리드바신호 발생기
350 : 지연고정루프클럭 쉬프터
상기 목적을 달성하기 위하여 본 발명의 지연고정루프는 외부클럭을 입력받는 외부클럭수신부와, 지연고정루프의 최종 출력 클럭을 입력받아 지연량을 모델링하기 위한 딜레이모니터와, 상기 외부클럭수신부의 입력된 클럭과 상기 딜레이모니터로부터 피드백된 신호와의 위상을 비교하여 클럭의 위상 차이를 검출하기 위한 위상검출기와, 상기 위상 검출기로부터 활성화신호를 입력받아 쉬프트레지스터를 활성화시키기 위한 쉬프트활성화신호 발생기와, 상기 쉬프트활성화신호 발생기로부터 쉬프트활성화신호를 입력받아 딜레이의 양을 제어하기 위한 지연고정루프클럭 쉬프터와, 상기 지연고정루프클럭 쉬프터의 제어를 받아 입력되는 클럭의 지연량을 조절하기 위한 딜레이부와, 최종 클럭 신호를 출력하기 위한 출력부를 구비하는 반도체메모리 장치의 지연고정루프에 있어서, 상기 쉬프트활성화신호발생기는, 칩 내부의 데이터가 패드를 통하여 출력될 때 비활성화되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도4은 본 발명의 쉬프트활성화신호 발생기의 상세한 회로도이다.
도4을 참조하면, 본 발명의 쉬프트활성화신호 발생기는 지연고정루프클럭(dllclk)과 활성화신호(shift_ac)를 입력받는 제1난드게이트(300)와, 상기 제1난드게이트(300)의 출력을 입력받아 지연시키는 지연부(310)와, 클럭의 상승 에지에 맞추어 데이터를 출력시키기 위한 상승파이프출력신호(rpoutb)와 클럭의 하강 에지에 맞추어 데이터를 출력시키기 위한 하강파이프출력신호(fpout)를 입력받아 리드시에 동작을 제어하는 리드바신호 발생기(320)와, 상기 지연부(310)의 출력신호와 위상검출기로부터의 비교클럭신호(comp_clk)와 상기 리드바신호 발생기(320)의 출력신호인 리드바신호(readb)를 입력받는 제2난드게이트(330)와, 상기 제2난드게이트(330)의 출력신호를 입력받아 쉬프트활성화신호(shift_en)를 출력하는 인버터(340)를 구비한다.
구체적으로, 상기 지연부(310)는 상기 제1난드게이트(300)의 출력을 반전하는 제1인버터(311)와, 상기 제1인버터의 출력을 입력받는 제2인버터(312)를 구비한다.
구체적으로, 상기 리드바신호 발생기(320)는 상기 상승파이프출력신호(rpoutb)와 상기 하강파이프출력신호(fpoutb)를 입력받는 난드게이트(321)와, 상기 난드게이트의 출력을 입력받아 리드바신호(readb)를 생성하는인버터(322)를 구비한다.
상기와 같이 본 발명은 데이터의 출력을 클럭의 상승 및 하강 에지에서 출력하는 상기 상승 및 하강 파이프출력신호(rpoutb, fpoutb)를 입력으로 한 리드바신호 발생기(320)을 사용함으로써 데이터가 출력될 때에 상기 쉬프트활성화신호(shift_en)을 논리 로우로 비활성화시킨다.
도5는 본 발명의 쉬프트활성화신호 발생기의 동작을 나타내는 타이밍도이다.
도5를 참조하여 동작을 설명하면, 상기 상승 및 하강파이프출력신호(rpoutb, fpoutb)가 논리 로우일 때 상기 리드바신호(readb)가 논리 로우로 활성화되고, 상기 제2난드게이트(330)의 입력이 논리 로우이므로 상기 제2난드게이트(330)의 출력은 논리 하이이고, 인버터(340)를 통하여 반전되어 상기 쉬프트활성화신호(shift_en)를 논리 로우로 비활성화시킨다. 상기 쉬프트활성화신호(shift_en)가 논리 로우로 있을 때는 지연고정루프클럭 쉬프터(350)를 디스엔이블 시켜서 지연고정루프가 동작하는 것을 방지한다.
도6는 데이터를 출력시키는 데이터 출력 장치의 블럭도이다.
도6를 참조하면, 상기 데이터 출력 장치는 클럭의 상승 에지에 맞추어 데이터를 출력하기 위한 상기 상승파이트출력신호(rpoutb)와 클럭의 하강 에지에 맞추어 데이터를 출력하기 위한 상기 하강파이프출력신호(fpoutb)와 오드(Odd) 뱅크로부터 전달된 오드데이터(odd_cell_data)와 이븐(Even) 뱅크로부터 전달된 이븐데이터(even_cell_data)를 입력받아 래치하고 클럭의 상승 및 하강 에지에 동기시켜 데이터를 출력하기 위한 파이프 레지스터(500)와, 상기 파이프 레지스터(500)로부터데이터를 입력받아 칩 외부로 출력하기 위한 데이터 출력 버퍼(510)를 구비한다.
구체적으로, 상기 파이프 레지스터(500)는 상기 오드데이터(odd_cell_data)와 상기 이븐데이터(even_cell_data)를 입력받아 저장하기 위한 데이터 래치부(501)와, 상기 상승파이프출력신호(rpoutb)를 입력받는 제1인버터(502)와, 상기 상승파이프출력신호(rpoutb)를 피모스트랜지스터의 게이트로 입력받고 상기 제1인버터(502)의 출력을 엔모스트랜지스터의 게이트로 입력받아 상기 데이터 래치부(501)의 데이터를 전달하기 위한 제1트랜스퍼게이트(503)와, 상기 하강파이프출력신호(fpoutb)를 입력받는 제2인버터(504)와, 상기 하강파이프출력신호(fpoutb)를 피모스트랜지스터의 게이트로 입력받고 상기 제2인버터(504)의 출력을 엔모스트랜지스터의 게이트로 입력받는 제2트랜스퍼게이트(505)를 구비한다.
도5를 참조하여 동작을 설명하면, 디램의 내부 셀(Cell)에서 출력된 데이터는 칩의 외부로 출력되기 전에 파이프 레지스터(500)를 저장되어 있다가 상기 상승 및 하강 파이프출력신호(rpoutb, fpoutb)에 의해 출력되어 데이터 출력 버퍼를 구동하게 되는데 이 때 사용되어지는 상기 상승 및 하강 파이프출력신호(rpoutb, fpoutb)는 클럭의 라이징 및 폴링 에지에 맞추어 파이프 레지스터(500)의 데이터를 내보낸다. 따라서, 반드시 리드(Read) 동작에 의해 데이터가 출력될 때만 사용되므로 상기 상승 및 하강 파이프출력신호(rpoutb, fpoutb)를 본 발명의 쉬프트활성화신호 발생기의 입력으로 사용한다.
상기 상승 및 하강 파이프출력신호(rpoutb, fpoutb)는 데이터가 출력될 때에 연속적으로 번갈아가면서 활성화된다. 따라서, 상기 상승 및 하강파이프출력신호(rpoutb, fpoutb)가 연속적으로 번갈아가면서 논리 로우로 활성화될때 상기 쉬프트활성화신호 발생기의 리드바신호 발생기(320)로 입력되어서 상기 쉬프트화성화신호(shift_en)를 논리 로우로 비활성화시키게 된다. 상기 쉬프트활성화신호(shift_en)는 상기 지연고정루프클럭 쉬프터(350)를 동작시키지 않으므로 리드 동작에 의해 데이터가 칩의 외부로 출력되는 동안에는 지연고정루프 클럭의 록킹(Locking) 위치가 변하는 것을 막게 되어 안정된 동작을 구현할 수 있게 한다.
한편, 상기 상승 및 하강 파이프출력신호(rpoutb, fpoutb)가 모두 논리 하이로 비활성화되면, 상기 리드바신호(readb)도 논리 하이로 비활성화되어 상기 쉬프트활성호신호(shift_en)가 종래 기술의 회로와 같은 방식으로 동작하게 되어 지연고정루프클럭 쉬프터(350)를 동작시킬 수 있게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명은 리드(Read) 동작 시에 전원전압의 전위가 변하므로써 발생되는 지연고정루프의 클럭의 록킹(Locking) 위치 변화 현상을 상기 리드바신호 발생기를 첨가하여 제거함으로써 칩의 외부로 잘못된 데이터를 출력시키는 오동작을 막을 수 있다.

Claims (4)

  1. 외부클럭을 입력받는 외부클럭수신부와, 지연고정루프의 최종 출력 클럭을 입력받아 지연량을 모델링하기 위한 딜레이모니터와, 상기 외부클럭수신부의 입력된 클럭과 상기 딜레이모니터로부터 피드백된 신호와의 위상을 비교하여 클럭의 위상 차이를 검출하기 위한 위상검출기와, 상기 위상 검출기로부터 활성화신호를 입력받아 쉬프트레지스터를 활성화시키기 위한 쉬프트활성화신호 발생기와, 상기 쉬프트활성화신호 발생기로부터 쉬프트활성화신호를 입력받아 딜레이의 양을 제어하기 위한 지연고정루프클럭 쉬프터와, 상기 지연고정루프클럭 쉬프터의 제어를 받아 입력되는 클럭의 지연량을 조절하기 위한 딜레이부와, 최종 클럭 신호를 출력하기 위한 출력부를 구비하는 반도체메모리 장치의 지연고정루프에 있어서,
    상기 쉬프트활성화신호발생기는,
    칩 내부의 데이터가 패드를 통하여 출력될 때 비활성화되는 것을 특징으로 하는 지연고정루프.
  2. 제 1 항에 있어서,
    상기 쉬프트활성화신호발생기는,
    지연고정루프클럭과 상기 활성화신호를 입력받는 제1난드게이트;
    상기 제1난드게이트의 출력을 입력받아 지연시키는 지연부;
    클럭의 상승 에지에 맞추어 데이터를 출력시키기 위한 상승파이프출력신호와 클럭의 하강 에지에 맞추어 데이터를 출력시키기 위한 하강파이프출력신호를 입력받아 리드시에 동작을 제어하는 리드바신호 발생기;
    상기 지연부의 출력신호와 위상검출기로부터의 비교클럭신호와 상기 리드바신호 발생기의 출력신호인 리드바신호를 입력받는 제2난드게이트; 및
    상기 제2난드게이트의 출력신호를 입력받아 쉬프트활성화신호를 출력하는 인버터
    를 포함하여 이루어진 지연고정루프.
  3. 제 2 항에 있어서,
    상기 지연부는,
    상기 제1난드게이트의 출력을 반전하는 제1인버터; 및
    상기 제1인버터의 출력을 입력받는 제2인버터
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
  4. 제 2 항에 있어서,
    상기 리드바신호 발생기는,
    상기 상승파이프출력신호와 상기 하강파이프출력신호를 입력받는 난드게이트; 및
    상기 난드게이트의 출력을 입력받아 리드바신호를 생성하는 인버터
    를 포함하여 이루어진 것을 특징으로 하는 지연고정루프.
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