KR100329243B1 - 집적 회로 장치 - Google Patents

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아끼구사 나오유끼
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Abstract

저소비 전력 모드에서 통상 모드로 복귀할 때, SDRAM의 기록과 독출 등의 동작을 즉시 행할 수 없다. 본 발명은 외부 클록 신호와 위상 동기한 지연 클록 신호를 생성하는 DLL 회로를, 저소비 전력 모드에서도 계속하여 동작시킨다. 그리고, 저소비 전력 모드에서 통상 모드로 복귀할 때에, 그 지연 클록 신호를 내부 클록 신호로서 내부 회로에 공급한다. 이 때문에, 저소비 전력 모드에서 통상 모드로 복귀할 때에, 외부 클록 신호에 위상 동기한 내부 클록 신호를 어드레스 버퍼 등에 즉시 공급할 수 있어, SDRAM의 기록과 독출 등의 동작을 고속화할 수 있다.

Description

집적 회로 장치{INTEGRATED CIRCUIT DEVICE}
본 발명은 공급되는 클록 신호와 소정의 위상 관계를 갖는 내부 클록 신호를 출력하는 회로를 갖는 집적 회로 장치에 관한 것으로서, 저소비 전력 모드에서 통상 모드로의 복귀 동작을 고속화할 수 있는 내부 클록 출력 회로를 갖는 집적 회로 장치에 관한 것이다.
클록 동기형의 다이나믹 랜덤 액세스 메모리(DRAM)로서 싱크로너스 DRAM (SDRAM)이 주목받고 있다. SDRAM은 시스템측에서 부여되는 외부 클록 신호에 동기하여 어드레스, 데이터, 커맨드 등의 신호를 수신하여, 그 외부 클록 신호에 동기하여 독출 데이터 신호를 출력하는 것으로서 고속 동작이 가능하다.
SDRAM의 고속화에 따라, 외부 클록 신호를 내부에서 받아들여 생성시킨 내부 클록 신호는 외부 클록 신호의 위상과의 사이에 어긋남을 발생시키기 때문에, 입력 어드레스, 데이터, 커맨드 등의 신호와 출력 신호의 스트로브 신호로서 사용할 수 없는 경우가 있다.
이 위상의 어긋남을 보상하기 위해서, 지연 로크 루프(Delay Locked Loop, 이하 간단히 DLL로 함) 회로 등에 의해, 외부 클록 신호에 위상 동기하거나 혹은외부 클록 신호의 위상으로부터 소정의 위상차를 갖는 내부 클록 신호를 생성하고, 그 내부 클록 신호의 타이밍으로 입력 어드레스 신호 등을 받아들여, 출력 데이터 신호를 출력시키는 것이 행하여진다.
한편, 클록 신호의 고속화는 SDRAM의 기록과 독출 등의 빈도를 높게 하여, SDRAM의 소비 전력의 증대를 초래하고 있다. 그래서, 액세스가 행하여지지 않는 경우에 SDRAM의 내부 동작을 정지시키는 저소비 전력 모드를 설치하고, 저소비 전력 모드시는, 클록 인에이블 신호를 비활성 레벨(L 레벨)로 함으로써, 입력 버퍼가 외부 클록 신호를 받아들이는 것을 정지시켜, 불필요한 내부 동작을 정지시키고 있다.
도 7은 SDRAM 등에 설치된 종래의 내부 클록 출력 회로의 구성도이다. 외부 클록 신호 E-CLK는 입력 버퍼(90)에 입력되고, 파형 정형되어 클록 신호 I-CLK가 된다. 클록 신호 I-CLK와 외부 클록 신호 E-CLK 사이에는, 입력 버퍼(90)의 지연시간에 해당하는 위상의 어긋남이 발생한다.
클록 신호 I-CLK는 DLL 회로(91)에 입력된다. DLL 회로(91)는 외부 클록 신호 E-CLK와 위상 동기한 내부 클록 신호 CLK를, 스트로브 신호로서 도시하지 않은 어드레스 버퍼 등에 공급한다. 또한, 외부 클록 신호 E-CLK는 스몰 버퍼(92)에도 입력된다. 스몰 버퍼(92)는 CKE 커맨드 래치 회로(94)의 데이터 취입 신호가 되는 클록 신호 S-CLK를 출력한다.
한편, 클록 인에이블 신호 CKE는 외부 클록 신호 E-CLK를 받아들일 것인지의여부를 제어하는 신호이고, 입력 버퍼(93)에 입력되어 클록 인에이블 신호 CKE1이되어 CKE 커맨드 래치 회로(94)에 출력된다. CKE 커맨드 래치 회로(94)는 클록 인에이블 신호 CKE1를 클록 신호 S-CLK의 상승 타이밍으로 받아들이고, 클록 출력 제어 신호 N1을 생성하여 입력 버퍼(90)에 출력한다.
입력 버퍼(90)는 클록 출력 제어 신호 N1이 L 레벨이 됨으로써 비활성화되고, 클록 신호 I-CLK의 출력을 정지시킨다. DLL 회로(91)는 입력인 클록 신호 I-CLK가 정지되면, 내부 클록 신호 CLK의 출력을 정지시킨다. 이에 따라 내부의 동작이 정지되어, SDRAM을 저소비 전력 모드로 이행시킨다.
그렇지만, 저소비 전력 모드시에 입력 버퍼(90)를 비활성화하여 외부 클록 신호 E-CLK의 취입을 정지시키면, DLL 회로(91)의 피드백 동작이 정지되어 버린다. 이와 같이 저소비 전력 모드에서 DLL 회로(91)를 정지시키면, 통상 모드로 복귀할 때, DLL 회로(91)가 언로크 상태로부터 로크 상태까지 이행하는 데 장시간을 요하여, 그 사이는 SDRAM의 기록과 독출 등의 동작을 할 수 없게 된다.
또한, SDRAM의 고속화에 따라, DLL 회로(91)를 저소비 전력 모드시에도 계속하여 동작시켜, SDRAM 내부의 일부의 동작을 정지시키는 활동적 파워 다운 모드가 요구되고 있다. 이 활동적 파워 다운 모드에서는, DLL 회로의 로크 상태가 유지되고, 파워 다운 모드로부터 복귀하였을 때, 단시간에 통상 동작을 개시할 수 있다. 이 경우는, 단순히 입력 버퍼(90)로 외부 클록 신호 E-CLK의 취입을 정지시키면 DLL 회로가 정지되어 바람직하지 못하다.
한편, 저소비 전력 모드로 이행시키기 위한 클록 인에이블 신호 CKE는 외부클록 신호 E-CLK와는 비동기로 생성되어 내부 클록 출력 회로에 입력된다. 이 때문에, CKE 커맨드 래치 회로(94)에서 생성되는 클록 출력 제어 신호 N1의 하강 및 상승의 타이밍은 DLL 회로(91)의 출력인 내부 클록 신호 CLK에 대하여 비동기가 된다.
이 때문에, 통상 모드에서 저소비 전력 모드로 이행하는 파워 다운 입구일 때 및 저소비 전력 모드에서 통상 모드에 복귀하는 파워 다운 출구일 때에, 클록 인에이블 신호 CKE의 입력 타이밍에 따라서는, 미리 설정되어 있는 펄스폭보다 좁은 펄스폭의 내부 클록 신호 CLK가 출력되어 버릴 가능성이 있다.
이와 같이 미리 설정되어 있는 펄스폭을 확보할 수 없는 내부 클록 신호 CLK를 SDRAM 등에 공급하면, 소정 펄스폭의 내부 클록 신호 CLK를 기준으로 하여 동작하는 SDRAM 등에 오동작을 일으키고, 신뢰성을 떨어뜨린다.
따라서, 본 발명은 저소비 전력 모드에서 통상 모드로 복귀하는 경우의 동작을 고속화할 수 있는 내부 클록 출력 회로를 갖는 집적 회로 장치를 제공하는 것을 목적으로 한다.
또한 본 발명은 통상 모드에서 저소비 전력 모드로 이행하는 파워 다운 입구일 때 및 저소비 전력 모드에서 통상 모드로 복귀하는 파워 다운 출구일 때에, 내부 클록 신호의 펄스 부족을 생기지 않은 내부 클록 출력 회로를 갖는 집적 회로 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예의 내부 클록 출력 회로를 갖는 집적 회로 장치의 설명도.
도 2는 본 발명의 실시예의 내부 클록 출력 회로의 구성도.
도 3은 본 발명의 실시예의 DLL 회로의 구성도.
도 4는 본 발명의 실시예의 CKE 타이밍 제어 회로의 구성도.
도 5는 본 발명의 실시예의 내부 클록 출력 회로의 타임 챠트.
도 6은 본 발명의 실시예의 CKE 커맨드 래치 회로와 CKE 타이밍 제어 회로의 회로도.
도 7은 종래의 내부 클록 출력 회로의 구성도.
<도면의 주요부분에 대한 부호의 설명>
10, 14: 입력 버퍼
11: DLL 회로
12: NAND 회로
13: 인버터
15: CKE 커맨드 래치 회로
16: CKE 타이밍 제어 회로
30, 31: 래치 회로
102: 내부 클록 출력 회로
103: 어드레스 버퍼
상기 목적은 외부 클록 신호와 클록 인에이블 신호를 수신하여, 외부 클록 신호와 소정의 위상 관계를 갖는 내부 클록 신호를 내부 회로에 공급하는 집적 회로 장치에 있어서, 외부 클록 신호와 위상 동기한 지연 클록 신호를 생성하는 DLL 회로를, 저소비 전력 모드에서도 계속하여 동작시켜, 내부 회로에의 지연 클록의 공급을 정지시킨다. 그리고, 저소비 전력 모드에서 통상 모드로 복귀할 때에, 계속하여 동작하고 있는 DLL 회로의 지연 클록 신호를 내부 클록 신호로서 내부 회로에 공급함으로써 달성된다.
본 발명에 따르면, DLL 회로는 저소비 전력 모드에서도 지연 클록 신호를 계속하여 생성하고 있다. 이 때문에, 저소비 전력 모드에서 통상 모드로 복귀할 때 에, DLL 회로는 이미 로크 온 상태에 있고, 외부 클록 신호에 위상 동기한 내부 클록 신호를 내부 회로에 즉시 공급할 수가 있어, 집적 회로 장치를 기록과 독출 등을 행할 수 있는 상태로 고속으로 이행시킬 수 있다.
또한, 상기 목적은 외부 클록 신호와 클록 인에이블 신호가 공급되어, 외부 클록 신호와 소정의 위상 관계를 갖는 내부 클록 신호를 내부 회로에 공급하는 집적 회로 장치에 있어서, 내부 클록 신호를 내부 회로에 공급하는지 여부를 제어하는 클록 출력 제어 신호를, 지연 클록 신호와 소정의 위상 관계의 타이밍으로 생성하여, 게이트 회로에 출력함으로써 달성된다.
본 발명에 따르면, 클록 출력 제어 신호는, 지연 클록 신호와 소정의 위상 관계, 예컨대 하강의 타이밍에 동기하여 게이트 회로에 입력되므로, 저소비 전력 모드로 이행할 때 및 통상 모드로 복귀할 때에, 내부 클록 신호의 펄스 부족을 발생시키는 일이 없고, 집적 회로 장치의 오동작을 미연에 방지하여, 신뢰성을 향상시킬 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 그러나, 이러한 실시예가 본 발명의 기술적 범위를 한정하는 것은 아니다.
도 1은 본 발명의 실시예의 내부 클록 출력 회로를 갖는 집적 회로 장치의 사용 상태를 도시한 도면이다. CPU(100)는 버스(104)를 통해 메모리 제어 회로(101)에 접속된 메모리 0∼3에 액세스한다. 메모리 제어 회로(101)는 각 메모리 0∼3에 외부 클록 신호 E-CLK를 공급함과 함께, 각 메모리 0∼3을 저소비 전력 모드로 이행시키기 위한 클록 인에이블 신호 CKE 0∼3을 출력한다. 메모리 0∼3은 클록 인에이블 신호 CKE 0∼3가 H 레벨일 때 통상 모드가 되고, 클록 인에이블 신호 CKE 0∼3가 L 레벨일 때 저소비 전력 모드가 된다.
메모리 0∼3은 예컨대 SDRAM 등의 집적 회로 장치에서 각각 동일한 구성을 갖는다. 메모리 0 내의 내부 클록 출력 회로(102)는 외부 클록 신호 E-CLK를 받아들여, 외부 클록 신호 E-CLK와 위상 동기한 내부 클록 신호 CLK를 생성하고, 통상 모드에서는 내부 클록 신호 CLK를 어드레스 버퍼(103)에 출력한다. 어드레스 버퍼(103)는 공급된 내부 클록 신호 CLK에 동기하여 외부 어드레스 Add를 받아들여, 어드레스 출력 Add-out에 출력한다.
한편, 클록 인에이블 신호 CKE0도 내부 클록 출력 회로(102)에 입력된다. 내부 클록 출력 회로(102)는 클록 인에이블 신호 CKE0가 L 레벨이 되면 내부 클록 신호 CLK의 출력을 정지시키고, 어드레스 버퍼(102)의 동작을 정지시켜 메모리 0을 저소비 전력 모드로 이행시킨다.
클록 인에이블 신호 CKE0가 H 레벨이 되면, 내부 클록 신호 CLK의 출력이 개시되어 통상 모드가 되지만, 본 실시예에서는, 내부 클록 출력 회로(102)는, 통상 모드로 복귀할 때에, 외부 클록 신호 E-CLK에 위상 동기한 내부 클록 신호 CLK를 즉시 출력할 수가 있어, 메모리 0의 통상 모드에의 복귀 동작을 고속화할 수 있다.
또한, 본 실시예에서는, 내부 클록 신호 CLK는 저소비 전력 모드로 이행할 때 및 통상 모드로 복귀할 때에, 펄스 부족이 없는 클록 신호를 출력하기 때문에, 어드레스 버퍼(103) 등의 오동작을 미연에 방지하여 신뢰성을 향상시킬 수 있다.
도 2는 본 발명의 실시예의 내부 클록 출력 회로(102)의 구성도이다. 우선, 클록 인에이블 신호 CKE에 응답하여, 내부 클록 CLK의 공급을 정지하는 활동적 파워 다운 모드에 대하여 설명한다.
활동적 파워 다운 모드에서는, 상위 메모리 제어 회로로부터 활동적 커맨드 AC가 공급됨과 함께 클록 인에이블 신호 CKE가 L 레벨이 된다. 그 결과, 파워 다운 제어 회로(18)는 클록 인에이블 신호 CKE가 L 레벨이 되어 있더라도 활성화 신호 PD를 활성 상태로 하여, 입력 버퍼(10, 14)의 활성 상태를 유지한다.
외부 클록 신호 E-CLK는 입력 버퍼(10)에 입력되고, 파형 성형이 행하여져 클록 신호 I-CLK가 된다. 클록 신호 I-CLK와 외부 클록 신호 E-CLK 사이에는, 입력 버퍼(10)의 지연 시간에 상당하는 지연이 생긴다.
클록 신호 I-CLK는 DLL 회로(11)에 입력된다. DLL 회로(11)는 외부 클록 신호 E-CLK와 위상 동기한 지연 클록 신호 DLL-CLK를 생성한다. 지연 클록 신호 DLL-CLK는 NAND 회로(12)에 출력됨과 함께, CKE 커맨드 래치 회로(15) 및 CKE 타이밍 제어 회로(16)에 출력된다.
한편, 클록 인에이블 신호 CKE는 입력 버퍼(14)에 입력되어, 파형 성형이 행하여져 클록 인에이블 신호 CKE1가 된다. 클록 인에이블 신호 CKE1와 클록 인에이블 신호 CKE 사이에도, 입력 버퍼(14)의 지연 시간에 상당하는 지연이 발생한다.
클록 인에이블 신호 CKE1는 CKE 커맨드 래치 회로(15)에 입력된다. CKE 커맨드 래치 회로(15)는 클록 인에이블 신호 CKE1를 지연 클록 신호 DLL-CLK의 상승 타이밍으로 받아들이고, 래치 신호 N1을 출력한다.
래치 신호 N1은 CKE 타이밍 제어 회로(16)에 입력된다. CKE 타이밍 제어 회로(16)는 지연 클록 신호 DLL-CLK가 H 레벨일 때의 래치 신호 N1을 래치하고, 지연 클록 신호 DLL-CLK가 L 레벨일 때로 유지하여 클록 출력 제어 신호 N2을 출력한다. 클록 출력 제어 신호 N2은 NAND 회로(12)에 입력된다.
클록 출력 제어 신호 N2는 NAND 회로(12)에 의해, 지연 클록 신호 DLL-CLK를 내부 클록 신호 CLK로서 출력하는지 여부를 제어한다. 클록 출력 제어 신호 N2가 H 레벨일 때에 NAND 회로(12)를 통과한 지연 클록 신호 DLL-CLK는 인버터(13)에서 반전되어 내부 클록 신호 CLK가 되고, 전술한 SDRAM의 어드레스 버퍼 등에 공급된다. 또한, 클록 출력 제어 신호 N2가 L 레벨일 때는, 지연 클록 신호 DLL-CLK는 NAND 회로(12)를 통과할 수 없고, 내부 클록 신호 CLK는 SDRAM의 어드레스 버퍼 등에 공급되지 않는다.
이와 같이 본 실시예의 내부 클록 출력 회로(102)에서는, 활동적 커맨드 AC가 공급됨과 함께 클록 인에이블 신호 CKE가 L 레벨이 되는 활동적 파워 다운 모드에 있어서, DLL 회로(11)는 외부 클록 신호 E-CLK에 위상 동기한 지연 클록 신호 DLL-CLK를 계속하여 생성하고 있다. 이 때문에 활동적 파워 다운 모드로부터 통상 모드로 복귀할 때에, 외부 클록 신호 E-CLK에 위상 동기한 내부 클록 신호 CLK를 어드레스 버퍼 등에 즉시 공급할 수 있어, SDRAM을 기록과 독출 등이 가능한 상태로 고속으로 이행시킬 수 있다.
또한, 클록 출력 제어 신호 N2는 지연 클록 신호 DLL-CLK의 하강 타이밍에 동기하여 NAND 회로(12)에 입력된다. 따라서, 활동적 파워 다운 모드로 이행할 때 및 통상 모드로 복귀할 때에, 지연 클록 신호 DLL-CLK의 다음 상승 때부터 내부 클록 신호 CLK가 정지 또는 재개되므로, 내부 클록 신호 CLK의 펄스 부족을 발생시키는 일이 없어, SDRAM의 오동작을 미연에 방지하여 신뢰성을 향상시킬 수 있다.
이와 같이 활동적 파워 다운 모드에서는, 입력 버퍼(10, 14) 및 DLL 회로(11) 등을 동작시켜, 클록 인에이블 신호 CKE에 대응하여 내부 클록 CLK의 공급을 정지시킨다. 한편, 소비 전력을 더욱 저감하기 위해서는, 입력 버퍼(10, 14) 및 DLL 회로(11) 등의 동작을 정지시키는 스탠드 바이 파워 다운 모드가 설치된다.
스탠드 바이 파워 다운 모드에서는, 상위의 메모리 제어 회로로부터 활동적 커맨드 AC가 없는 상태에서, 클록 인에이블 신호 CKE가 L 레벨이 된다. 그 결과, 파워 다운 제어 회로(18)는 활성화 신호 PD를 비활성 상태로 한다. 이 때문에 입력 버퍼(10, 14)는 비활성화되고, 또한 클록 신호 I-CLK가 공급되지 않으므로 DLL 회로(11)의 동작도 정지한다. 따라서, 스탠드 바이 파워 다운 모드에서는, 액티브 파워 다운 모드보다 더욱 소비 전력을 저감하는 것이 가능하다.
또한, 스탠드 바이 파워 다운 모드에서는, 입력 버퍼(14)가 비활성 상태에 있으므로, 스몰 버퍼(17)에 의해 클록 인에이블 신호 CKE의 H 레벨에의 변화가 검출된다. 그 결과, 파워 다운 제어 회로(18)는 활성화 신호 PD를 활성 상태로 되돌리고, 입력 버퍼(10, 14)를 활성화한다. 그리고, DLL 회로(11)의 동작 재개와 함께 NAND 회로(12)가 개방되고, 내부 클록 신호 CLK가 다른 입력 버퍼나 내부 회로에 공급된다.
도 3은 본 발명의 실시예의 내부 클록 출력 회로(102)에 내장되는 DLL 회로(11)의 구성도이다. DLL 회로(11)는 동일한 지연 특성을 갖는 가변 지연 회로(20, 21)를 구비하여, 가변 지연 회로(20)의 지연량을 최적치에 설정함으로써, 외부에서 공급되는 외부 클록 신호 E-CLK의 위상에 동기한 지연 클록 신호 DLL-CLK를 생성한다.
외부에서 공급되는 외부 클록 신호 E-CLK는, 입력 버퍼(10)를 통해 클록 신호 I-CLK가 되어 DLL 회로(11)에 입력된다. 클록 신호 I-CLK는 가변 지연 회로(20, 21)에 공급됨과 함께, 위상 비교기(23)에도 공급된다.
가변 지연 회로(21)로부터 출력된 클록 신호 B-CLK는, 더미 입력 버퍼(22)를 통해, 위상 비교기(23)에 클록 신호 C-CLK로서 공급된다. 위상 비교기(23)는 클록 신호 I-CLK와 클록 신호 C-CLK의 위상을 비교하여, 위상 비교 신호 N4을 지연 제어 회로(24)에 출력한다. 지연 제어 회로(24)는 가변 지연 회로(21)와 가변 지연 회로(20)에 각각 지연 제어 신호 N5을 출력하여, 클록 신호 I-CLK와 클록 신호 C-CLK의 위상이 일치하도록, 가변 지연 회로(20, 21)의 지연량을 제어한다. 즉, 그 지연량은 외부 클록 신호 E-CLK의 1주기의 시간으로부터 입력 버퍼(10)의 지연 시간을 뺀 시간이다.
가변 지연 회로(20, 21)는, 다수의 지연 소자를 직렬로 접속한 구조로 되어 있고, 지연 제어 신호 N5에 의해 신호가 통과하는 지연 소자의 수가 제어된다. 가변 지연 회로(20, 21)는, 지연 제어 신호 N5에 의해 동일 지연량을 부여하도록 제어되기 때문에, 가변 지연 회로(20)에 입력되는 클록 신호 I-CLK는 가변 지연 회로(20)에 의해 지연 클록 신호 DLL-CLK가 외부 클록 신호 E-CLK의 위상과 동기하는 지연량을 부여받아 DLL 회로(11)로부터 출력된다. 따라서, DLL 회로(11)는 클록 신호 I-CLK가 공급되어 있으면, 그 위상 비교와 지연 제어 동작을 계속한다.
도 4는 본 발명의 실시예의 내부 클록 출력 회로(102)에 내장되는 CKE 타이밍 제어 회로(16)의 구성도이다. 도 2에 도시한 바와 같이, 클록 인에이블 신호 CKE는 입력 버퍼(14)를 통해 클록 인에이블 신호 CKE1가 되어 CKE 커맨드 래치 회로(15)에 입력된다. 클록 인에이블 신호 CKE1는 CKE 커맨드 래치 회로(15)에 의해 지연 클록 신호 DLL-CLK의 상승 에지로 받아들여, 래치 신호 N1이 되어 도 4에 나타내는 스위치 S2에 입력된다.
스위치 S2는 지연 클록 신호 DLL-CLK가 H 레벨의 기간 온이 되고, 래치 신호 N1을 래치 회로(30)에 출력한다. 따라서, 래치 회로(30)는 지연 클록 신호 DLL-CLK가 L 레벨에서 H 레벨로 변화하였을 때에 래치 신호 N1을 수취하고, 지연 클록 신호 DLL-CLK가 H 레벨에서 L 레벨에 변화하였을 때의 래치 신호 N1을 유지한다.
래치 회로(30)의 출력 신호 N3은 스위치 S1에 입력된다. 스위치 S1은 지연클록 신호 DLL-CLK를 인버터(32)로 반전한 신호로 제어되고, 지연 클록 신호 DLL-CLK가 L 레벨의 기간 온이 된다. 따라서, 래치 회로(31)는 지연 클록 신호 DLL-CLK가 H 레벨에서 L 레벨로 변화하였을 때에 신호 N3을 수취하고, 지연 클록 신호 DLL-CLK가 L 레벨에서 H 레벨로 변화하였을 때의 신호 N3을 유지한다. 래치 회로(31)의 출력이 내부 클록 출력 제어 신호 N2가 되어, 도 2에 나타내는 NAND 회로(12)에 출력된다.
또 도 4에서는, 지연 클록 신호 DLL-CLK의 상승 타이밍으로 신호 N1을 수취하여 신호 N3를 생성하고 있지만, 도 2에 나타낸 CKE 커맨드 래치 회로(15)의 지연 시간이 큰 경우는, 스위치 S2 및 래치 회로(30)를 생략하여 신호 N1을 직접 스위치 S1에 입력하더라도 좋다.
도 5는 본 발명의 실시예의 내부 클록 출력 회로(102)의 타임 챠트이다. 내부 클록 출력 회로(102)의 동작을 도 2 및 도 4를 참조하면서 도 5의 타임 챠트에 의해 설명한다.
외부 클록 신호 E-CLK는 입력 버퍼(10)의 지연 시간에 상당하는 지연을 발생시켜 클록 신호 I-CLK가 된다. 한편, 클록 인에이블 신호 CKE는 외부 클록 신호 E-CLK와는 비동기로 입력되고, 입력 버퍼(14)의 지연 시간에 상당하는 지연을 발생시켜 클록 인에이블 신호 CKE1가 된다. 또, 클록 인에이블 신호 CKE가 H 레벨인 기간이 통상 모드이고, 클록 인에이블 신호 CKE가 L 레벨인 기간이 저소비 전력 모드이다.
클록 신호 I-CLK는 DLL 회로(11)에 입력되어, 외부 클록 신호 E-CLK에 위상동기한 지연 클록 신호 DLL-CLK가 된다. 또한, 클록 인에이블 신호 CKE1는 CKE 커맨드 래치 회로(15)에 입력되고, 지연 클록 신호 DLL-CLK의 상승 타이밍으로 수신하여 래치 신호 N1이 된다.
래치 신호 N1은 CKE 타이밍 제어 회로(16)의 스위치 S2(도 4 참조)에 입력된다. 스위치 S2는 지연 클록 신호 DLL-CLK가 H 레벨인 기간 온이 되므로, 래치 회로(30)는 지연 클록 신호 DLL-CLK가 H 레벨에서 L 레벨로 변화할 때의 신호 N1을 래치한다. 래치 회로(30)의 출력이 신호 N3이다.
신호 N3은 스위치 S1에 입력된다. 스위치 S1은 지연 클록 신호 DLL-CLK가 L 레벨의 기간 온이 되므로, 래치 회로(31)는 지연 클록 신호 DLL-CLK가 L 레벨에서 H 레벨로 변화할 때의 신호 N3을 래치한다. 래치 회로(31)의 출력이 클록 출력 제어 신호 N2이다. 이 클록 출력 제어 신호 N2가 L 레벨이 되면, NAND 회로(12)에 의해 내부 클록 신호 CLK의 출력이 정지된다.
이와 같이 본 실시예의 내부 클록 출력 회로(102)는 저소비 전력 모드에 있어서도 외부 클록 신호 E-CLK에 위상 동기한 지연 클록 신호 DLL-CLK가 생성되어 있다. 이 때문에 저소비 전력 모드에서 통상 모드로 복귀할 때에, 외부 클록 신호 E-CLK에 위상 동기한 내부 클록 신호 CLK를 즉시 출력할 수 있다. 따라서, 통상 모드로 복귀할 때의 SDRAM의 기록과 독출 등의 동작을 고속화할 수 있다.
또한, 클록 출력 제어 신호 N2는 지연 클록 신호 DLL-CLK의 하강의 타이밍에 동기하여 출력되기 때문에, 저소비 전력 모드로 이행할 때 및 통상 모드로 복귀할 때에, 내부 클록 신호 CLK의 펄스 부족을 발생시키지 않는다. 이 때문에, 내부 클록 신호 CLK가 공급되는 어드레스 버퍼 등의 오동작을 미연에 방지하여, SDRAM의 신뢰성을 향상시킬 수 있다.
도 6은 본 발명의 실시예의 CKE 커맨드 래치 회로(15)와 CKE 타이밍 제어 회로(16)의 회로예를 나타낸다. CKE 커맨드 래치 회로(15)는 P 형 트랜지스터(40, 41, 45, 46, 51), N 형 트랜지스터(42, 43, 47, 48, 49, 52), 인버터(44, 50, 53, 54)를 갖고, 지연 클록 신호 DLL-CLK의 상승 타이밍의 클록 인에이블 신호 CKE1를 래치하고, 래치 신호 N1을 출력한다.
지연 클록 신호 DLL-CLK가 L 레벨일 때는 N 형 트랜지스터(49)는 오프되고, P형 트랜지스터(40, 46)는 온이 되기 때문에, 노드(N10, N11)은 모두 H 레벨이다. 이 때문에 P 형 트랜지스터(51)와 N 형 트랜지스터(52)는 모두 오프가 되고, 노드 N1은 하이 임피던스 상태가 된다. 또, 노드(N10, N11)는 모두 H 레벨이기 때문에, N 형 트랜지스터(42, 47)는 모두 온으로 되어 있다.
지연 클록 신호 DLL-CLK가 H 레벨이 되면 N 형 트랜지스터(49)는 온이 된다. 이 때 클록 인에이블 신호 CKE1가 L 레벨인 경우는, 인버터(44)에 의해 N 형 트랜지스터(48)의 게이트가 H 레벨이 되기 때문에, N 형 트랜지스터(48)가 온하여 노드(11)를 L 레벨로 한다. 한편, 클록 인에이블 신호 CKE1가 H 레벨인 경우는, N 형트랜지스터(43)가 온하여 노드(10)를 L 레벨로 한다. 노드(N10) 또는 노드(N11)이 L 레벨이 되면, P 형 트랜지스터(45, 41)이 온하여, 반대측의 노드(N11) 또는 노드(N10)을 H 레벨에 확정한다.
노드(N10)이 L 레벨이고 노드(N11)이 H 레벨인 경우는, P형 트랜지스터(51)는 온, N 형 트랜지스터(52)는 오프가 되고, 노드(N1)은 H 레벨이 되어 인버터(53, 54)에 의해 래치된다. 한편, 노드(N10)이 H 레벨이고 노드(N11)이 L 레벨인 경우는 P 형 트랜지스터(51)는 오프, N 형 트랜지스터(52)는 온이 되고, 노드(N1)은 L 레벨이 되어 인버터(53, 54)에 의해 래치된다.
CKE 타이밍 제어 회로(16)는 P 형 트랜지스터(55)와 N 형 트랜지스터(56)에의한 트랜스퍼 게이트(65), 인버터(32) 등을 갖는다. 또, 트랜스퍼 게이트(65)와 인버터(57)가 도 4에 나타낸 스위치 S2에 상당하고, 트랜스퍼 게이트(66)와 인버터(62)가 스위치 S1에 상당한다. 또한, 인버터(58, 59)가 도 4에 나타낸 래치 회로(30)에 상당하고, 인버터(63, 64)가 래치 회로(31)에 상당한다.
CKE 커맨드 래치 회로(15)로부터 출력된 래치 신호 N1은 트랜스퍼 게이트(65)에 입력되고, 지연 클록 신호 DLL-CLK의 H 레벨의 기간에 트랜스퍼 게이트(65)를 통과하여, 래치 회로(30)에서 래치되어 신호 N3이 된다.
신호 N3은 트랜스퍼 게이트(66)에 입력되어, 지연 클록 신호 DLL-CLK의 L 레벨의 기간에 트랜스퍼 게이트(66)를 통과하여, 래치 회로(31)로 래치되어 클록 출력 제어 신호 N2가 된다. 이 클록 출력 제어 신호 N2가, 도 2에 나타낸 NAND 회로(12)에 의해 내부 클록 신호 CLK를 출력하는지 여부를 제어한다.
이와 같이 본 발명의 실시예에서는, 저소비 전력 모드로 이행할 때, 입력 버퍼(10)를 비활성화하여 외부 클록 신호 E-CLK의 취입을 정지시키는 것은 아니라, NAND 회로(12)에서 내부 클록 신호 CLK의 출력을 정지시키고 있다.
따라서, 입력 버퍼(10)및 DLL 회로(11)는 외부 클록 신호 E-CLK가 입력되는한 활성 상태이고, NAND 회로(12)에 지연 클록 신호 DLL-CLK의 공급을 계속한다. 이 때문에, 저소비 전력 모드에서 통상 모드로 복귀하였을 때의 내부 클록 신호 CLK의 위상 어긋남을 방지할 수 있고, SDRAM 등을 통상 동작으로 고속으로 복귀시킬 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 저소비 전력 모드에 있어서도 외부 클록 신호에 위상 동기한 내부 클록 신호를 계속하여 생성하고 있기 때문에, 저소비 전력 모드에서 통상 모드로 복귀하는 경우에, 외부 클록 신호에 위상 동기한 내부 클록 신호를 즉시 공급할 수 있어, SDRAM 등의 동작을 고속화할 수 있다.
또한 본 발명에 따르면, 통상 모드에서 저소비 전력 모드로 이행하는 파워 다운 입구일 때 및 저소비 전력 모드에서 통상 모드로 복귀하는 파워 다운 출구일 때에, 내부 클록 신호의 펄스 부족에 따른 SDRAM 등의 오동작을 미연에 방지하여, 신뢰성을 향상시킬 수 있다.

Claims (6)

  1. 외부 클록 신호와 클록 인에이블 신호를 수신하여, 상기 외부 클록 신호와 소정의 위상 관계를 갖는 내부 클록 신호를 내부 회로에 공급하는 집적 회로 장치에 있어서,
    상기 외부 클록 신호와 소정의 위상 관계를 갖는 지연 클록 신호를 생성하는 DLL 회로와,
    상기 클록 인에이블 신호에 응답하여, 상기 지연 클록 신호를 상기 내부 클록 신호로서 상기 내부 회로에 공급 또는 정지시키는 게이트 회로를 포함하고,
    상기 게이트 회로는 통상 모드에서 상기 지연 클록 신호를 상기 내부 회로에 공급하고, 파워 다운 모드에서 상기 DLL 회로가 활성인 상태에서 상기 내부 회로에 상기 지연 클록 신호의 공급을 정지시키는 것을 특징으로 하는 집적 회로 장치.
  2. 외부 클록 신호와 클록 인에이블 신호를 수신하여, 상기 외부 클록 신호와 소정의 위상 관계를 갖는 내부 클록 신호를 내부 회로에 공급하는 집적 회로 장치에 있어서,
    상기 외부 클록 신호와 소정의 위상 관계를 갖는 지연 클록 신호를 생성하는 DLL 회로와,
    상기 클록 인에이블 신호를 상기 지연 클록 신호에 응답하여 수신하고 클록 출력 제어 신호를 생성하는 제어 회로와,
    상기 클록 인에이블 신호에 응답하여, 상기 지연 클록 신호를 상기 내부 클록 신호로서 상기 내부 회로에 공급 또는 정지시키는 게이트 회로를 구비하는 것을 특징으로 하는 집적 회로 장치.
  3. 제2항에 있어서,
    상기 제어 회로는, 상기 클록 인에이블 신호를 상기 지연 클록 신호의 제1 에지의 타이밍에서 수신하여, 상기 지연 클록 신호의 제1 에지의 타이밍과는 다른 제2 에지의 타이밍에서 상기 클록 출력 제어 신호를 출력하는 것을 특징으로 하는 집적 회로 장치.
  4. 제2항에 있어서,
    상기 제어 회로는, 상기 클록 인에이블 신호를 상기 지연 클록 신호의 제1 에지의 타이밍에서 수신하는 제1 래치 회로와,
    상기 제1 래치 회로의 출력 신호를 상기 지연 클록 신호의 제1 에지의 타이밍과는 다른 제2 에지의 타이밍에서 수신하여, 상기 클록 출력 제어 신호를 생성하는 제2 래치 회로를 구비하는 것을 특징으로 하는 집적 회로 장치.
  5. 외부 클록 신호와 클록 인에이블 신호를 수신하여, 상기 외부 클록 신호와 소정의 위상 관계를 갖는 내부 클록 신호를 내부 회로에 공급하는 집적 회로 장치에 있어서,
    상기 외부 클록 신호를 입력하는 클록용 입력 버퍼와,
    상기 클록용 입력 버퍼로부터의 클록 신호가 공급되어, 상기 외부 클록 신호와 소정의 위상 관계를 갖는 지연 클록 신호를 생성하는 DLL 회로와,
    제1 파워 다운 모드시에, 상기 클록 인에이블 신호에 응답하여, 상기 지연 클록 신호를 상기 내부 클록 신호로서 상기 내부 회로에 공급 또는 정지시키는 게이트 회로와,
    제2 파워 다운 모드시에, 상기 클록 인에이블 신호에 응답하여, 상기 클록용 입력 버퍼를 비활성 상태로 하는 파워 다운 제어 회로를 구비하는 것을 특징으로 하는 집적 회로 장치.
  6. 외부 클록 신호와 클록 인에이블 신호를 수신하여, 상기 외부 클록 신호와 소정의 위상 관계를 갖는 내부 클록 신호를 내부 회로에 공급하는 집적 회로 장치에 있어서,
    상기 외부 클록 신호를 입력하는 클록용 입력 버퍼와,
    상기 클록용 입력 버퍼로부터의 클록 신호가 공급되어, 상기 외부 클록 신호와 소정의 위상 관계를 갖는 지연 클록 신호를 생성하는 DLL 회로와,
    제1 파워 다운 모드시에, 상기 클록 인에이블 신호에 따라서 또한 상기 지연 클록 신호에 응답하여, 상기 지연 클록 신호를 상기 내부 클록 신호로서 상기 내부 회로에 공급 또는 정지시키는 게이트 회로와,
    제2 파워 다운 모드시에, 상기 클록 인에이블 신호에 응답하여, 상기 클록용 입력 버퍼를 비활성 상태로 하는 파워 다운 제어 회로를 구비하는 것을 특징으로 하는 집적 회로 장치.
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