JP2002135237A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 スリープモード時の消費電流を低減しかつス
リープモード完了時の再ロック時間を短縮することので
きる位相同期回路を含む内部クロック発生回路を提供す
る。 【解決手段】 位相同期回路としてデジタルＰＬＬ回路
（９）を用い、スリープモード時、このデジタルＰＬＬ
回路の位相調整情報を保持する。具体的に、デジタルＰ
ＬＬ回路を他回路から孤立状態に設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特にクロック信号に同期して動作する半導体装置に
関する。より特定的には、この発明は、外部クロック信
号に位相同期した内部クロック信号を発生する内部クロ
ック信号発生回路を含む半導体装置の内部クロック信号
の発生の制御に関する。

【０００２】

【従来の技術】半導体集積回路装置において論理処理な
どを行なう場合、たとえばパイプライン的に処理を実行
するために、クロック信号を動作サイクル規定信号とし
て用いて処理が行われる。この場合、装置外部で発生さ
れるたとえばシステムクロック信号に対する入出力信号
のスキューを低減するために、装置内部で外部クロック
信号に位相同期した内部クロック信号を発生するため
に、内部クロック発生回路が設けられる。通常、このよ
うな内部クロック発生回路としては、ＰＬＬ（フェーズ
・ロックド・ループ）回路またはＤＬＬ（ディレイド・
ロックド・ループ）回路などの位相同期回路が用いられ
る。このような、半導体集積回路内にクロックスキュー
を低減するために位相同期回路を設ける構成は、たとえ
ば、「Principles of CMOS VLSI Design」，Weste Eshr
aghian 著,Addison Wesley 社出版の第３３４から３３
６頁に開示されている。

【０００３】図１１は、従来の一般的な半導体集積回路
装置の構成を概略的に示す図である。図１１において、
この半導体集積回路装置は、半導体チップ５上に集積化
される。この半導体集積回路装置（チップ；以下、半導
体集積回路装置と称す）は、クロック信号線６を介して
外部から与えられるクロック信号ＣＬＫｅｘと内部クロ
ック信号線８上の内部クロック信号ＣＬＫｉｎの位相を
比較し、その位相比較結果に従って内部クロック信号Ｃ
ＬＫｉｎの位相を調整して、外部クロック信号ＣＬＫｅ
ｘに位相同期した内部クロック信号ＣＬＫｉｎを生成す
る位相同期回路（ＰＬＬ回路）１と、ＰＬＬ回路１から
内部ノード７に与えられたクロック信号に従って内部ク
ロック信号線８を駆動して、内部クロック信号ＣＬＫｉ
ｎを伝達するクロックドライバ２と、内部クロック信号
線８に結合され、クロックドライバ２からの内部クロッ
ク信号ＣＬＫｉｎに従ってラッチ動作を行なう複数のラ
ッチ回路３と、これらのラッチ回路３に結合され、ラッ
チ回路から与えられる信号/データに所定の処理を施し
て対応のラッチ回路へ転送する内部論理回路（ラッチ回
路以外の集積回路）４とを含む。

【０００４】この半導体集積回路装置５内に、ＰＬＬ回
路１を設け、外部クロック信号ＣＬＫｅｘに位相同期し
た内部クロック信号ＣＬＫｉｎを生成することにより、
外部クロック信号ＣＬＫｅｘのスキューの影響を受ける
ことなく、内部で安定にラッチ回路３のラッチ動作を行
なわせることができ、応じて内部論理回路４も正確に、
クロック信号ＣＬＫｉｎに同期して動作させることがで
き、高速動作を実現することができる。

【０００５】図１２は、図１１に示すＰＬＬ回路１の構
成を概略的に示す図である。図１２において、ＰＬＬ回
路１は、外部クロック信号ＣＬＫｅｘと内部クロック信
号ＣＬＫｉｎの位相を比較する位相比較器１ａと、位相
比較器１ａの出力信号の低周波成分を通過させるループ
フィルタ（ローパスフィルタ）１ｂと、ループフィルタ
１ｂからの出力信号に従ってその発振周波数が調整され
る電圧制御発振器（ＶＣＯ）１ｃを含む。この電圧制御
発振器１ｃから内部クロック信号ＣＬＫｉｎが生成され
る。

【０００６】位相比較器１ａにおいて、外部クロック信
号ＣＬＫｅｘと内部クロック信号ＣＬＫｉｎの位相差を
示す誤差信号が生成され、この誤差信号はループフィル
タ１ｂを介して電圧制御発振器１ｃへ伝達される。電圧
制御発振器１ｃは、この誤差信号に従って発振周波数が
調整され、最終的に、誤差信号が誤差０を示すように発
振周波数が設定され、この外部クロック信号ＣＬＫｅｘ
と内部クロック信号ＣＬＫｉｎの位相が同期する（ロッ
クする）。

【０００７】図１３は、この内部論理回路（ラッチ回路
以外の集積回路）４とラッチ回路３との接続の構成の一
例を示す図である。図１３において、ラッチ回路３ａお
よび３ｂの間にロジックユニット４ａが配置される。ラ
ッチ回路３ａは、内部クロック信号ＣＬＫｉｎの立上が
りに応答して入力信号ＩＮを取込み、内部クロック信号
ＣＬＫｉｎの立下がりに応答してラッチ状態となる。一
方、ラッチ回路３ｂは、内部クロック信号ＣＬＫｉｎの
立下がりに応答してロジックユニット４ａの出力信号を
取込み、内部クロック信号ＣＬＫｉｎの立上がりに応答
してラッチ状態となる。

【０００８】ロジックユニット４ａは、内部クロック信
号ＣＬＫｉｎと非同期で動作し、ラッチ回路３ａから与
えられた信号に所定の論理処理を施してラッチ回路３ｂ
へ与える。これらのラッチ回路３ａおよび３ｂが、内部
クロック信号ＣＬＫｉｎに同期して相補的にラッチ状態
となっており、１クロックサイクル期間において、ロジ
ックユニット４ａが必要な処理を実行する。

【０００９】このロジックユニット４ａへは、複数のラ
ッチ回路からの信号が与えられ、ロジックユニット４ａ
の出力信号が、また複数のラッチ回路を介して次段のロ
ジックユニットへ転送されてもよい。

【００１０】この図１３に示すように、ラッチ回路３ａ
および３ｂをロジックユニット４ａの入出力部に配置す
ることにより、このロジックユニット４ａの入出力信号
は、内部クロック信号ＣＬＫｉｎに同期して確定状態と
なり、内部動作タイミングは内部クロック信号ＣＬＫｉ
ｎにより決定されるため、信号間のスキューを考慮する
必要がなく、高速でパイプライン的に処理を実行するこ
とができる。

【００１１】

【発明が解決しようとする課題】上述のように、半導体
集積回路内に、ＰＬＬ回路などの位相同期回路を設ける
ことにより、外部クロック信号のスキューの影響を受け
ることなく安定に内部クロック信号を生成し、該内部ク
ロック信号に同期して内部動作を行なわせることがで
き、高速動作を保証することができる。

【００１２】しかしながら、このような半導体集積回路
においては、数多くのラッチ回路を駆動する必要のある
クロックドライバなどの内部クロックの分配系において
大量に電流が消費される。一方、携帯型の端末機器など
においては、入力がない時間、すなわち「スリープ期
間」と称される待合せ時間が大部分を占めており、この
間は、特に半導体集積回路装置を動作させる必要がない
場合が多い。したがって、このスリープ期間の間、内部
クロック信号の発生を停止させることができれば、消費
電力を大幅に低減することができる。

【００１３】このスリープ期間における消費電力を低減
するために、以下のような方法が考えられる：（１）Ｐ
ＬＬ回路１とクロックドライバ２の間の信号線（内部ノ
ード）７に、スイッチ回路を配置し、このスイッチ回路
を非導通状態としてかつクロックドライバ２の動作を停
止させる；および（２）ＰＬＬ回路１そのものの動作を
停止させる。

【００１４】対策（１）の場合、ＰＬＬ回路１が常時動
作し、内部クロック信号線８上の内部クロック信号ＣＬ
Ｋｉｎと外部クロック信号線６上の外部クロック信号Ｃ
ＬＫｅｘの位相比較を行なうため、クロックドライバ２
の動作を停止させた場合、このＰＬＬ回路１が、ロック
状態から大きく外れた状態となる。また、（２）の場合
においても、ＰＬＬ回路１そのものが動作を停止するた
め、ロック状態から大きく外れた状態となる（リセット
された状態となるため）。

【００１５】したがって、いずれの対策でも、スリープ
期間が完了し、再び半導体集積回路装置内で内部クロッ
ク信号ＣＬＫｉｎを与える場合には、このＰＬＬ回路１
が再びロック状態に復帰するまで待つ必要があり、スリ
ープ期間完了後、早いタイミングで内部動作を開始する
ことができなくなるという問題が生じる。

【００１６】また、ＳＤＲＡＭ（シンクロナス・ダイナ
ミック・ランダム・アクセス・メモリ）または混載ＤＲ
ＡＭなどのクロック同期型の半導体記憶装置において
は、内部クロック信号を生成するために同様、ＰＬＬ回
路またはＤＬＬ回路が配置されている。したがって、こ
れらの同期型メモリにおいても、同様、スリープ期間
中、ＰＬＬ回路１そのものの動作を停止させるかまた
は、クロックドライバ２の動作を停止させた場合、同
様、スリープ期間完了後、高速で、元のロック状態へ復
帰することができなくなるという問題が生じる。

【００１７】それゆえ、この発明の目的は、スリープ期
間完了時高速で元のロック状態に復帰することのできる
位相同期回路を備える半導体装置を提供することであ
る。

【００１８】この発明の他の目的は、スリープ状態から
高速でロック状態に復帰することのできるクロック制御
回路を備える半導体装置を提供することである。

【００１９】

【課題を解決するための手段】この発明に係る半導体装
置は、外部からの基準クロック信号に位相同期した内部
クロック信号を、基準クロック信号と内部クロック信号
に対応するクロック信号との位相比較結果に基づいて生
成するための位相同期回路と、この位相同期回路からの
内部クロック信号に同期して動作する内部回路と、動作
モード指示信号に応答して、位相同期回路の位相比較動
作による内部クロック信号の少なくとも位相調整情報を
保持するための制御回路を備える。

【００２０】制御回路は、好ましくは、動作モード指示
信号に応答して、基準クロック信号および内部クロック
信号の位相同期回路への伝達を禁止するゲート回路を備
える。位相同期回路は、通常動作時には、基準クロック
信号と内部クロック信号の位相を比較する。

【００２１】また、好ましくは、位相同期回路からの内
部クロック信号を内部回路へ伝達するためのクロックド
ライバがさらに設けられる。制御回路は、好ましくは、
この場合、動作モード指示信号に応答して位相同期回路
からクロックドライバへのクロック信号の転送を禁止す
るためのスイッチ回路を含む。

【００２２】好ましくは、スイッチ回路は、動作モード
指示信号に応答して固定電圧レベルの信号をクロックド
ライバへ伝達する。

【００２３】また、これに代えて、好ましくは、スイッ
チ回路およびクロックドライバの有する遅延時間の合計
の遅延時間を有し、位相同期回路の出力する内部クロッ
ク信号を位相同期回路の入力へ制御回路を介してフィー
ドバックするためのダミー回路が設けられる。制御回路
は、クロックドライバへの内部クロック信号の転送を禁
止するスイッチ回路に加えて、ダミー回路の出力信号の
位相同期回路への返送を停止する停止回路とを含む。

【００２４】好ましくは、停止回路は、基準クロック信
号およびダミー回路の出力信号の位相同期回路への転送
を動作モード指示信号に応答して禁止するゲート回路
と、ダミー回路のクロック信号発生動作を停止させるた
めの回路とを含む。

【００２５】内部回路は、好ましくは、内部クロック信
号に同期して与えられた信号をラッチするラッチ回路
と、このラッチ回路と結合され、与えられた信号に所定
の処理を施して転送する内部ロジック回路とを含む。内
部ロジック回路の入出力信号がラッチ回路を介して転送
される。この半導体装置は、この場合、さらに、動作モ
ード指示信号に応答して内部ロジック回路への電源電圧
の供給を停止するための電源回路を備える。

【００２６】また、これに代えて、位相同期回路は、少
なくとも基準クロック信号と内部クロック信号との位相
差を示す情報を格納する記憶回路を含む。この場合、制
御回路は、好ましくは、動作モード指示信号に応答し
て、この記憶回路の記憶情報を退避させて記憶するデー
タ退避回路を含む。

【００２７】この場合、制御回路は、好ましくは、さら
に、動作モード指示信号に応答して位相同期回路への電
源電圧の供給を停止させる電源回路を含む。

【００２８】この退避回路は、好ましくは、記憶情報の
退避後、ラッチ状態とされる。また、好ましくは、制御
回路は、動作モード指示信号の活性化に応答して記憶回
路の記憶情報を退避回路へ退避させかつ動作モード指示
信号の非活性化に応答して退避情報を記憶回路へ格納す
る。

【００２９】この制御回路は、さらに、好ましくは、こ
の動作モード指示信号の活性化に応答して位相同期回路
への電源電圧の供給を停止する回路を含む。

【００３０】また、位相同期回路は、好ましくは、デジ
タル的に位相調整動作を行なうデジタル回路である。

【００３１】また、好ましくは、動作モード指示信号
は、スリープモード指示信号である。また、これに代え
て、好ましくは、制御回路は、動作モード指示信号に応
答してこの位相同期回路を半導体装置内において、孤立
状態に設定する。

【００３２】動作モード指示信号が指定するスリープモ
ードなどの特定動作モード時において、位相同期回路の
位相比較動作を停止させる。この位相比較動作が停止し
た場合、内部クロック信号の位相／周波数情報は、位相
比較動作停止直前の状態に保持される。したがって、内
部クロック信号を再び与える場合、位相同期回路におい
ては、特定の動作モード移行時における状態から同期引
込動作を行なうことができ、短期間で位相同期回路を再
ロック状態に設定でき、応じて高速で内部クロック信号
外部クロック信号にロックした状態に設定することがで
きる。また、特定動作モード時に内部クロック信号の発
生を停止しているため、スリープモードなどの特定動作
モード時の消費電流を低減することができる。

【００３３】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体集積回路装置の全体の構
成を概略的に示す図である。図１において、この半導体
集積回路装置は、半導体チップ５上に形成される。以下
の説明においては、半導体チップと半導体集積回路装置
とを同一の参照番号５で参照する。内部クロック信号を
発生する位相同期回路として、デジタルＰＬＬ回路９が
用いられる。このデジタルＰＬＬ回路９へは、スイッチ
回路１１を介して外部クロック信号線６からの外部クロ
ック信号ＣＬＫｅｘが基準クロック信号として与えら
れ、また、スイッチ回路１２を介して、クロックドライ
バ２から内部クロック信号線８を介してフィードバック
される内部クロック信号ＣＬＫｉｎが与えられる。

【００３４】デジタルＰＬＬ回路９とクロックドライバ
２の間には、スイッチ回路１０が設けられる。クロック
ドライバ２から出力ノード（内部クロックノード）１３
を介して内部クロック信号ＣＬＫｉｎがラッチ回路３の
クロック入力に与えられる。このラッチ回路３は、内部
論理回路４（ラッチ回路以外の集積回路）に結合され
る。内部論理回路４は、対応のラッチ回路３と信号の授
受を行なう。ラッチ回路３は、内部論理回路４の構成に
応じて複数個設けられるが、図１においては、１個のラ
ッチ回路３を代表的に示す。

【００３５】スイッチ回路１０−１２の各々は、スリー
プモード指示信号ＳＬＥＥＰの活性化時非導通状態とさ
れ、またスリープモード指示信号ＳＬＥＥＰの非活性化
時導通状態となる。すなわち、内部論理回路４が長期に
わたってスタンバイ状態となるスリープモードにおいて
は、スイッチ回路１０−１２がすべて非導通状態とな
り、クロックドライバ２からラッチ回路３へのクロック
信号の伝達は行なわれない。したがって、この内部クロ
ックノード１３において充放電が行われないため、スリ
ープモード時における消費電力を低減することができ
る。

【００３６】また、スイッチ回路１１および１２が非導
通状態であるため、デジタルＰＬＬ回路９へは、クロッ
ク信号ＣＬＫｅｘおよびＣＬＫｉｎは伝達されない。す
なわち、このデジタルＰＬＬ回路９においては、位相比
較動作は行なわれず、先の状態、すなわち、スリープモ
ード移行時の状態を維持し続ける。

【００３７】図２は、図１に示すデジタルＰＬＬ回路９
の構成の一例を概略的に示す図である。図２において、
デジタルＰＬＬ回路９は、スイッチ回路１１を介して与
えられる外部クロック信号ＣＬＫｅｘとスイッチ回路１
２を介して与えられる内部クロック信号ＣＬＫｉｎの位
相を比較する位相比較器９ａと、位相比較器９ａからの
アップ指示信号ＵＰおよびダウン指示信号ＤＯＷＮに従
ってシフト動作を行なうシフトレジスタ９ｂと、シフト
レジスタ９ｂの出力信号に従ってその遅延段数／動作電
流が調整される遅延ライン９ｃを含む。この遅延ライン
９ｃから、スイッチ回路１０に対し内部クロック信号Ｃ
ＬＫｉｎが与えられ、また遅延ライン９ｃの出力する信
号ＣＬＫｉｎが、この遅延ライン９ｃの入力部にフィー
ドバックされる。したがって、この遅延ライン９ｃは、
いわゆるリングオシレータを構成し、その発振周波数お
よび位相が調整される。

【００３８】位相比較器９ａは、スイッチ回路１１およ
び１２の導通時においては、クロック信号ＣＬＫｅｘお
よびＣＬＫｉｎの位相を比較する。外部クロック信号Ｃ
ＬＫｅｘの位相が、内部クロック信号ＣＬＫｉｎの位相
よりも進んでいる場合には、位相比較器９ａは、アップ
指示信号ＵＰを活性化し、シフトレジスタ９ｂの出力信
号を１段シフトさせる。ここで、シフトレジスタ９ｂ
は、その複数の出力信号のうちの１つが活性状態とな
り、遅延ライン９ｃにおける遅延段数を設定する。アッ
プ指示信号ＵＰの活性化時においては、シフトレジスタ
９ｂのシフト動作により、遅延ライン９ｃの遅延段数が
低減され、内部クロック信号ＣＬＫｉｎの遅延時間が短
くなり、内部クロック信号ＣＬＫｉｎの位相が進む。

【００３９】逆の場合には、この位相比較器９ａが、ダ
ウン指示信号ＤＯＷＮを活性化し、シフトレジスタ９ｂ
は、応じて、アップ指示信号ＵＰの活性化時と逆方向
に、その出力信号をシフトさせる。遅延ライン９ｃの遅
延時間が長くなり、内部クロック信号ＣＬＫｉｎの位相
が遅れる。

【００４０】位相比較器９ａは、たとえば、ＥＸＯＲ回
路とセット／リセットフリップフロップで構成され、ク
ロック信号ＣＬＫｅｘおよびＣＬＫｉｎの位相関係に応
じてアップ指示信号ＵＰおよびダウン指示信号ＤＯＷＮ
の一方を活性化する。シフトレジスタ９ｂは双方向シフ
トレジスタであり、アップ指示信号ＵＰおよびダウン指
示信号ＤＯＷＮに従って、その活性状態の出力信号をシ
フトさせる。

【００４１】この構成において、シフトレジスタ９ｂの
出力信号に従って、遅延ライン９ｃの遅延段数が変更さ
れるように構成されてもよく、また、遅延ライン９ｃの
遅延段数の調整により、位相の粗調整を完了し、その
後、各遅延段を構成するインバータ回路の動作電流を調
整する微調整が行われてもよい。いずれの場合において
も、シフトレジスタ９ａには、クロック信号ＣＬＫｉｎ
の周波数および位相情報が格納されている（遅延ライン
９ｃは、リングオシレータを構成している）。

【００４２】デジタルＰＬＬ回路９に対し、スイッチ回
路１１および１２を非導通状態にした場合、クロック信
号ＣＬＫｅｘおよびＣＬＫｉｎは伝達されないため、位
相比較動作は行なわれず、シフトレジスタ９ｂの活性状
態の出力信号の位置は変化しない。したがって、このデ
ジタルＰＬＬ回路９は、スリーブモード指示信号ＳＬＥ
ＥＰの活性化時、シフトレジスタ９ｂの出力信号が固定
された状態で、内部クロック信号ＣＬＫｉｎの位相／周
波数を保持している。

【００４３】スイッチ回路１０は非導通状態であり、ク
ロックドライバ２は、デジタルＰＬＬ回路９からクロッ
ク信号を受けないため、何ら内部クロックノード１３の
ドライブを行なわない。

【００４４】アナログＰＬＬ回路の場合、位相比較結
果、すなわちアップ指示信号ＵＰおよびダウン指示信号
ＤＯＷＮに従って、チャージポンプ回路が動作し、電圧
制御発振器（ＶＣＯ）の発振周波数を制御するための情
報がキャパシタに格納される。すなわち、キャパシタの
チャージポンプ動作を位相比較結果に応じて行なって、
内部クロック信号の周波数／位相をキャパシタの充電電
位により決定している。したがって、スリープモード時
においては、このキャパシタのリーク電流により、周波
数および位相差情報が時間の経過につれて変化してしま
い、この記憶情報が消失してしまう。しかしながら、デ
ジタルＰＬＬ回路９の場合、シフトレジスタ９ｂに、内
部クロック信号ＣＬＫｉｎの周波数および位相情報が保
持されているため、時間が変化しても、電源電圧が供給
されている限り、この情報は損なわれず、安定に保持さ
れる。すなわち、デジタルＰＬＬ回路９は、スイッチ回
路１１および１２が非導通状態となり、比較対象のクロ
ック信号を受けず、位相比較動作を行なわないため、こ
のスリープモード移行時直前の内部クロック信号の周波
数および位相情報を確実に維持することができる。

【００４５】シフトレジスタ９ｂにおいて、ロック状態
の内部クロック信号ＣＬＫｉｎの周波数および位相情報
を記憶していても、スリープモード時においては位相比
較動作は行なっていない。したがって、このスリープ期
間中の動作環境の変化、たとえばスリープモード時に内
部動作が停止し、半導体集積回路装置（チップ）５の発
熱が低減され、そのトランジスタの特性が変化し、デジ
タルＰＬＬ回路９の発振周波数が変化してもこれを補正
することができない。したがって、スリープモード時に
おいて、スリープモード移行時の状態から遅延ラインの
状態の変化により少しは内部クロック信号（遅延ライン
９ｂの発振信号）の周波数および位相が変化する。しか
しながら、シフトレジスタ９ｂはシフト動作は行なわな
いため、スリープモード移行時の周波数および位相情報
は保持されている。

【００４６】スリープ状態から復帰する場合には、スリ
ープモード指示信号ＳＬＥＥＰがＬレベルとなり、スイ
ッチ回路１０−１２がすべてオン状態（導通状態）とな
る。クロックドライバ２からの内部クロック信号ＣＬＫ
ｉｎが再びデジタルＰＬＬ回路９へ与えられ、また外部
クロック信号ＣＬＫｅｘもデジタルＰＬＬ回路９へ与え
られ、位相比較動作が行われる。このデジタルＰＬＬ回
路９の再ロック後において内部論理回路４が通常動作に
復帰する。スリープ状態から通常状態への復帰時に、デ
ジタルＰＬＬ回路９が、そのシフトレジスタ９ｂに、ス
リープ期間に入る直前の内部クロック信号の周波数およ
び位相情報を保持しているため、スリープ期間中の内部
クロック信号の微小な位相変化を補正するだけでよく、
従来のように、ＰＬＬ回路が初期状態から同期引込動作
を行なう構成に比べて、ＰＬＬ再ロックまでに要する時
間は極めて短くすることができ、応じて、スリープ復帰
時におけるＰＬＬ回路のロック時間を大幅に短くするこ
とができる。

【００４７】また、内部クロック信号ＣＬＫｉｎの発生
を停止しており、内部クロックノード１３の充放電は行
われないため、スリープ期間中の消費電力を低減するこ
とができる。

【００４８】［変更例］図３は、この発明の実施の形態
１の変更例の構成を概略的に示す図である。図３におい
て、クロックドライバ２に対し、電源トランジスタ２ａ
を介して電源電圧ＶＣＣが供給され、また内部論理回路
（ラッチ回路以外の集積回路）４に対しては、電源トラ
ンジスタ４ａを介して電源電圧ＶＣＣが供給される。こ
れらの電源トランジスタ２ａおよび４ａは、スリープモ
ード指示信号ＳＬＥＥＰがＨレベルの活性状態となると
非導通状態となる。したがって、スリープ期間中におい
ては、クロックドライバ２および内部論理回路４へは、
電源電圧の供給が停止され、スリープ期間中のリーク電
流に起因する消費電力を低減することができる。ラッチ
回路３は、ラッチ状態にあるため、スリープモード時移
行時の内部論理回路４の状態を保持している。ラッチ回
路３が、ＣＭＯＳ構成の場合、微小なリーク電流が流れ
るだけであり、その消費電流は充分に小さくすることが
できる。

【００４９】なお、このスリープ期間中、スイッチ回路
１０−１２は、非導通状態となり、いわゆるハイインピ
ーダンスとなっている。この場合、デジタルＰＬＬ回路
９において位相比較器９ａが、その入力がハイインピー
ダンス状態のとき、ノイズなどの影響により、位相比較
動作を行ない、シフトレジスタ９ｂがシフト動作を行な
う可能性がある。このようなノイズの影響を防止するた
めに、スイッチ回路１１および１２の出力信号を、スリ
ープモード指示信号ＳＬＥＥＰの活性化時、所定電圧レ
ベル（たとえば接地電圧レベル）に固定するように構成
してもよい。デジタルＰＬＬ回路９において位相比較動
作が行われても、両者の位相は変化しないため比較動作
は行なわれても位相ロック状となり、シフトレジスタ９
ｂのシフト動作は行なわれない。

【００５０】なお、デジタルＰＬＬ回路９は、ＤＳＰ
（デジタル信号プロセッサ）で構成しても良い。ＤＳＰ
が、ＰＬＬ回路と同様の信号処理動作を行なう。このよ
うなＤＳＰを用いる構成であっても、位相調整のために
内部クロック信号の位相および周波数情報は内部で保持
されている。

【００５１】以上のように、この発明の実施の形態１に
従えば、内部クロック信号を生成する位相同期回路をデ
ジタルＰＬＬ回路で構成し、かつスリープ期間中、その
他の回路部分からデジタルＰＬＬ回路を孤立させるよう
に構成しており、応じて、その位相比較動作が停止さ
れ、内部クロック信号の内部論理回路への発生が停止さ
れ、消費電流を低減することができる。また、このスリ
ープモード移行時直前の状態を、デジタルＰＬＬ回路９
が保持するため、スリープ期間完了時、デジタルＰＬＬ
回路９は高速でロック状態へ復帰することができる。

【００５２】［実施の形態２］図４は、この発明の実施
の形態２に従う半導体集積回路装置の全体の構成を概略
的に示す図である。この図４に示す半導体集積回路装置
５においては、スリープモード指示信号ＳＬＥＥＰの活
性化に応答して、デジタルＰＬＬ回路９に格納されてい
る内部クロック信号ＣＬＫｉｎの周波数および位相情報
を退避させるデータ退避回路１４が設けられる。デジタ
ルＰＬＬ回路９へは、クロック信号線６を介して外部ク
ロック信号ＣＬＫｅｘが与えられ、また内部クロック信
号線８を介してクロックドライバ２からの内部クロック
信号ＣＬＫｉｎが与えられる。デジタルＰＬＬ回路９か
らのクロック信号は、ノード７を介してクロックドライ
バ２へ与えられる。このクロックドライバ２の出力する
内部クロック信号ＣＬＫｉｎは内部クロックノード１３
を介してラッチ回路３へ与えられる。このラッチ回路３
は、クロック信号ＣＬＫｉｎに同期して、内部論理回路
（ラッチ回路以外の集積回路）４と信号の送受を行な
う。

【００５３】この図４に示す構成においては、スリープ
期間への移行時においては、データ退避回路１４が活性
化され、デジタルＰＬＬ回路９に格納される内部クロッ
ク信号ＣＬＫｉｎの周波数および位相情報が退避されて
格納される。スリープ期間中デジタルＰＬＬ回路９への
電源供給を遮断する。クロックドライバ２は、電源がた
とえ供給されていても、デジタルＰＬＬ回路９の出力信
号はＬレベルに固定されるため（電源が遮断されてい
る）、内部クロックノード１３へは内部クロック信号Ｃ
ＬＫｉｎが伝達されず（内部クロックノード１３の電圧
レベルが固定される）、この内部クロックノード１３の
充放電は停止され、消費電流が低減される。この場合、
クロックドライバ２に対する電源電圧の供給が停止され
ても良い。

【００５４】スリープ期間から通常動作モードに移行す
るときには、スリープモード指示信号ＳＬＥＥＰが非活
性化される。これに応答して、データ退避回路１４は、
その格納している周波数および位相情報をデジタルＰＬ
Ｌ回路９へ伝達する。デジタルＰＬＬ回路９において
は、このスリープ期間から通常動作モードへの復帰時
に、電源投入が行われており、内部ノードに電圧レベル
の安定化後、データ退避回路１４からの周波数および位
相情報に従って、内部クロック信号ＣＬＫｉｎと外部ク
ロック信号ＣＬＫｅｘの位相比較およびロック動作を開
始する。

【００５５】データ退避回路１４には、スリープ期間へ
の移行時における内部クロック信号ＣＬＫｉｎの周波数
および位相情報が格納されている。したがって、スリー
プ期間からの復帰時においては、スリープ期間移行直前
の状態から、このデジタルＰＬＬ回路９が同期引込動作
およびロック動作を行なうことになり、短時間で、ＰＬ
Ｌ回路９が再ロックすることが可能となる。

【００５６】図５は、図４に示すデジタルＰＬＬ回路９
およびデータ退避回路１４の構成を概略的に示す図であ
る。図５において、デジタルＰＬＬ回路９は、図２に示
す構成と同様、クロック信号ＣＬＫｅｘおよびＣＬＫｉ
ｎの位相を比較する位相比較器９ａと、位相比較器９ａ
の出力信号ＵＰおよびＤＯＷＮに従ってシフト動作を行
なって遅延制御信号を生成するシフトレジスタ９ｂと、
シフトレジスタ９ｂの出力する遅延制御信号に従って遅
延量が調整され、これにより内部クロック信号ＣＬＫｉ
ｎの位相および周波数を調整して内部クロック信号ＣＬ
Ｋｉｎを生成する遅延ライン９ｃと、制御信号ＺＳＬＥ
ＥＰ１に従って電源電圧ＶＣＣをデジタルＰＬＬ回路９
に供給する電源トランジスタ９ｄを含む。

【００５７】データ退避回路１４は、スリープモードエ
ントリ指示信号ＳＬＥＥＰ１に従ってシフトレジスタ９
ｂの格納データをレジスタ回路１４ａへ転送するトライ
ステートバッファ１４ｂと、スリープモードイグジット
指示信号ＳＬＥＥＰ２に従ってレジスタ回路１４ａに格
納されたデータをシフトレジスタ９ｂに転送するトライ
ステートバッファ１４ｃとを含む。このデータ退避回路
１４へは、電源電圧ＶＣＣが常時供給される。次に、こ
の図５に示すデータ退避回路１４およびデジタルＰＬＬ
回路９のデータ転送動作について簡単に図６を参照して
説明する。

【００５８】シフトレジスタ９ｂには、遅延ライン９ｃ
の遅延時間を決定する情報が格納されている。この遅延
ライン９ｃは、実質的にリングオシレータであり、シフ
トレジスタ９ｂの遅延制御信号により遅延時間が設定さ
れ、応じて内部クロック信号ＣＬＫｉｎの発振周期が決
定される。従って、このシフトレジスタ９ｂの遅延制御
信号は、内部クロック信号ＣＬＫｉｎの周波数および位
相を決定しており、シフトレジスタ９ｂには、内部クロ
ック信号ＣＬＫｉｎの位相情報および周波数情報が格納
される。

【００５９】スリープ期間への移行時においてまずスリ
ープモード指示信号ＳＬＥＥＰがＨレベルに立上がる
と、スリープモードエントリ指示信号ＳＬＥＥＰ１がＨ
レベルとなり、トライステートバッファ１４ｂが活性化
され、シフトレジスタ９ｂの格納データがレジスタ回路
１４ａに転送されて格納される。スリープモードエント
リ指示信号ＳＬＥＥＰ１が非活性化されると、制御信号
ＺＳＬＥＥＰ１がＨレベルとなり、電源トランジスタ９
ｄが非導通状態となり、デジタルＰＬＬ回路９への電源
電圧ＶＣＣへの供給が停止される。これにより、スリー
プモードに入り、デジタルＰＬＬ回路９からの内部クロ
ック信号ＣＬＫｉｎの発生が停止される。

【００６０】スリープモード完了時においては、まず、
スリープモード指示信号ＳＬＥＥＰがＬレベルの非活性
状態へ移行し、応じて、制御信号ＺＳＬＥＥＰ１がＬレ
ベルとなる。これにより、まず、電源トランジスタ９ｄ
が導通状態となり、デジタルＰＬＬ回路９へ電源電圧Ｖ
ＣＣが供給され、このデジタルＰＬＬ回路９が動作可能
状態となる。デジタルＰＬＬ回路９への電源投入が完了
し、デジタルＰＬＬ回路９の内部ノードの電圧レベルが
安定化すると、続いてスリープモードイグジット指示信
号ＳＬＥＥＰ２が所定期間Ｈレベルの活性状態となり、
レジスタ回路１４ａに退避されたデータが、トライステ
ートバッファ１４ｃを介してシフトレジスタ９ｂに転送
される。シフトレジスタ９ｂに、スリープ期間移行時の
内部クロック信号ＣＬＫｉｎの周波数および位相情報が
返送され、遅延ライン９ｃの遅延時間が設定される。位
相比較器９ａが、内部クロック信号ＣＬＫｉｎと外部ク
ロック信号ＣＬＫｅｘの位相比較動作を行ない、その比
較結果に従って、アップ指示信号ＵＰおよびダウン指示
信号ＤＯＷＮを選択的に活性化する。

【００６１】シフトレジスタ９ｂには、このスリープ期
間移行時における内部クロック信号の周波数および位相
情報が再格納されており、極めて短時間で、この位相比
較動作にしたがって、再ロックが行われる。

【００６２】なお、スリープモード指示信号ＳＬＥＥＰ
に応答する各信号ＳＬＥＥＰ１、ＺＳＬＥＥＰ１、およ
びＳＬＥＥＰ２は、データ退避回路１４内において、ス
リープモード指示信号ＳＬＥＥＰに応答して生成されて
もよく、また外部からスリープモード指示信号ＳＬＥＥ
Ｐと共に与えられてもよい。データ退避回路１４内でこ
れらの信号ＳＬＥＥＰ１、ＳＬＥＥＰ２、およびＺＳＬ
ＥＥＰ１を作成する場合には、スリープモード指示信号
に応答してワンショットのパルス信号を発生するワンシ
ョットパルス発生回路を設けることにより、これらの信
号を生成することができる。

【００６３】［変更例］図７は、この発明の実施の形態
２の変更例の構成を概略的に示す図である。この図７に
示す構成において、デジタルＰＬＬ回路９とクロックド
ライバ２の間に、スリープモード指示信号ＳＬＥＥＰの
活性化時非導通状態となるスイッチ回路１０が配置され
る。また、クロックドライバ２へは、電源トランジスタ
２ａを介して電源電圧ＶＣＣが供給され、また内部論理
回路（ラッチ回路以外の集積回路）４およびラッチ回路
３へは、電源トランジスタ２０を介して電源電圧ＶＣＣ
が供給される。これらの電源トランジスタ２ａおよび２
０は、スリープモード指示信号ＳＬＥＥＰの活性化時非
導通状態となる。

【００６４】データ退避回路１４およびデジタルＰＬＬ
回路９へは、常時電源電圧ＶＣＣが供給される。データ
退避回路１４は、図５に示すように、スリープ期間移行
時における内部クロック信号ＣＬＫｉｎの周波数および
位相情報を保持している。このデータ退避回路１４は、
デジタルＰＬＬ回路９とのデータ転送動作時のみ、デジ
タルＰＬＬ回路９と結合され、それ以外の期間において
は、電気的に切離される。したがって、このデジタルＰ
ＬＬ回路９が、スリープ期間中において位相比較動作を
行なっても、データ退避回路１４の格納データは影響を
受けず、スリープ期間移行時の内部クロック信号ＣＬＫ
ｉｎの周波数および位相情報を格納する。

【００６５】また、デジタルＰＬＬ回路９が位相比較動
作を行なっても、スイッチ回路１０は、非導通状態にあ
り、クロックドライバ２へは、内部クロック信号は伝達
されない。また、電源トランジスタ２ａおよび２０が、
このスリープ期間中スリープモード指示信号ＳＬＥＥＰ
に従って非導通状態となり、クロックドライバ２、ラッ
チ回路３および内部論理回路４の動作が停止され、内部
クロックノード１３の充放電は行われない。したがっ
て、たとえ、デジタルＰＬＬ回路９が、このスリープ期
間中比較動作を行なっても、何ら内部回路（内部論理回
路４およびラッチ回路３）の動作に影響は及ぼさない。

【００６６】デジタルＰＬＬ回路９が、このスリープ期
間中位相比較動作を行なって、その位相および周波数情
報が大きくずれても、スリープ期間終了時においては、
スリープモードイグジットサイクルにより、データ退避
回路１４の格納データがデジタルＰＬＬ回路９に転送さ
れるため、このデジタルＰＬＬ回路９は高速で、再ロッ
クを行なうことができる。特に、電源電圧ＶＣＣが常時
供給されているため、このデジタルＰＬＬ回路９が、ス
リープ期間完了時、電源電圧を投入して安定化するまで
の期間を待つ必要がなく、高速で、再ロックを行なうこ
とができる。

【００６７】なお、図７に示す構成においては、スリー
プ期間中ラッチ回路３への電源電圧の供給が遮断されて
いる。スリープ期間中においてもラッチ回路３に対し電
源電圧を供給しても良い。このラッチ回路３に対し常時
電源電圧を供給する場合、クロックドライバ２の出力信号が
Ｌレベルの固定されるため（電源電圧の供給が停止され
る）、ラッチ回路３においてスリープモード移行時の情
報／データを保持することができ、スリープモード完了
時において内部論理回路を元の状態（スリープ期間移行
時の状態）に設定することができる。

【００６８】以上のように、この発明の実施の形態２に
従えば、スリープ期間への移行時、内部クロック信号の
周波数および位相情報をデータ退避回路に退避させるよ
うに構成しているため、スリープ期間完了時、このデー
タ退避回路の退避データをデジタルＰＬＬ回路に返送す
ることにより、スリープ期間から通常動作モード復帰時
に、ＰＬＬ回路９の再ロックを行なうことができる。

【００６９】また、スリープ期間においてデータ退避回
路以外の回路の電源供給を停止することにより、スリー
プ期間時の消費電流を低減することができる。

【００７０】［実施の形態３］図８は、この発明の実施
の形態３に従う半導体集積回路装置の全体の構成を概略
的に示す図である。この図８に示す構成においては、デ
ジタルＰＬＬ回路９とクロックドライバ２の間に、ＡＮ
Ｄ回路１６がスイッチ回路として配置される。このＡＮ
Ｄ回路１６は、デジタルＰＬＬ回路９の出力信号と補の
スリープモード指示信号ＺＳＬＥＥＰとを受け、その出
力信号をノード１８を介してクロックドライバ２へ与え
る。

【００７１】また、デジタルＰＬＬ回路９とスイッチ回
路１２の間に、ダミー回路１５が配置される。このダミ
ー回路１５は、ＡＮＤ回路１６の有する遅延時間τ１と
クロックドライバ２が有する遅延時間τ２の合計に等し
い遅延時間（＝τ１＋τ２）を有する。デジタルＰＬＬ
回路９へは、スイッチ回路１１を介してクロック信号線
６からの外部クロック信号ＣＬＫｅｘが与えられ、また
スイッチ回路１２を介して、ダミー回路１５の出力する
クロック信号ＣＬＫｄｕが与えられる。

【００７２】クロックドライバ２からの内部クロック信
号ＣＬＫｉｎが内部クロックノード１３を介してラッチ
回路３に与えられ、このラッチ回路３２内部論理回路４
が結合される。この内部回路の構成は、先の実施の形態
１および２と同様である。

【００７３】この図８に示す構成において、スリープ期
間以外の通常動作時において、スリープモード指示信号
ＳＬＥＥＰおよびＺＳＬＥＥＰは、それぞれＬレベルお
よびＨレベルであり、スイッチ回路１１および１２は、
導通状態あり、またＡＮＤ回路１６は、バッファ回路と
して動作する。ダミー回路１５は、このスリープモード
指示信号ＳＬＥＥＰがＬレベルのとき動作し、デジタル
ＰＬＬ回路９からノード７に与えられたクロック信号を
遅延してノード８上に伝達する。ダミー回路１５の有す
る遅延時間が、ＡＮＤ回路１６の有する遅延時間τ１
と、クロックドライバ２の有する遅延時間τ２の合計に
等しい。すなわち、クロックドライバ２から内部クロッ
クノード１３に伝達される内部クロック信号ＣＬＫｉｎ
とダミー回路１５から内部クロック信号線８上に伝達さ
れるダミークロック信号ＣＬＫｄｕは、ノード７上のデ
ジタルＰＬＬ回路９の出力信号に対して同じ遅延時間を
有しており、したがって、内部クロック信号ＣＬＫｉｎ
およびダミークロック信号ＣＬＫｄｕは、同相の同期し
た信号である。

【００７４】デジタルＰＬＬ回路９が、外部クロック信
号ＣＬＫｅｘとダミークロック信号ＣＬＫｄｕの位相差
に応じてダミークロック信号ＣＬＫｄｕの位相調整を行
ない、クロックドライバ２からは、このダミークロック
信号ＣＬＫｄｕを通して外部クロック信号ＣＬＫｅｘと
同相の（ロックした）内部クロック信号ＣＬＫｉｎが生
成される。

【００７５】スリープ期間に移行すると、まず、補のス
リープモード指示信号ＺＳＬＥＥＰがＬレベルとなり、
ノード１８上のＡＮＤ回路１６の出力信号がＬレベルに
固定され、応じて、クロックドライバ２からの内部クロ
ック信号ＣＬＫｉｎもＬレベルに固定される。次いで、
スリープモード指示信号ＳＬＥＥＰ２がＨレベルとさ
れ、ダミー回路１５への電源電圧の供給を停止し、かつ
スイッチ回路１１および１２を非導通状態に設定する。
この状態においては、デジタルＰＬＬ回路９は、他回路
から孤立した状態にあり、クロック信号が転送されてい
ないため、位相比較動作を行なわず、このスリープ期間
移行時における内部クロック信号（ダミークロック信
号）の周波数および位相情報を保持する。

【００７６】スリープ期間から通常動作モードに移行す
る場合には、まずスリープモード指示信号ＳＬＥＥＰを
Ｌレベルの非活性状態とし、ダミー回路１５に電源電圧
を供給し、またスイッチ回路１１および１２を導通状態
に設定する。デジタルＰＬＬ回路９は、外部クロック信
号ＣＬＫｅｘとダミークロック信号ＣＬＫｄｕの位相比
較動作を行ない、ダミークロック信号ＣＬＫｄｕの位相
／周波数を調整する。このとき、デジタルＰＬＬ回路９
は、スリープ期間移行時における状態を保持しているた
め、短期間でダミークロック信号ＣＬＫｄｕの外部クロ
ック信号ＣＬＫｅｘに対する再ロックを行なうことがで
きる。

【００７７】この再ロック後、補のスリープモード指示
信号ＺＳＬＥＥＰをＨレベルとし、ＡＮＤ回路１６をイ
ネーブルする。応じて、ＡＮＤ回路１６およびクロック
ドライバ２を介して、デジタルＰＬＬ回路９からのクロ
ック信号に従って内部クロック信号ＣＬＫｉｎが内部ク
ロックノード１３に伝達される。この場合、内部クロッ
ク信号ＣＬＫｉｎは、外部クロック信号ＣＬＫｅｘとロ
ックした状態であり、内部論理回路４およびラッチ回路
３は、正確に動作する。

【００７８】ダミー回路１５の遅延時間をスイッチ回路
１６およびクロックドライバ２の有する遅延時間の合計
の遅延時間と同一に設定することは、たとえば回路シミ
ュレーションに基づいて、遅延回路の段数および遅延段
の構成するトランジスタのサイズ（ＭＯＳトランジスタ
の場合チャネル幅とチャネル長との比）を調整すること
により容易に実現することができる。

【００７９】また、ダミー回路１５は、この半導体装置
の全体にわたってクロックを供給するクロックドライバ
２に比べるとこの電流駆動能力は十分小さくて済み、ま
た、ダミー回路１５は、単に位相同期のためのフィード
バックループを構成することが要求されるだけであり、
複数のクロックパスをドライブする必要がなく、クロッ
クドライバ２に比べて、その構成要素数も小さくするこ
とができる。したがって、ダミー回路１５を設けても、
その占有面積および消費電力はともに十分小さくするこ
とができる。

【００８０】なお、この図８に示す構成において、ダミ
ー回路１５は、スリープ期間中も、常時電源電圧を供給
されてもよい。この場合には、デジタルＰＬＬ回路９と
ダミー回路１５を分離するために、スイッチ回路を設
け、スリープ期間中デジタルＰＬＬ回路９とダミー回路
１５とを切離す。この場合でも、ダミー回路１５の消費
電流は上述のように十分小さく、スリープ期間中におけ
る消費電流は十分小さくすることができる。

【００８１】なお、図８に示す構成においては、内部ク
ロック制御のために、ＡＮＤ回路１６が用いられてい
る。しかしながら、このＡＮＤ回路１６に代えて、ＮＡ
ＮＤ回路が用いられてもよく、また、トランスファーゲ
ートで構成される選択回路を用いてもよい。選択回路を
用いる場合、スリープモード指示信号に従って、トラン
スファーゲートを選択的に導通状態に設定して電源電圧
または接地電圧の固定電圧とデジタルＰＬＬ回路９の一
方を選択する。

【００８２】また、スイッチ回路１１および１２を設け
る代わりに、図４に示すように、データ退避回路１４が
用いられてもよい。この図４の構成にダミー回路を適用
する場合、デジタルＰＬＬ回路９の電源電圧の供給が停
止される。

【００８３】また、スイッチ回路１１および１２に代え
て実施の形態２におけるデータ退避回路１４が用いられ
ても良い。この場合、スリープ期間中はデジタルＰＬＬ
回路９に対する電源供給を停止する。

【００８４】以上のように、この発明の実施の形態３に
従えば、内部クロック信号にロックしたダミークロック
信号をダミー回路を用いて生成し、スリープ期間中にお
いては、内部クロック信号の電圧レベルを固定し、ま
た、デジタルＰＬＬ回路へのクロック信号の伝達を禁止
しており、デジタルＰＬＬ回路が、スリープ期間移行時
の状態を保持することができ、スリープ期間完了後ＰＬ
Ｌ回路が高速で再ロックし、かつスリープ期間中の消費
電力を大幅に低減することができる。

【００８５】［実施の形態４］図９は、この発明の実施
の形態４に従う半導体集積回路装置の全体の構成を概略
的に示す図である。この図９に示す構成は、図８に示す
構成と以下の点において異なっている。すなわち、内部
論理回路（ラッチ回路以外の集積回路）４は、電源ノー
ド３１から、スイッチ回路３０を介して電源電圧ＶＣＣ
を供給される。スイッチ回路３０は、第２のスリープモ
ード指示信号ＳＬＥＥＰ２がＨレベルであり、スリープ
期間を示すときには、非導通状態となり、内部論理回路
４への電源電圧ＶＣＣの供給を停止する。

【００８６】ラッチ回路３は、電源ノード３２に結合さ
れ、常時、電源電圧（ＶＣＣ）を供給される。スイッチ
回路１１および１２ならびにダミー回路１５は、第１の
スリープモード指示信号ＳＬＥＥＰ１に応答してそれぞ
れ非導通状態および非活性状態となる。

【００８７】他の構成は、図８に示す構成と同じであ
り、対応する部分には同一参照番号を付し、その詳細説
明は省略する。

【００８８】この図９に示す構成において、通常動作時
においては、スリープモード指示信号ＳＬＥＥＰ１およ
びＳＬＥＥＰ２はＬレベルであり、スイッチ回路１１、
１２および３０はすべて導通状態にあり、また、ダミー
回路１５が活性状態にあり、先の実施の形態３の通常動
作時と同様の動作が行われる。すなわち、デジタルＰＬ
Ｌ回路９により、ダミー回路１５からのダミークロック
信号ＣＬＫｄｕと外部クロック信号ＣＬＫｅｘとの位相
比較に基づいて、内部クロック信号ＣＬＫｉｎ（ダミー
クロック信号ＣＬＫｄｕ）の位相調整が行われる。

【００８９】スリープ期間に移行すると、まず補のスリ
ープモード指示信号ＺＳＬＥＥＰがＬレベルとされ、Ａ
ＮＤ回路１６からノード１８に出力される信号がＬレベ
ルとなり、応じてクロックドライバ２からの内部クロッ
ク信号ＣＬＫｉｎがＬレベルに固定される。したがっ
て、内部クロックノード１３の電圧レベルがＬレベルに
固定され、ラッチ回路３はラッチ状態を維持する。

【００９０】次いで、スリープモード指示信号ＳＬＥＥ
Ｐ１およびＳＬＥＥＰ２をＬレベルからＨレベルに駆動
し、スイッチ回路１１、１２および３０をすべて非導通
状態とし、またダミー回路１５に対する電源電圧の供給
を停止する（この経路は示さず）。応じて、デジタルＰ
ＬＬ回路９へのクロック信号ＣＬＫｅｘおよびＣＬＫｄ
ｕの供給が停止され、また、内部論理回路４に対する電
源電圧ＶＣＣの供給が停止される。この内部論理回路４
への電源電圧の供給を停止することにより、ラッチ回路
３においてスリープ期間移行直前の情報を記憶した状態
で、内部論理回路４おけるリーク電流を遮断することが
でき、スリープ期間中における消費電流を大幅に低減す
ることができる。

【００９１】スリープ期間から、通常動作状態に移行す
るときには、まずスリープモード指示信号ＳＬＥＥＰ１
をＬレベルとして、スイッチ回路１１および１２を導通
状態とし、またダミー回路１５へ電源電圧を供給する。
この状態においては、デジタルＰＬＬ回路９のフィード
バックループが動作するため、ダミークロック信号ＣＬ
Ｋｄｕと外部クロック信号ＣＬＫｅｘの位相同期が確立
する。位相同期確立動作と並行して、第２のスリ−プモ
ード指示信号ＳＬＥＥＰ２をＬレベルとして、スイッチ
回路３０を導通状態とし、内部論理回路４へ電源電圧Ｖ
ＣＣを供給する。この後、補のスリープモード指示信号
ＺＳＬＥＥＰをＨレベルとし、デジタルＰＬＬ回路９か
らのロック状態にある安定なクロック信号をＡＮＤ回路
１６を介してノード１８へ伝達する。クロックドライバ
２は、ノード１８を介してＡＮＤ回路１６から与えられ
るクロック信号に従って内部クロックノード１３を駆動
し、この内部クロックノード１３に結合される各ラッチ
回路３に対して、安定な外部クロック信号ＣＬＫｅｘに
ロックした内部クロック信号ＣＬＫｉｎが伝達される。

【００９２】スリープ期間中、内部クロックノード１３
の電圧レベルは固定されており、フローティング状態と
なるのが防止されており、ラッチ回路３は、確実にラッ
チ状態にあり、そのスリープ期間移行直前の状態を保持
しており、スリープ期間完了後、即座に内部論理回路４
をスリープ期間移行直前の状態に復帰させることができ
る。

【００９３】なお、この図９に示す構成において、スリ
ープモード指示信号ＳＬＥＥＰ１およびＳＬＥＥＰ２
は、同じ信号であってもよい。

【００９４】［変更例］図１０は、この発明の実施の形
態４の変更例の構成を概略的に示す図である。この図１
０に示す構成は、図９に示す構成と以下の点において異
なっている。すなわち、デジタルＰＬＬ回路９の出力ノ
ード７とダミー回路１５の間に、第１のスリープモード
指示信号ＳＬＥＥＰ１に応答するスイッチ回路４０が設
けられる。スイッチ回路４０は、この第１のスリープモ
ード指示信号ＳＬＥＥＰ１が活性状態にありスリープ期
間を示すときには非導通状態とされる。また、ダミー回
路１５へは、電源電圧が常時供給される。他の構成は、
図９に示す構成と同じであり、対応する部分には同一参
照番号を付し、その詳細説明は省略する。

【００９５】この図１０に示す構成においては、スリー
プ期間中、デジタルＰＬＬ回路９とダミー回路１５と
は、スイッチ回路４０により切離される。すなわち、デ
ジタルＰＬＬ回路９は、スイッチ回路１１、１２および
４０により、フィードバックループから完全に切離さ
れ、位相比較動作を行なわない。

【００９６】この図１０に示す構成の場合、ダミー回路
１５へは常時電源電圧が供給されており、スリープ期間
完了後、スイッチ回路１１、１２および４０を導通状態
とすると、即座に、このデジタルＰＬＬ回路９のフィー
ドバックループを介してダミークロック信号ＣＬＫｄｕ
を伝達することができ、ダミー回路１５の電源電圧が安
定化するまで待つ必要がなく、高速で再ロックを行なう
ことができる。

【００９７】なお、本実施の形態４においてもスイッチ
回路１１および１２にかえてデータ退避回路が用いられ
ても良い。この場合、デジタルＰＬＬ回路の電源電圧を
スリープ期間中遮断することができるため、スリープ期
間中の消費電流をさらに低減することができる。

【００９８】以上のように、この発明の実施の形態４に
従えば、スリープ期間中、少なくとも内部論理回路への
電源電圧の供給を停止しており、スリープ期間中の少な
くとも内部論理回路におけるリーク電流の消費電流を削
減することができ、スリープ期間中の消費電流を低減す
ることができる。

【００９９】［適用例］上述の説明においては、内部論
理回路４は、ラッチ回路３と信号の授受を行なうように
説明している。しかしながら、この半導体装置は、クロ
ック信号に同期して動作する半導体装置であればよく、
内部に、外部クロック信号との位相同期を確立するため
の位相同期回路を有するクロック同期型半導体記憶装置
に対しても本発明は適用可能である。

【０１００】また、デジタルＰＬＬ回路が位相同期回路
として説明されている。しかしながら、デジタルＤＬＬ
回路が、内部クロック信号発生回路として用いられる場
合でも、本発明は適用可能である。

【０１０１】

【発明の効果】以上のように、この発明に従えば、スリ
ープ期間中、デジタル回路で構成される位相同期回路の
位相および周波数情報を保持するように構成しており、
スリープ期間完了時高速で、位相同期回路をロック状態
とすることができ、再ロック時間を大幅に低減すること
ができ、またスリープ期間中内部クロック信号の発生を
停止しており、スリープ期間中の消費電流を大幅に低減
することができる。

【０１０２】すなわち、特定動作モードを指定する動作
モード指示信号に応答して位相同期回路における内部ク
ロック信号の少なくとも位相情報を保持するように構成
することにより、たとえばスリープ期間などの特定動作
モード完了時高速で内部クロック信号と基準クロック信
号との位相同期を確立させることができる。

【０１０３】また、動作モード指示信号に応答して基準
クロック信号および内部クロック信号の位相同期回路へ
の伝達を禁止することにより、確実にかつ容易に位相同
期回路での位相比較動作を停止させることができ、動作
モード変更時の状態を保持することができ、また、この
動作モードの元の状態への復帰時、高速で基準クロック
信号と内部クロック信号との同期を確立することができ
る。

【０１０４】また、クロックドライバへのクロック信号
の転送を禁止することにより、特定動作モード時このク
ロックドライバの動作を停止させることができ、応じて
特定動作モード時の消費電流を低減することができる。

【０１０５】また、このスイッチ回路から特定動作期間
中に固定電圧をクロックドライバに伝達することによ
り、次段のラッチ回路を確実にラッチ状態に設定するこ
とができ、特定期間中、確実に特定動作モード移行時直
前の状態を保持することができ、特定動作期間完了時に
元の状態に高速で復帰することができる。

【０１０６】また、スイッチ回路とクロックドライバの
有する遅延時間の合計の遅延時間を有するダミー回路を
設け、このダミー回路の出力するダミークロック信号と
基準クロック信号との位相比較をするとともに、スイッ
チ回路の出力信号のクロックドライバへの転送を特定動
作モード時禁止しかつダミー回路の出力信号の位相同期
回路への返送を停止することにより、特定動作モード以
外の動作モード時において内部クロック信号と基準クロ
ック信号との位相同期を確立することができ、かつ特定
動作モード時内部クロック信号の発生を停止することが
でき消費電流を低減することができかつ位相同期回路に
よりもとの状態の情報を保持することにより特定動作モ
ード完了時高速で元の状態に復帰することができる。

【０１０７】また、特定動作モード時において内部回路
に対する電源電圧の供給を停止させることにより、特定
動作モード時における消費電流を低減することができ
る。

【０１０８】また、特定動作モード時にダミー回路のク
ロック発生動作を停止させることによりダミー回路の出
力の充放電が停止され消費電流をさらに低減することが
できる。

【０１０９】また、特定動作モード時に内部ロジック回
路に対し電源電圧の供給を停止することにより、特定動
作モード時の消費電流を低減することができる。

【０１１０】また、特定動作モード時に位相同期回路の
有する少なくとも位相情報を退避させることにより、特
定動作モード時において、内部クロック信号の少なくと
も位相情報を正確に保持することができる。

【０１１１】またこの状態において、位相同期回路に対
する電源電圧の供給を停止することにより、特定動作モ
ード時における消費電流を低減することができる。

【０１１２】また、この状態において退避回路をパルス
的に動作させ、特定動作モード時にはラッチ状態とする
ことにより、たとえ位相同期回路が特定動作モード時位
相比較動作を行なっても、この特定動作モード移行時の
少なくとも位相情報を正確かつ確実に保持することがで
きる。

【０１１３】また、特定動作モード時に位相同期回路の
情報を退避回路に退避させ、かつこの特定動作モード完
了時退避回路からこの退避情報を位相同期回路へ返送す
ることにより、確実に特定動作モード時において位相同
期回路の状態にかかわらず位相情報を保持することがで
き、また位相同期回路を、特定動作モード移行時の状態
に設定することができる。

【０１１４】また、この特定動作モード時において位相
同期回路に対する電源電圧の供給を停止することによ
り、特定動作モード時の消費電流を低減することができ
る。

【０１１５】また、位相同期回路としてデジタル回路を
利用することにより、電源電圧が供給されている限り、
リーク電流などの影響を受けることなく正確に少なくと
も位相情報を保持することができる。

【０１１６】特定動作モードがスリープモードの場合、
低消費電流が要求されるスリープモード時の電流を大幅
に低減することができ、たとえば電池駆動の携帯機器な
どの用途に適した半導体装置を実現することができる。

【０１１７】また、特定動作モード時に位相同期回路を
孤立状態に設定することにより、この位相同期回路の位
相比較動作を停止させることができ、応じて特定動作モ
ードにおいても正確に元の状態についての情報を保持す
ることができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体集積回
路装置の全体の構成を概略的に示す図である。

【図２】 図１に示すデジタルＰＬＬ回路の構成の一例
を示す図である。

【図３】 この発明の実施の形態１の変更例の構成を概
略的に示す図である。

【図４】 この発明の実施の形態２に従う半導体集積回
路装置の要部の構成を概略的に示す図である。

【図５】 図４に示すデータ退避回路およびデジタルＰ
ＬＬ回路の構成を概略的に示す図である。

【図６】 図５に示す回路の動作を示す信号波形図であ
る。

【図７】 この発明の実施の形態２の変更例の構成を概
略的に示す図である。

【図８】 この発明の実施の形態３に従う半導体集積回
路装置の全体の構成を概略的に示す図である。

【図９】 この発明の実施の形態４に従う半導体集積回
路装置の要部の構成を概略的に示す図である。

【図１０】 この発明の実施の形態４の変更例の構成を
概略的に示す図である。

【図１１】 従来の半導体集積回路装置の構成を概略的
に示す図である。

【図１２】 図１１に示すＰＬＬ回路の構成を概略的に
示す図である。

【図１３】 図１１に示すラッチ回路および内部論理回
路の構成を概略的に示す図である。

【符号の説明】

２ クロックドライバ、３ ラッチ回路、４ 内部論理
回路、９ デジタルＰＬＬ回路、９ａ 位相比較器、９
ｂ シフトレジスタ、９ｃ 遅延ライン、１０，１１，
１２ スイッチ回路、４ａ 電源トランジスタ、１４
データ退避回路、１５ ダミー回路、１６ ＡＮＤ回
路、３０，４０ スイッチ回路。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 13/42 ３５０ Ｇ０６Ｆ 1/04 ３３０Ａ ５Ｋ０４７ Ｈ０３Ｋ 5/14 ３４０Ａ Ｈ０３Ｌ 7/06 Ｈ０３Ｌ 7/06 Ｂ Ｆターム(参考） 5B011 EA09 LL13 5B077 FF11 GG04 GG15 GG34 MM02 5B079 BA11 BB01 BC01 BC03 CC02 CC14 DD08 DD13 5J001 AA11 BB23 DD09 5J106 AA05 CC24 CC59 DD08 DD38 DD39 DD42 KK03 KK40 5K047 AA02 GG10 GG45 GG52 MM27 MM36 MM48 MM63

Claims (15)

【特許請求の範囲】
1. 【請求項１】 外部からの基準クロック信号に位相同期
   した内部クロック信号を、前記基準クロック信号と前記
   内部クロック信号に対応するクロック信号との位相比較
   結果に基づいて生成するための位相同期回路、 前記位相同期回路からの内部クロック信号に同期して動
   作する内部回路、および動作モード指示信号に応答し
   て、前記位相同期回路の位相比較動作による前記内部ク
   ロック信号の少なくとも位相調整情報を保持するための
   制御回路を備える、半導体装置。
2. 【請求項２】 前記位相同期回路は前記基準クロック信
   号と前記内部クロック信号との位相を比較し、 前記制御回路は、前記動作モード指示信号に応答して、
   前記基準クロック信号および前記内部クロック信号の前
   記位相同期回路への伝達を禁止するゲート回路を備え
   る、請求項１記載の半導体装置。
3. 【請求項３】 前記位相同期回路からの内部クロック信
   号を前記内部回路へ伝達するためのクロックドライバを
   さらに備え、 前記制御回路は、前記動作モード指示信号に応答して、
   前記位相同期回路から前記クロックドライバへのクロッ
   ク信号の伝達を禁止するためのスイッチ回路をさらに備
   える、請求項２記載の半導体装置。
4. 【請求項４】 前記スイッチ回路は前記動作モード指示
   信号に応答して固定電圧レベルの信号を前記クロックド
   ライバへ伝達する、請求項３記載の半導体装置。
5. 【請求項５】 前記位相同期回路からの内部クロック信
   号を前記内部回路へ伝達するためのクロックドライバ
   と、 前記位相同期回路からの内部クロック信号を前記位相同
   期回路へ前記内部クロックに対応する信号として伝達す
   るダミー回路をさらに備え、 前記制御回路は、 前記位相同期回路の出力する内部クロック信号の転送を
   前記動作モード指示信号に応答して禁止するスイッチ回
   路と、 前記ダミー回路の出力信号の前記位相同期回路への返送
   を、前記動作モード指示信号に応答して停止させる停止
   回路とを含み、 前記ダミー回路は、前記スイッチ回路および前記クロッ
   クドライバの有する遅延時間の合計の遅延時間を有す
   る、請求項１記載の半導体装置。
6. 【請求項６】 前記停止回路は、 前記動作モード指示信号に応答して前記基準クロック信
   号および前記ダミー回路の出力信号の前記位相同期回路
   への伝達を禁止するゲート回路と、 前記動作モード指示信号に応答して、前記ダミー回路の
   クロック信号発生動作を停止させる回路とを備える、請
   求項５記載の半導体装置。
7. 【請求項７】 前記内部回路は、前記内部クロック信号
   に同期して、与えられた信号をラッチするラッチ回路
   と、前記ラッチ回路に結合され、与えられた信号に所定
   の処理を施して転送する内部ロジック回路とを含み、前
   記内部ロジック回路の入出力信号が、前記ラッチ回路を
   介して転送され、 前記半導体装置はさらに、 前記動作モード指示信号に応答して前記内部ロジック回
   路への電源電圧の供給を停止する電源回路を備える、請
   求項１記載の半導体装置。
8. 【請求項８】 前記位相同期回路は、少なくとも前記基
   準クロック信号と前記内部クロック信号との位相差を示
   す情報を格納する記憶回路を含み、 前記制御回路は、前記動作モード指示信号に応答して、
   前記記憶回路の記憶情報を退避させて記憶するデータ退
   避回路を備える、請求項１記載の半導体装置。
9. 【請求項９】 前記制御回路はさらに、前記動作モード
   指示信号に応答して前記位相同期回路への電源電圧の供
   給を停止させる電源回路を備える、請求項８記載の半導
   体装置。
10. 【請求項１０】 前記退避回路は、前記記憶情報の退避
    後ラッチ状態となる、請求項８記載の半導体装置。
11. 【請求項１１】 前記制御回路は、前記動作モード指示
    信号の活性化に応答して前記記憶回路の記憶情報を前記
    退避回路へ退避させかつ前記動作モード指示信号の非活
    性化に応答して該退避情報を前記記憶回路へ格納する、
    請求項１記載の半導体装置。
12. 【請求項１２】 前記制御回路はさらに、前記動作モー
    ド指示信号の活性化に応答して前記位相同期回路への電
    源電圧の供給を停止する回路を含む、請求項１０記載の
    半導体装置。
13. 【請求項１３】 前記位相同期回路は、デジタル的に位
    相調整動作を行なうデジタル回路である、請求項１記載
    の半導体装置。
14. 【請求項１４】 前記動作モード指示信号は、前記内部
    回路の動作が長期にわたって停止するスリープモード時
    に活性化されるスリープモード指示信号である、請求項
    １記載の半導体装置。
15. 【請求項１５】 前記制御回路は、前記動作モード指示
    信号に応答して前記位相同期回路を該半導体装置内にお
    いて孤立状態に設定する、請求項１記載の半導体装置。