JP2013201754A - デジタルpll回路及びクロック発生器 - Google Patents
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Abstract
【解決手段】発振器20と、入力分周器30と、分周器30から出力される基準クロック信号REFと内部クロック信号CLKについて位相及び周波数を比較して該比較に基づいたデジタルデータD1を出力する時間デジタル変換器101と、デジタルデータD1を入力してデジタルデータW1を出力するデジタルループフィルタ102と、フィルタ102から出力されるデジタルデータW1を時系列的に保持するデータ保持部103と、保持部103から出力されるデジタルデータW2とデジタルデータW1の一方を選択しデジタルデータW3として出力するスイッチ104と、デジタルデータW3に従い周波数が制御されるデジタル制御発振器105と、スイッチ104の入力データの切り替え制御、及び、発振器20と分周器30と変換器101、及びフィルタ102の動作開始/停止制御を行うデータ制御部106を有する。
【選択図】図3
Description
REF=38.4MHz/((1171×1+1172×7)/8)=32.768KHz=CLK (1)
このことから入力分周器30の分周周期は32.768KHzのクロック信号8発分であり、時間デジタル変換器101で行う位相比較8回分が周期となる。
W1=Kp×D1+Z-1ITD+Ki×D1 (2)
データ切り替え用スイッチ104がデジタル制御発振器105へ出力するデータとしてデータW1がデータ制御部106の制御により選択された場合、W3=W1となるため、デジタル制御発振器105はデジタルループフィルタ102の出力W1で制御され、通常のデジタルPLLとして動作する。
とデータ切り替え用スイッチ104が縦続接続されているが、図5に示すような構成を採
ることもできる。図5に示した、データ切り替え用スイッチ104を含むデジタルループ
フィルタ102を用いれば、アキュムレータ107をデータ制御部106からの出力信号
C3によりにより停止させることで、中心となる基準デジタルデータとしてデータITD
を用いることもできる。
20 発振器
30 入力分周器
101 時間デジタル変換器
102 デジタルループフィルタ
103 データ保持部
104 データ切り替え用スイッチ
105 デジタル制御発振器
106 データ制御部
107 アキュムレータ
108 加算器
109 係数(Kp)乗算器
110 係数(Ki)乗算器
Claims (9)
- デジタルPLL回路であって、
基準クロック信号と内部クロック信号を比較して、該比較結果に基づいた第1デジタルデータを出力する時間デジタル変換器と、
前記第1デジタルデータを入力して第2デジタルデータを出力するデジタルループフィルタと、
前記第2デジタルデータに従い発振周波数が制御されるデジタル制御発振器と、
前記第2デジタルデータを時系列的に保持するデータ保持部と、
前記データ保持部に時系列的に保持された前記第2デジタルデータ及び前記デジタルループフィルタからの前記第2デジタルデータの一方を前記デジタル制御発振器に入力するように切り替え制御を行うデータ制御部と
を有することを特徴とするデジタルPLL回路。 - 請求項1に記載のデジタルPLL回路において、
前記データ制御部は、前記データ保持部に時系列的に保持された前記第2デジタルデータを選択して前記デジタル制御発振器に入力するときは、前記時間デジタル変換器及び前記デジタルループフィルタの少なくとも一方を停止させる制御を行うことを特徴とするデジタルPLL回路。 - 請求項1に記載のデジタルPLL回路において、
前記データ制御部が前記データ保持部に時系列的に保持された前記第2デジタルデータを選択して前記デジタル制御発振器に入力するときは、前記データ保持部は時系列的に保持された前記第2デジタルデータを繰り返し出力することを特徴とするデジタルPLL回路。 - 請求項1に記載のデジタルPLL回路において
前記データ保持部は、時系列的に保持する前記第2デジタルデータとして、中心となる基準デジタルデータからの差分データを保持し、前記基準デジタルデータと前記差分データを加算して出力することを特徴とするデジタルPLL回路。 - 請求項1乃至4のいずれか一項に記載のデジタルPLL回路を有するクロック発生器であって、
発振器と、
前記発振器の出力を分周して前記基準クロック信号を出力する分周器と
を備え、
前記データ制御部が前記データ保持部に時系列的に保持された前記第2デジタルデータを選択して前記デジタル制御発振器に入力するときは、前記データ制御部は、前記発振器と前記分周器と前記時間デジタル変換器と前記デジタルループフィルタの少なくとも一つを停止させる制御を行うことを特徴とするクロック発生器。 - 請求項1乃至4のいずれか一項に記載のデジタルPLL回路を有するクロック発生器であって、
発振器と、
前記発振器の出力を分周して前記基準クロック信号を出力する分周器と
を備え、
前記分周器が小数分周器であるとき、前記データ保持部は、前記分周器の分周周期の逓倍の時間、前記第2デジタルデータを時系列的に保持することを特徴とするクロック発生器。 - 請求項1乃至4のいずれか一項に記載のデジタルPLL回路を有するクロック発生器であって、
発振器と、
前記発振器の出力を分周して前記基準クロック信号を出力する分周器と
を備え、
前記データ制御部が前記デジタル制御発振器への入力データを、前記データ保持部に時系列的に保持された前記第2デジタルデータから、前記デジタルループフィルタからの前記第2デジタルデータに切り替える場合、該切り替えを前記内部クロック信号に同期して行うことを特徴とするクロック発生器。 - デジタルPLL回路であって、
基準クロック信号と内部クロック信号を比較して、該比較結果に基づいた第1デジタルデータを出力する時間デジタル変換器と、
前記第1デジタルデータを入力して第2デジタルデータを出力するデジタルループフィルタと、
前記第2デジタルデータに従い発振周波数が制御されるデジタル制御発振器と、
前記デジタルループフィルタが備える比例係数乗算器からの第3デジタルデータを時系列的に保持するデータ保持部と、
前記データ保持部に時系列的に保持された前記第3デジタルデータおよび前記比例係数乗算器からの前記第3デジタルデータの一方を前記デジタル制御発振器に入力するように切り替え制御を行うデータ制御部と
を有することを特徴とするデジタルPLL回路。 - 請求項8に記載のデジタルPLL回路において
前記データ保持部は、時系列的に保持する前記第3デジタルデータとして、中心となる基準デジタルデータからの差分データを保持し、前記基準デジタルデータと前記差分データを加算して出力することを特徴とするデジタルPLL回路。
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