JP5795347B2 - デジタルｐｌｌ回路及びクロック発生器 - Google Patents

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Description

本発明はデジタルＰＬＬ回路及び該デジタルＰＬＬ回路を有するクロック発生器に関し、特に詳細には、該デジタルＰＬＬ回路の低消費電流化に関するものである。
図１はデジタルＰＬＬを含む半導体装置の低消費電流化に関する一例を示す図である。なお、図１に示す構成としては、例えば特開２００２−１３５２３７号公報が参照される。図１を参照すると、消費電流を削減する方法として、デジタルＰＬＬの入出力部にスイッチを備え、ＳＬＥＥＰ信号でその他の回路から切り離し、不要時は停止させることで消費電流を削減している。
また、デジタルＰＬＬそのものの消費電流を削減する技術としては、デジタル処理速度を遅くすることで消費電流を減らす技術もある。図２はその一例であり、例えば特開平５−２３５７５１号公報が参照される。
特開２００２−１３５２３７号公報 特開平５−２３５７５１号公報
特許文献１は装置全体として低消費電流化を図るのもので、ＰＬＬ単体における低消費電流化とは異なる。また、特許文献２はデジタルオーディオデータ等からクロックを抽出するデジタル信号処理型ＰＬＬに関するもので、デジタルの演算量を少なくすることで従来技術に比べ低消費電流化を行っているものであり、ＰＬＬそのものの低消費電流化としては十分でない。
そこで本発明は、上記の問題点に鑑みてなされたものであって、低消費電流デジタルＰＬＬ回路の提供を目的とする。
上記課題を解決するために出願人が案出した本発明の一態様は、デジタルＰＬＬ回路であって、基準クロック信号と内部クロック信号を比較して、該比較結果に基づいた第１デジタルデータを出力する時間デジタル変換器と、上記第１デジタルデータを入力して第２デジタルデータを出力するデジタルループフィルタと、上記第２デジタルデータに従い発振周波数が制御されるデジタル制御発振器と、上記第２デジタルデータを時系列的に保持するデータ保持部と、上記データ保持部に時系列的に保持された上記第２デジタルデータ及び上記デジタルループフィルタからの上記第２デジタルデータの一方を上記デジタル制御発振器に入力するように切り替え制御を行うデータ制御部とを有する。
好ましくは、上記態様のデジタルＰＬＬ回路において、上記データ制御部は、上記データ保持部に時系列的に保持された上記第２デジタルデータを選択して上記デジタル制御発振器に入力するときは、上記時間デジタル変換器及び上記デジタルループフィルタの少なくとも一方を停止させる制御を行うことができ、或いは、上記データ制御部が上記データ保持部に時系列的に保持された上記第２デジタルデータを選択して上記デジタル制御発振器に入力するときは、上記データ保持部は時系列的に保持された上記第２デジタルデータを繰り返し出力することができ、或いは、上記データ保持部は、時系列的に保持する上記第２デジタルデータとして、中心となる基準デジタルデータからの差分データを保持し、上記基準デジタルデータと上記差分データを加算して出力することができる。
本発明の別の態様は、上記態様のデジタルＰＬＬ回路を有するクロック発生器であって、発振器と、上記発振器の出力を分周して上記基準クロック信号を出力する分周器とを備え、上記データ制御部が上記データ保持部に時系列的に保持された上記第２デジタルデータを選択して上記デジタル制御発振器に入力するときは、上記データ制御部は、上記発振器と上記分周器と上記時間デジタル変換器と上記デジタルループフィルタの少なくとも一つを停止させる制御を行う。
本発明のさらに別の態様は、上記態様のデジタルＰＬＬ回路を有するクロック発生器であって、発振器と、上記発振器の出力を分周して上記基準クロック信号を出力する分周器とを備え、上記分周器が小数分周器であるとき、上記データ保持部は、上記分周器の分周周期の逓倍の時間、上記第２デジタルデータを時系列的に保持する。
本発明のさらに別の態様は、上記態様のデジタルＰＬＬ回路を有するクロック発生器であって、発振器と、上記発振器の出力を分周して上記基準クロック信号を出力する分周器とを備え、上記データ制御部が上記デジタル制御発振器への入力データを、上記データ保持部に時系列的に保持された上記第２デジタルデータから、上記デジタルループフィルタからの上記第２デジタルデータに切り替える場合、該切り替えを上記内部クロック信号に同期して行う。
本発明のさらに別の態様は、デジタルＰＬＬ回路であって、基準クロック信号と内部クロック信号を比較して、該比較結果に基づいた第１デジタルデータを出力する時間デジタル変換器と、上記第１デジタルデータを入力して第２デジタルデータを出力するデジタルループフィルタと、上記第２デジタルデータに従い発振周波数が制御されるデジタル制御発振器と、上記デジタルループフィルタが備える比例係数乗算器からの第３デジタルデータを時系列的に保持するデータ保持部と、上記データ保持部に時系列的に保持された上記第３デジタルデータおよび上記比例係数乗算器からの上記第３デジタルデータの一方を上記デジタル制御発振器に入力するように切り替え制御を行うデータ制御部とを有する。
好ましくは、上記態様のデジタルＰＬＬ回路において、上記データ保持部は、時系列的に保持する上記第３デジタルデータとして、中心となる基準デジタルデータからの差分データを保持し、上記基準デジタルデータと上記差分データを加算して出力することができる。
上記態様の本発明のデジタルＰＬＬ回路及びクロック発生器によれば、周波数精度を劣化させることなく、低消費電流を実現することができる。
デジタルＰＬＬを含む従来の半導体装置の低消費電流化に関する一例を示すブロック図である。 デジタルＰＬＬを含む従来の半導体装置の低消費電流化に関する別の例を示すブロック図である。 本発明の一実施の形態に関わるデジタルＰＬＬ１０を含むクロック発生器の構成を示すブロックである。 図３におけるデジタルループフィルタ１０２の一例を詳細に示すブロック図である。 本発明の別の実施の形態に関わるクロック発生器の構成を示すブロックである。
以下、本願発明の好適な実施形態を例示して説明する。なお、本発明の技術的範囲は特許請求の範囲の記載により画定されるものであって、例示した実施形態に限定されないことに留意が必要である。
図３は本発明の実施の形態に関わるデジタルＰＬＬ１０を含むクロック発生器の一構成例を示すブロック図である。
図３に示したクロック発生器は、発振器２０と、入力分周器３０と、入力分周器３０から出力される基準クロック信号ＲＥＦと内部クロック信号ＣＬＫについて位相及び周波数を比較して該比較に基づいたデジタルデータを出力する時間デジタル変換器１０１と、時間デジタル変換器１０１から出力されるデジタルデータＤ１から高周波雑音成分を除去するデジタルループフィルタ１０２と、デジタルループフィルタ１０２から出力されるデジタルデータＷ１を時系列的に保持するデータ保持部１０３と、データ保持部１０３から出力されるデジタルデータＷ２とデジタルデータＷ１のどちらか一方を選択しデジタルデータＷ３として出力するデータ切り替え用スイッチ１０４と、デジタルデータＷ３に従い発振周波数が制御されるデジタル制御発振器１０５と、データ切り替え用スイッチ１０４の入力データの切り替え制御を行ない且つ発振器２０と入力分周器３０と時間デジタル変換器１０１とデジタルループフィルタ１０２の動作開始/停止制御を行うデータ制御部１０６とを含む。なお、内部クロック信号ＣＬＫはデジタル制御発振器１０５の出力クロック信号である。
ここで、より具体的に説明するため、発振器２０が発生するクロック信号ＯＳＣの周波数を３８．４ＭＨｚ、デジタル制御発振器１０５が発生する内部クロック信号ＣＬＫの周波数を３２．７６８ＫＨｚ（リアルタイムクロック）とする。また、入力分周器３０は小数分周器であり、１回の１１７１分周と７回の１１７２分周を連続して行い、該連続する８回の分周を繰り返し実行する。このとき、以下の式（１）が成立する。
ＲＥＦ＝38.4MHz／((1171×1＋1172×7)／8)=32.768KHz＝ＣＬＫ （１）
このことから入力分周器３０の分周周期は３２．７６８ＫＨｚのクロック信号８発分であり、時間デジタル変換器１０１で行う位相比較８回分が周期となる。
次に時間デジタル変換器１０１は、基準クロック信号ＲＥＦと内部クロック信号ＣＬＫとの位相比較を行う。この位相差はクロック信号ＯＳＣでカウントされ、デジタルデータＤ１として出力される。
デジタルデータＤ１はデジタルループフィルタ１０２に入力される。デジタルループフィルタ１０２の構成のより具体な例を図４に示す。デジタルループフィルタ１０２は、アキュムレータ１０７と、加算器１０８と、比例項の係数（Ｋｐ）乗算器１０９と、積分項の係数（Ｋｉ）乗算器１１０とから構成される。デジタルループフィルタ１０２の入力データをＤ１、出力データをＷ１、アキュムレータ１０７の出力データをＩＴＤとしたとき、Ｄ１とＷ１の関係はＺ関数Ｚ-1を用い、以下の式（２）で表される。
Ｗ１＝Ｋｐ×Ｄ１＋Ｚ-1ＩＴＤ＋Ｋｉ×Ｄ１ （２）
データ切り替え用スイッチ１０４がデジタル制御発振器１０５へ出力するデータとしてデータＷ１がデータ制御部１０６の制御により選択された場合、Ｗ３＝Ｗ１となるため、デジタル制御発振器１０５はデジタルループフィルタ１０２の出力Ｗ１で制御され、通常のデジタルＰＬＬとして動作する。
一方、データ保持部１０３にはデジタルループフィルタ１０２の出力Ｗ１が入力され、データ保持部１０３は内部クロック信号ＣＬＫに同期してデータＷ１を取り込む。データの取り込み方法として、中心となる基準デジタルデータからの差分データを保持することで行ってもよい。また出力する際は上記基準デジタルデータと上記差分データを加算して出力する。データ保持部１０３は例えば、時間デジタル変換器１０１で行われる位相比較１６回分（分周周期の２倍）のデータＷ１を時系列的に保持する。また、データ保持部１０３に保持されるデータは、通常のデジタルＰＬＬ動作時において常に更新される。
次に、データ切り替え用スイッチ１０４がデジタル制御発振器１０５へ出力するデータとしてデータＷ２がデータ制御部１０６の制御により選択された場合、Ｗ３＝Ｗ２となるため、デジタル制御発振器１０５はデータ保持部１０３から出力されるデータＷ２により制御される。データ保持部１０３には、デジタルループフィルタ１０２の出力データＷ１の最新の時系列データ１６回分が保持されており、保持されたデータがＷ２データとして繰り返し出力される。またこの時、発振器２０は、データ制御部１０６の出力信号Ｃ１により停止される。同様に、時間デジタル変換器１０１とデジタルループフィルタ１０２は、データ制御部１０６の出力信号Ｃ３により停止される。つまり、デジタル制御発振器１０５へデータＷ２が供給されるときに動作しているのは、データ保持部１０３とデジタル制御発振器１０５のみである。
本実施形態では、データ保持部１０３が保持しているデータは、時間デジタル変換器１０１で行われる位相比較１６回分、つまり入力分周器３０の分周周期の２倍分のデータである。このようにデータ保持部１０３が時系列的にデータを保持し、Ｗ２データとして繰り返し使用することで、繰り返し周期全体として見るとデータが平均化され、デジタルデータの持つ量子化誤差以下の精度で発振器を制御できることから、内部クロック信号ＣＬＫの周波数精度を向上させることができる。また、入力分周器３０が小数分周をする場合、データ保持部１０３が保持するデータを、小数分周周期の逓倍の期間とすることで、周波数の周期的な変化に影響されることなく、周波数精度を向上させることができる。更に、Ｗ２データを使用するときに動作しているブロックがデータ保持部１０３とデジタル制御発振器１０５のみとなるため、消費電流を必要最小限に抑えることができる。
一方、データ切り替え用スイッチ１０４の入力データとして再びデータＷ１が選択された場合、データ制御部１０６より出力される制御信号Ｃ１により、発振器２０が発振を開始する。
次に、制御信号Ｃ２をトリガーにして、入力分周器３０が内部クロック信号ＣＬＫの立ち上がりエッジに同期して小数分周を開始する。入力分周を内部クロック信号ＣＬＫの立ち上がりエッジに同期させることで、基準クロック信号ＲＥＦの位相を内部クロック信号ＣＬＫに合わせることできる。これにより余分な引き込み動作による周波数変動を抑えることができる。また、基準クロック信号ＲＥＦと内部クロック信号ＣＬＫの周波数が等しい場合、デジタルＰＬＬ１０を入力分周開始時にほぼロック状態とすることができる。
次に、時間デジタル変換器１０１とデジタルループフィルタ１０２は、制御信号Ｃ３をトリガーにして、内部クロック信号ＣＬＫに同期して動作を開始する。基準クロック信号ＲＥＦと内部クロック信号ＣＬＫの位相比較開始タイミングを内部クロック信号ＣＬＫに同期させることで、確実な動作を保証できる。
このように、本発明回路によれば、通常のデジタルＰＬＬ動作と、データ保持部１０３とデジタル制御発振器１０５のみを動作させるモードとを組み合わせて動作させることで、消費電流を大幅に抑えることが可能になる。
具体的な制御例として、１秒に一回、１０ミリ秒の間、通常のデジタルＰＬＬ動作をさせ、残りの時間はデータ保持部１０３とデジタル制御発振器１０５のみを動作させる場合を考える。通常のデジタルＰＬＬ動作時の消費電流は、発振器２０と入力分周器３０と時間デジタル変換器１０１による消費電流が主であり、約１ｍＡ程度となる。これは動作速度が３８．４ＭＨｚと高速であるためである。データ保持部１０３とデジタル制御発振器１０５のみを動作させるモードでの消費電流は数μＡとなる。これは動作速度が３２．７６８ＫＨｚと低速であることによる。通常のデジタルＰＬＬとしての動作時間は１秒に１回１０ミリ秒であり、この動作時間は両モードの動作時間を合わせた時間全体の１００分の１の時間であることから、平均消費電流は約１０μＡとなる。常時動作するのはデータ保持部１０３とデジタル制御発振器１０５であり、この分を考慮すると全体としての消費電流は１２μＡ〜１３μＡ程度となる。
代替の制御方法として、通常のデジタルＰＬＬとしての動作周期を例えば２秒、４秒と変えることもできる。また、１回の動作時間を１０ミリ秒より短く制御することも可能である。また、通常のデジタルＰＬＬとして動作させる条件としては、時間的周期に限らず、温度変化、電源電圧変化を検出した時とすることもできる。
また、上記実施形態では独立したデジタルループフィルタ１０２とデータ保持部１０３
とデータ切り替え用スイッチ１０４が縦続接続されているが、図５に示すような構成を採
ることもできる。図５に示した、データ切り替え用スイッチ１０４を含むデジタルループ
フィルタ１０２を用いれば、アキュムレータ１０７をデータ制御部１０６からの出力信号
Ｃ３によりにより停止させることで、中心となる基準デジタルデータとしてデータＩＴＤ
を用いることもできる。
１０ デジタルＰＬＬ回路
２０ 発振器
３０ 入力分周器
１０１ 時間デジタル変換器
１０２ デジタルループフィルタ
１０３ データ保持部
１０４ データ切り替え用スイッチ
１０５ デジタル制御発振器
１０６ データ制御部
１０７ アキュムレータ
１０８ 加算器
１０９ 係数（Ｋｐ）乗算器
１１０ 係数（Ｋｉ）乗算器

Claims (8)

  1. デジタルＰＬＬ回路であって、
    基準クロック信号と内部クロック信号を比較して、該比較結果に基づいた第１デジタルデータを出力する時間デジタル変換器と、
    前記第１デジタルデータを入力して第２デジタルデータを出力するデジタルループフィルタと、
    前記第２デジタルデータに従い発振周波数が制御されるデジタル制御発振器と、
    前記第２デジタルデータを時系列的に保持するデータ保持部と、
    前記データ保持部に時系列的に保持された前記第２デジタルデータ及び前記デジタルループフィルタからの前記第２デジタルデータの一方を前記デジタル制御発振器に入力するように切り替え制御を行うデータ制御部とを有し、
    前記データ制御部は、前記データ保持部に時系列的に保持された前記第２デジタルデータを選択して前記デジタル制御発振器に入力するときは、前記時間デジタル変換器及び前記デジタルループフィルタの少なくとも一方を停止させる制御を行うことを特徴とするデジタルＰＬＬ回路。
  2. 請求項１に記載のデジタルＰＬＬ回路において、
    前記データ制御部が前記データ保持部に時系列的に保持された前記第２デジタルデータを選択して前記デジタル制御発振器に入力するときは、前記データ保持部は時系列的に保持された前記第２デジタルデータを繰り返し出力することを特徴とするデジタルＰＬＬ回路。
  3. 請求項１に記載のデジタルＰＬＬ回路において、
    前記データ保持部は、時系列的に保持する前記第２デジタルデータとして、中心となる基準デジタルデータからの差分データを保持し、前記基準デジタルデータと前記差分データを加算して出力することを特徴とするデジタルＰＬＬ回路。
  4. 請求項１乃至３のいずれか一項に記載のデジタルＰＬＬ回路を有するクロック発生器であって、
    発振器と、
    前記発振器の出力を分周して前記基準クロック信号を出力する分周器と
    を備え、
    前記データ制御部が前記データ保持部に時系列的に保持された前記第２デジタルデータを選択して前記デジタル制御発振器に入力するときは、前記データ制御部は、前記発振器と前記分周器と前記時間デジタル変換器と前記デジタルループフィルタの少なくとも一つを停止させる制御を行うことを特徴とするクロック発生器。
  5. 請求項４に記載のクロック発生器であって、
    発振器と、
    前記発振器の出力を分周して前記基準クロック信号を出力する分周器と
    を備え、
    前記分周器が小数分周器であるとき、前記データ保持部は、前記分周器の分周周期の逓倍の時間、前記第２デジタルデータを時系列的に保持することを特徴とするクロック発生器。
  6. 請求項４に記載のクロック発生器であって、
    発振器と、
    前記発振器の出力を分周して前記基準クロック信号を出力する分周器と
    を備え、
    前記データ制御部が前記デジタル制御発振器への入力データを、前記データ保持部に時系列的に保持された前記第２デジタルデータから、前記デジタルループフィルタからの前記第２デジタルデータに切り替える場合、該切り替えを前記内部クロック信号に同期して行うことを特徴とするクロック発生器。
  7. デジタルＰＬＬ回路であって、
    基準クロック信号と内部クロック信号を比較して、該比較結果に基づいた第１デジタルデータを出力する時間デジタル変換器と、
    前記第１デジタルデータを入力して第２デジタルデータを出力するデジタルループフィルタと、
    前記第２デジタルデータに従い発振周波数が制御されるデジタル制御発振器と、
    前記デジタルループフィルタが備える比例係数乗算器からの第３デジタルデータを時系列的に保持するデータ保持部と、
    前記データ保持部に時系列的に保持された前記第３デジタルデータおよび前記比例係数乗算器からの前記第３デジタルデータの一方を前記第２のデジタルデータとして前記デジタル制御発振器に入力するように切り替え制御を行うデータ制御部とを有し、
    前記データ制御部は、前記データ保持部に時系列的に保持された前記第３デジタルデータを選択して前記第２のデジタルデータとして前記デジタル制御発振器に入力するときは、前記時間デジタル変換器及び前記デジタルループフィルタの少なくとも一方を停止させる制御を行うことを特徴とするデジタルＰＬＬ回路。
  8. 請求項７に記載のデジタルＰＬＬ回路において、
    前記データ保持部は、時系列的に保持する前記第３デジタルデータとして、中心となる基準デジタルデータからの差分データを保持し、前記基準デジタルデータと前記差分データを加算して出力することを特徴とするデジタルＰＬＬ回路。
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