JP2013102253A

JP2013102253A - Ｐｌｌ回路

Info

Publication number: JP2013102253A
Application number: JP2010047343A
Authority: JP
Inventors: Suketsugu Yamada; 祐嗣山田; Masayoshi Kinoshita; 雅善木下; Kazuaki Sokawa; 和昭曽川
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2010-03-04
Filing date: 2010-03-04
Publication date: 2013-05-23
Also published as: WO2011108186A1; US20120286835A1

Abstract

【課題】デジタル制御発振器を用いるＰＬＬ回路において高速に引き込みを行う。
【解決手段】ＰＬＬ回路は、当該ＰＬＬ回路の出力を分周する分周手段（１１）と、基準クロック信号と分周手段（１１）の出力信号との位相差を検出する位相検出器（１２）と、位相検出器の出力信号をフィルタリングして、当該フィルタリング結果をデジタル値として出力するループフィルタ（１３）と、デジタル値と固定値とのいずれか１つを選択するセレクタ（１５）と、セレクタ（１５）で選択された値に応じた周波数で発振するデジタル制御発振器（１６）と、スタート信号を受けるまではセレクタ（１５）に対して固定値の選択を指示し、スタート信号を受けてから基準クロック信号のエッジタイミングでセレクタ（１５）に対してデジタル値の選択を指示するとともに分周手段（１１）に対して出力の開始を指示する制御手段（１７）とを備えている。
【選択図】図１

Description

本発明は、ＰＬＬ（Phase Locked Loop）回路に関し、特に、デジタルＰＬＬ回路に関する。

ＰＬＬ回路は、基準クロック信号と発振器の出力を分周した分周信号との位相を比較して、その位相差に応じて発振器の周波数を制御することで所望の周波数信号を出力する。発振器には、アナログ電圧で周波数が制御される電圧制御発振器（以下、ＶＣＯと称する。）やデジタル値で周波数が制御されるデジタル制御発振器（以下、ＤＣＯと称する。）が用いられる。近年、半導体集積回路の製造プロセスが微細化しているため、発振器の周波数が製造プロセスに依存しにくいＤＣＯが多く用いられる。ところが、ＶＣＯおよびＤＣＯのいずれを用いる場合でも、周波数はＰＬＬ回路の電源電圧や温度のばらつきによる影響を受けるため、ばらつき対策として半導体集積回路の製造工程においてトリミング等が行われる。その結果、半導体集積回路の検査時間の増加等によってコストが増加する。

また、ＰＬＬ回路では、ＶＣＯおよびＤＣＯのいずれを用いる場合でも、ループフィルタによって同様の帯域制限を受けるため、基準クロック信号の周波数が低くなると引き込み時間が長くなってしまう。通信システムやデジタル家電用の半導体集積回路に周波数の低い基準クロック信号が入力されるＰＬＬ回路を用いる場合には、ＰＬＬ回路の引き込み時間がシステムの起動時間に影響を与えるため、アプリケーションとしての性能が劣化する。ＰＬＬ回路の引き込み時間は、基準クロック信号の周波数が例えば１０ｋＨｚの場合には１０ｍｓ程度であるのに対して、基準クロック信号の周波数が例えば１０ＭＨｚの場合には１０μｓ程度である。これら引き込み時間の差は１０００倍程度であり、この時間差がそのままアプリケーションの仕様に現れる。したがって、ＰＬＬ回路の引き込み時間を短縮する意義は大きい。

そこで、従来では、ＰＬＬ回路が一度引き込みを行った後、引き込み状態を維持するために位相比較器の２つの入力に基準クロック信号を入力しておくことで擬似的な引き込み状態を作っておき、再度ＰＬＬ回路を起動する際には擬似的な引き込み状態から復帰することで、高速な引き込みを実現している（例えば、特許文献１参照）。

特開平８−２２３０３８号公報

従来のＰＬＬ回路では、１度引き込みを行っている必要があり、高速な引き込みを行えるのは２度目以降の場合に限られる。しかし、高速な起動が求められる現代のシステムでは、最初の引き込み時間が短いことが重要である。１度目の引き込み時間を短くすることでシステム全体の起動時間を短縮でき、アプリケーションとしての性能を向上させることができるからである。

かかる点に鑑みて、本発明は、デジタル制御発振器を用いるＰＬＬ回路において高速に引き込みを行うことを課題とする。

上記課題を解決するため本発明によって次のような解決手段を講じた。すなわち、ＰＬＬ回路は、当該ＰＬＬ回路の出力を分周する分周手段と、基準クロック信号と分周手段の出力信号との位相差を検出する位相検出器と、位相検出器の出力信号をフィルタリングして、当該フィルタリング結果をデジタル値として出力するループフィルタと、デジタル値と固定値とのいずれか１つを選択するセレクタと、セレクタで選択された値に応じた周波数で発振するデジタル制御発振器と、スタート信号を受けるまではセレクタに対して固定値の選択を指示し、スタート信号を受けてから基準クロック信号のエッジタイミングでセレクタに対してデジタル値の選択を指示するとともに分周手段に対して出力開始を指示する制御手段とを備えているものとする。

これによると、スタート信号を受けるまでにデジタル制御発振器に所望の周波数に応じた固定値を設定しておけば、スタート信号を受けたときにはデジタル制御発振器は所望の周波数で発振する。そして、スタート信号を受けてから基準クロック信号のエッジタイミングでループが形成されるとともに、分周手段の出力開始によって位相検出器での位相差がなくなるためすぐにロック状態となる。

上記ＰＬＬ回路は、複数の固定値を格納するテーブルと、複数の固定値のうちいずれか１つをセレクタに入力する参照回路とを備えていてもよい。これにより、ＰＬＬ回路の出力を用いるシステムに応じて固定値を容易に変更することができる。あるいは、上記ＰＬＬ回路は、当該ＰＬＬ回路の温度を検出する温度検出手段と、当該ＰＬＬ回路の電源電圧を検出する電圧検出手段とを備えていてもよい。そして、参照回路は、温度と電源電圧とに基づいて複数の固定値のうちいずれか１つをセレクタに入力する。これにより、ＰＬＬ回路の温度や電源電圧のばらつきに好適な固定値を設定することができる。

好ましくは、分周手段は、直列接続された複数の分周器を備えているものとする。これによると、各分周器を独立して制御することができる。

本発明によると、ＰＬＬ回路の起動後すぐにロック状態にすることができる。すなわち、ＰＬＬ回路において高速な引き込みを行うことができる。

本発明の一実施形態に係るＰＬＬ回路の構成を示すブロック図である。図１の分周手段の構成例を示すブロック図である。図１の固定値設定手段の構成例を示すブロック図である。図１の固定値設定手段の別の構成例を示すブロック図である。図１の制御手段の構成例を示すブロック図である。本実施形態に係るＰＬＬ回路のタイミングチャートである。

図１は、本発明の一実施形態に係るＰＬＬ回路のブロック図である。分周手段１１は、Ｈレベルの信号ＳＤを受けると、ＤＣＯ（Digital Controlled Oscillator）１６の出力信号ＦＯＵＴのパルスをカウントし、カウント数が基準クロック信号ＦＲＥＦの周波数の例えば逓倍数ＮになるとＨレベルの信号ＦＤＩＶを出力する。分周手段１１は、単一の分周器で構成することができる。また、分周手段１１は、例えば図２のように複数の分周器１１１を直列接続して構成してもよい。

位相検出器１２は、ＦＲＥＦとＦＤＩＶとの位相差を検出して位相差に応じた信号を出力する。ループフィルタ１３は、位相検出器１２の出力信号をフィルタリングして、その結果をデジタル値として出力する。

固定値設定手段１４は、ＤＣＯ１６に設定すべき固定値を保持する。固定値設定手段１４は例えば、図３に示すように構成することができる。テーブル１４１は、複数の固定値を保持する。参照回路１４２は、テーブル１４１からＤＣＯ１６に設定すべき固定値を１つ参照してセレクタ１５に入力する。

また、固定値設定手段１４は、図４に示すようにＰＬＬ回路の温度を検出する温度検出手段１４３と、ＰＬＬ回路の電源電圧を検出する電圧検出手段１４４とを有していてもよい。この場合、参照回路１４２は、ＰＬＬ回路の温度や電源電圧に応じてテーブル１４１の固定値を参照すればよい。

図１に戻り、セレクタ１５は、制御信号ＳＳがＬレベルの場合には固定値設定手段１４の固定値を選択する一方、ＳＳがＨレベルの場合にはループフィルタ１３の出力を選択する。ＤＣＯ１６は、セレクタ１５で選択された値に応じた周波数のＦＯＵＴを出力する。

制御手段１７は、ＦＲＥＦとスタート信号ＳＴとを受けて、分周手段１１とセレクタ１５とを制御する。ＳＴは、例えば、ＤＣＯ１６が動作を開始してから所望の周波数で発振できるようになるまでに要する時間の経過後に出力される信号である。あるいは、ＳＴは、ＦＯＵＴを受けて動作する外部システムが動作可能となったことを表す信号であってもよい。

制御手段１７は例えば、図５に示すように構成することができる。エッジ検出器１７１は、ＦＲＥＦの例えば立ち上がりエッジを検出する。制御部１７２は、ＳＴがＬレベルの間それぞれＬレベルのＳＤおよびＳＳを出力する。一方、制御部１７２は、ＳＴがＨレベルかつエッジ検出器１７１からＦＲＥＦのエッジを示す信号を受けると、それぞれＨレベルのＳＤおよびＳＳを出力する。制御部１７２は、ＨレベルのＳＤを出力した後にＨレベルのＳＳを出力してもよい。

次に、本実施形態に係るＰＬＬ回路の動作を図６を参照して説明する。時刻ｔ０までは、ＳＴはＬレベルであるためＳＤおよびＳＳはともにＬレベルである。したがって、セレクタ１５によって固定値が選択されており、ＤＣＯ１６から所望の周波数のＦＯＵＴが出力される。時刻ｔ０でＳＴがＨレベルとなり、時刻ｔ１で信号ＦＲＥＦの立ち上がりエッジが検出されると、ＨレベルのＳＤが出力される。すると、ＦＯＵＴのパルスのカウントが開始される。時刻ｔ２で、カウント数がＮになるとＨレベルのＦＤＩＶが出力される。

以上、本実施形態によると、ＳＴが入力されてからＦＲＥＦの立ち上がりエッジのタイミングまでの時間およびＦＲＥＦの１周期分の時間で所望の周波数かつＦＲＥＦと同位相の出力を得ることができる。

なお、ＤＣＯ１６を、例えばアナログＰＬＬ回路で構成してもよい。この場合、アナログＰＬＬ回路に入力される基準クロック信号の周波数と信号ＦＯＵＴの周波数との比に応じて固定値を決定すればよい。また、分周手段１１は、あらかじめＦＯＵＴのパルスをカウントしておき、ＨレベルのＳＤを受けたときにＦＤＩＶの出力を開始するとともに、カウンタをリセットしてから再度カウントを開始してもよい。この場合、制御手段１７は、ＨレベルのＳＳを出力した後にＨレベルのＳＤを出力してもよい。また、各構成要素および各信号の論理レベルは逆であってもよい。

本発明に係るＰＬＬ回路は、引き込み時間を大幅に短縮することができるため、起動時間の短縮が求められる各種電子機器等に有用である。

１１分周手段
１２位相検出器
１３ループフィルタ
１５セレクタ
１６ＤＣＯ（デジタル制御発振器）
１７制御手段
１１１分周器
１７１テーブル
１７２参照回路
１７３温度検出手段
１７４電源電圧検出手段
ＳＴスタート信号
ＦＲＥＦ基準クロック信号

Claims

ＰＬＬ回路であって、
当該ＰＬＬ回路の出力を分周する分周手段と、
基準クロック信号と前記分周手段の出力信号との位相差を検出する位相検出器と、
前記位相検出器の出力信号をフィルタリングして、当該フィルタリング結果をデジタル値として出力するループフィルタと、
前記デジタル値と固定値とのいずれか１つを選択するセレクタと、
前記セレクタで選択された値に応じた周波数で発振するデジタル制御発振器と、
スタート信号を受けるまでは前記セレクタに対して前記固定値の選択を指示し、前記スタート信号を受けてから前記基準クロック信号のエッジタイミングで前記セレクタに対して前記デジタル値の選択を指示するとともに前記分周手段に対して出力開始を指示する制御手段とを備えている
ことを特徴とするＰＬＬ回路。
請求項１のＰＬＬ回路において、
前記制御手段は、前記セレクタに対して切替を指示した後に前記分周手段に対して出力開始を指示する
ことを特徴とするＰＬＬ回路。
請求項１のＰＬＬ回路において、
複数の固定値を格納するテーブルと、
前記複数の固定値のうちいずれか１つを前記セレクタに入力する参照回路とを備えている
ことを特徴とするＰＬＬ回路。
請求項３のＰＬＬ回路において、
当該ＰＬＬ回路の温度を検出する温度検出手段と、
当該ＰＬＬ回路の電源電圧を検出する電圧検出手段とを備え、
前記参照回路は、前記温度と前記電源電圧とに基づいて前記複数の固定値のうちいずれか１つを前記セレクタに入力する
ことを特徴とするＰＬＬ回路。
請求項１のＰＬＬ回路において、
前記分周手段は、直列接続された複数の分周器を備えている
ことを特徴とするＰＬＬ回路。
請求項１のＰＬＬ回路において、
前記スタート信号は、前記デジタル制御発振器が動作を開始してから所定時間経過したことを示す信号である
ことを特徴とするＰＬＬ回路。
請求項１のＰＬＬ回路において、
前記スタート信号は、外部システムが当該ＰＬＬ回路の出力に基づいて動作可能となったことを示す信号である
ことを特徴とするＰＬＬ回路。