JP2009278596A - Pll位相合わせ回路 - Google Patents
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Abstract
【解決手段】PLL位相合わせ回路は、PLL回路と、フィードバッククロックを分周する第1の分周回路と、PLL回路の出力クロックを分周する第2の分周回路と、リファレンスクロックの動作状態を監視するクロックモニタ回路とを備える。第1の分周回路の分周数は、第2の分周回路の分周数と等しく、クロックモニタ回路が、リファレンスクロックが停止されたことを検出すると、第1の分周回路がリセットされてフィードバッククロックが停止され、リファレンスクロックが再開されたことを検出すると、第1の分周回路のリセットが解除されてフィードバッククロックが再開される。
【選択図】 図1
Description
前記PLL回路のフィードバッククロックを分周して該PLL回路に入力する第1の分周回路と、
前記PLL回路から出力される出力クロックを分周して出力する第2の分周回路と、
前記リファレンスクロックの動作状態を監視し、該リファレンスクロックが停止されたことを検出すると、第1のリセット信号をアクティブ状態とし、再開されたことを検出すると前記第1のリセット信号を非アクティブ状態とするクロックモニタ回路とを備え、
前記第1の分周回路の分周数は、前記第2の分周回路の分周数と等しく、
前記第1のリセット信号がアクティブ状態になると、前記第1の分周回路がリセットされて該第1の分周回路によって分周されたフィードバッククロックが停止され、前記第1のリセット信号が非アクティブ状態になると、前記第1の分周回路のリセットが解除されて該第1の分周回路によって分周されたフィードバッククロックが再開されることを特徴とするPLL位相合わせ回路を提供するものである。
前記第1の分周回路によって分周されたフィードバッククロックと前記第2の末端回路から出力される内部クロックとの位相差を検出し、その位相差検出信号を、前記第2の分周回路をリセットする第2のリセット信号として出力する位相検出器とを備え、
前記第1の末端回路は、前記PLL回路の出力直後の前記フィードバッククロックの経路上に接続され、前記第2の末端回路は、前記第2の分周回路の出力から前記位相比較器の入力へ向かって接続され、前記第3の末端回路は、前記第2の分周回路の出力から前記内部回路の入力へ向かって接続され、
前記第1の分周回路のリセットが解除された後に、前記第2の分周回路をリセットして分周を開始し、前記第2の末端回路から出力される内部クロックと前記フィードバッククロックの位相差を前記位相比較器で検出した結果、前記第2の分周回路の最適なリセットタイミングでなければ、前記PLL回路の出力クロックの1クロック分だけ遅延させて前記第2の分周回路を再リセットし、前記位相比較器で位相比較を行うことを、前記最適なリセットタイミングが見つかるまで繰り返し行い、前記第2の分周回路の最適なリセットタイミングが見つかったところで前記第2の分周回路の再リセットを止めることが好ましい。
以上、本発明のPLL位相合わせ回路について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
PFD 位相周波数比較器
CP チャージポンプ
LP ループフィルタ
VCO 電圧制御発振器
DIV_FB0、DIV_FB、DIV_POST 分周回路
REFCK_Monitor クロックモニタ回路
CTS1〜3 末端回路
PD 位相比較器
CLKREF リファレンスクロック
CLKFB0、CLKFB フィードバッククロック
CLKVCO 可変クロック
OUTCK 出力クロック
CLKUSER、CLKUSER1 内部クロック
FB_RST、PD_OUT リセット信号
Claims (2)
- PLL回路と、
前記PLL回路のフィードバッククロックを分周して該PLL回路に入力する第1の分周回路と、
前記PLL回路から出力される出力クロックを分周して出力する第2の分周回路と、
前記リファレンスクロックの動作状態を監視し、該リファレンスクロックが停止されたことを検出すると、第1のリセット信号をアクティブ状態とし、再開されたことを検出すると前記第1のリセット信号を非アクティブ状態とするクロックモニタ回路とを備え、
前記第1の分周回路の分周数は、前記第2の分周回路の分周数と等しく、
前記第1のリセット信号がアクティブ状態になると、前記第1の分周回路がリセットされて該第1の分周回路によって分周されたフィードバッククロックが停止され、前記第1のリセット信号が非アクティブ状態になると、前記第1の分周回路のリセットが解除されて該第1の分周回路によって分周されたフィードバッククロックが再開されることを特徴とするPLL位相合わせ回路。 - さらに、内部回路に供給される内部クロックを生成するクロックツリー合成回路を構成する第1、第2および第3の末端回路と、
前記第1の分周回路によって分周されたフィードバッククロックと前記第2の末端回路から出力される内部クロックとの位相差を検出し、その位相差検出信号を、前記第2の分周回路をリセットする第2のリセット信号として出力する位相検出器とを備え、
前記第1の末端回路は、前記PLL回路の出力直後の前記フィードバッククロックの経路上に接続され、前記第2の末端回路は、前記第2の分周回路の出力から前記位相比較器の入力へ向かって接続され、前記第3の末端回路は、前記第2の分周回路の出力から前記内部回路の入力へ向かって接続され、
前記第1の分周回路のリセットが解除された後に、前記第2の分周回路をリセットして分周を開始し、前記第2の末端回路から出力される内部クロックと前記フィードバッククロックの位相差を前記位相比較器で検出した結果、前記第2の分周回路の最適なリセットタイミングでなければ、前記PLL回路の出力クロックの1クロック分だけ遅延させて前記第2の分周回路を再リセットし、前記位相比較器で位相比較を行うことを、前記最適なリセットタイミングが見つかるまで繰り返し行い、前記第2の分周回路の最適なリセットタイミングが見つかったところで前記第2の分周回路の再リセットを止めることを特徴とする請求項1に記載のPLL位相合わせ回路。
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2008
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