JP2011147058A - クロック装置 - Google Patents

Abstract

【課題】複数のクロック信号を出力するＰＬＬ回路において、その特性を問わず、リセットを従来よりも適切なタイミングで行うことを目的とする。
【解決手段】クロック装置は複数のクロック信号を出力するクロック回路を備え、出力するクロック信号を使用して動作している複数の周辺回路からエラー信号を受信し、受信したエラー情報を用いて、前記クロック回路をリセットするか否かを判定し、リセットすると判定した場合に、前記クロック回路をリセットする。
【選択図】図１

Description

本発明は、ＰＬＬのリセットに関する。

近年、設計変更が容易なＦＰＧＡ（Field Programmable Gate Array）を用いて製品開発を行い、ＦＰＧＡで実現した機能を低価格で高速のＡＳＩＣ（Application Specific Integrated Circuit）へ置き換えて量産することがある。

この場合、スムーズに置き換えが行えるように、開発当初からＡＳＩＣへの置き換えを考慮した設計をしておくことが望ましい。

しかし、開発時に予定していたＡＳＩＣ以外に、新たに開発されたデバイスに置き換えること、又は、より低価格のデバイスに置き換えること等を行う場合がある。

この場合、置き換えるデバイスによっては、そのデバイス固有の特性を考慮した設計変更が発生し得る。この場合には、通常、製品の品質を保証するために新しいデバイスの特性に合わせた再設計及び検証が必要となる。

例えば、複数のクロック信号を出力できるＰＬＬ（Phase Locked Loop）を、より安価な１クロック信号のみ出力できる複数のＰＬＬを用いて置き換える場合がある。

図２１は、６つのクロック信号（Ｃ０〜Ｃ５）を出力するＰＬＬ／ＤＣＭ（Digital Clock Management）（以下、「ＰＬＬ」という。）を、１つのクロック信号を出力するＰＬＬ４つを直列に接続した６つのクロック信号を出力するＰＬＬ回路に置き換える例である。この場合、単純に置き換えただけでは不具合が生じ得る。

ＰＬＬを直列に接続することにより生じる不具合、例えば、リセット時や電源投入時における異常なクロック信号の発生を抑止する技術が提案されている（特許文献１等参照）。

特開２００７−１６６００３号公報

しかし、図２１のように、６つのクロック信号を出力するＰＬＬを、直列にＰＬＬを接続したＰＬＬ回路に単純に置き換えただけでは、自動的なリセットを適切なタイミングで行うことができない場合が生じ得る。動作を止めることなく自動的にリセットすることが望まれる製品、例えば、通信系の製品においては、リセットを適切なタイミングで行うことは重要である。

リセットは、ＰＬＬから出力されるロック信号を観察することでそのタイミングを得る。しかし、ＰＬＬ回路のロック信号は、ＰＬＬ回路を構成する複数のＰＬＬが出力する各ロック信号から生成する。従って、各ロック信号が不定の期間の長さによっては、ＰＬＬ回路のロック信号が常に正しいとは限らない場合が生じ得るからである。

そこで、本発明は、複数のクロック信号を出力するＰＬＬ回路において、その特性を問わず、リセットを従来よりも適切なタイミングで行うことを目的とする。

本発明の１形態に係るクロック装置は、複数のクロック信号を出力するクロック回路と、 前記クロック信号を使用して動作する複数の周辺回路であって、エラーを検出するエラー検出手段をそれぞれに有する周辺回路から、前記エラーに関するエラー情報を受信し、受信したエラー情報を用いて、前記クロック回路をリセットするか否かを判定する判定手段と、前記判定手段がリセットすると判定した場合に、前記クロック回路をリセットするリセット手段と、を有する。

上記構成のクロック装置は、複数のクロック信号を出力するＰＬＬ回路の特性を問わず、リセットを従来よりも適切なタイミングで行うことすることができる。

クロック装置の機能的構成例を示す図である。 ＰＬＬブロックの機能的構成例を示す図である。 リセット処理のタイムチャートである。 ＰＬＬ Ｒｅｓｅｔの回路構成例を示す図である。 ＰＬＬ Ｒｅｓｅｔのタイムチャートである。 ＰＬＬ状態保護回路の構成例を示す図である。 ＰＬＬ状態保護回路のタイムチャートである。 クロック断検出回路の構成例を示す図である。 クロック断検出回路のタイムチャートである。 周辺回路Ｒｅｓｅｔ回路の構成例を示す図である。 周辺回路Ｒｅｓｅｔ回路のタイムチャートである。 メモリ処理部の構成例を示す図である。 シリアル通信処理部の構成例を示す図である。 シリアル通信処理部のタイムチャートである。 内部処理部の構成例を示す図である。 内部処理部のタイムチャートである。 ＣＰＵ／ＩＮＦの構成例を示す図である。 ＣＰＵ／ＩＮＦのタイムチャートである。 処理状態保護回路の構成例を示す図である。 処理状態保護回路のタイムチャートである。 複数クロックを出力するＰＬＬの構成例を示す図である。 変形例のＰＬＬブロックの機能的構成例を示す図である。

＜実施形態＞
実施形態のクロック装置は複数のクロック信号を出力し、クロック装置が有しているＰＬＬの特性によらず、適切なタイミングでＰＬＬのリセットを行う。

例えば、開発時のＦＰＧＡから、開発した機能をあるデバイスに置き換えようとする場合に、開発時のＦＰＧＡと同じ特性を持つＰＬＬを用いることができない場合がある。この場合には、通常、製品の品質を保証するために新しいＰＬＬの特性に合わせた再設計及び検証が必要となる。

しかし、実施形態のクロック装置では、ＰＬＬを新しいＰＬＬに置き換えるだけで、新しいＰＬＬの特性に合わせた再設計及び検証を不要とする。新しいＰＬＬの接続確認及び周波数確認のみ行えばよい。

実施形態のクロック装置は、様々なＰＬＬの特性を吸収するような仕組みを備えているからである。具体的には、クロック装置が有するＰＬＬ自身に不具合が発生した場合にリセットするのみならず、ＰＬＬが出力しているクロック信号を使用して動作している処理回路の状態に基づいてＰＬＬをリセットする。各種ＰＬＬに対応できるリセットシーケンスを備える。また、クロック装置自身のリフェレンスクロックに異常が発生したことを検出した場合にも、ＰＬＬをリセットする。更に、クロック装置から出力するロック信号のバタツキを防止して信頼性を高めている等である。

以下、図２１のように、複数のクロック信号を出力する１つのＰＬＬで構成されるＰＬＬ回路を、１つのクロック信号を出力するＰＬＬを複数個直列に接続したＰＬＬ回路に置き換えた例を用いて、実施形態のクロック装置を説明する。複数のＰＬＬで構成する必要がある場合とは、必要とするＰＬＬ回路の出力ポートの数とＰＬＬの出力ポートの数とが異なる場合であり、クロック位相のシフト設定がデバイスにより異なることが多いためである。

＜機能＞
図１は、クロック装置の機能的構成の例を示すブロック図である。

クロック装置は、ＰＬＬブロック１００及びその周辺の状態を検出する回路から構成される。周辺の状態を検出する回路とは、具体的には、クロック断検出回路３００及び処理状態保護回路２２０である。

ＰＬＬブロック１００は、ＰＬＬ回路１１０、ＰＬＬリセット生成部１２０及びＰＬＬ状態保護回路１３０を有する。

ＰＬＬ回路１１０はＰＬＬ１〜ＰＬＬｎを含み、ＰＬＬ１〜ＰＬＬｎはそれぞれクロック１〜クロックｎをＰＬＬブロック１００から出力する。各ＰＬＬは、通常の機能を有し、クロック信号及びＰＬＬ自身の状態を示す状態信号（丸１〜丸ｎ参照）を出力する。図１のＰＬＬ回路１１０においては、ＰＬＬ１はＲｅｆｅｒｅｎｃｅクロック１０を入力し、１クロックをＰＬＬブロック１００のクロックとして出力し、１クロックを後段のＰＬＬ２〜ＰＬＬｎのリフェレンスクロックとして出力する。

ＰＬＬリセット生成部１２０は、ＰＬＬ１〜ＰＬＬｎをリセットする機能を有する。ＰＬＬリセット生成部１２０は、ＰＬＬ１〜ＰＬＬｎのそれぞれのリセット信号を生成するＰＬＬ１Ｒｅｓｅｔ〜ＰＬＬｎＲｅｓｅｔを備える。

ＰＬＬリセット生成部１２０が行うリセットは、次の４つである。入力Ｒｅｓｅｔ信号２０により外部から指示される装置の立ち上げ時等のリセット、クロック断検出回路３００から通知されるＲｅｆｅｒｅｎｃｅクロックが断たれた時のリセット、処理状態保護回路２２０からのアラーム情報に基づくリセット、及び、ＰＬＬ自体の状態を示す情報に基づくリセットの４つのリセットである。

また、ＰＬＬリセット生成部１２０は、特有のリセット処理を備える。詳細は、＜ＰＬＬリセット生成部＞の項で説明する。

ＰＬＬ状態保護回路１３０は、ＰＬＬ１〜ＰＬＬｎの状態信号をそれぞれ入力し、ＰＬＬブロック１００のロック信号を出力する。尚、ＰＬＬの状態保護回路は、ＰＬＬ毎に備えられており、各ＰＬＬの状態保護回路を総称してＰＬＬ状態保護回路１３０というものとする。詳細は、＜ＰＬＬ状態保護回路＞の項で説明する。

このＰＬＬ状態保護回路１３０を備えることにより、例えば、状態が悪化してきた時及び復旧時等にロック信号がバタツクようなＰＬＬ回路に置き換えたとしても、ロック信号を誤検出することがなくなり、適切なタイミングでリセットをかけることが可能となる。

ＰＬＬ状態保護回路１３０が出力するロック信号は、ＰＬＬブロック１００の状態の履歴としてＣＰＵ／ＩＮＦ５００に記憶する。このＣＰＵ／ＩＮＦ５００は、ＣＰＵから読み出されるとクリアされる。履歴を残すことで、ユーザ等が装置の状態を知ることが可能となる。

例えば、エラー等の履歴を参照することで、デバイスに特化した部分の不具合箇所等が詳細にわかるので、高品質の製品の提供を短期間で行うことが可能となる。

クロック断検出回路３００は、Ｒｅｆｅｒｅｎｃｅクロック１０の状態を観察し、クロック断の状態を検出するとＰＬＬリセット生成部１２０に通知する。

例えば、リフェレンスクロックの瞬断に対してアラームを検出できない場合があるＰＬＬ回路に置き換えたとしても、適切なタイミングでリセットをかけることが可能となる。

処理状態保護回路２２０は、所定の処理のアラーム情報をＰＬＬリセット生成部１２０に通知する機能を有する。所定の処理とは、ＰＬＬブロック１００が出力するクロック１〜クロックｎそれぞれを入力して行う様々な処理をいう。実施形態では、クロック１を入力して動作するＰＬＬ１処理２００を例に説明する。

ＰＬＬ１処理２００は、記憶されているデータのチェック等を行うメモリ処理部２３０、シリアルデータを取り込むシリアル通信処理部２４０、及び、受信データを内部メモリに格納後、所定クロックに同期したタイミングで読み出す内部処理部２５０を有する。

アラーム検出部２１０は、メモリ処理部２３０等の処理部が行う処理におけるエラーを検出して、ＣＰＵ／ＩＮＦ５００及び処理状態保護回路２２０に通知する。処理状態保護回路２２０は、必要に応じてアラームリセット信号をＰＬＬリセット生成部１２０に出力し、ＰＬＬをリセットする。詳細は、＜ＰＬＬ１処理２００＞の項で説明する。

尚、メモリ処理部２３０、シリアル通信処理部２４０及び内部処理部２５０のそれぞれは、独自のアラーム検出部を備えており、これらのアラーム検出部を総称してアラーム検出部２１０というものとする。

周辺回路Ｒｅｓｅｔ回路４００は、入力Ｒｅｓｅｔ信号２０が入力されると、ＰＬＬブロック１００のロック信号がロック状態となるまで、ＰＬＬ１処理２００等の処理をリセットしておく機能を有する。

本実施形態のクロック装置は、ＰＬＬ回路１１０の周囲にＰＬＬリセット生成部１２０、ＰＬＬ状態保護回路１３０、クロック断検出回路３００、及び、処理状態保護回路２２０を配置することにより、ＰＬＬの特性に依存することなくＰＬＬの置き換えを容易にしている。すなわち、これら周囲に配置した機能部を、デバイスに依存する可能性のある部分、リセットシーケンス及び保護回路等について考慮した構成としている。

また、本実施形態のクロック装置は、ＰＬＬブロック１００が出力するクロックを入力して動作している処理の状態に基づいてリセットを行うため、処理としては問題なく動作しているにも関わらずリセットが行われることを避けることが可能となる。すなわち、ＰＬＬの異常を検出する精度が高すぎる場合は、処理が正常に動作しているにも関わらずリセットがかかってしまうからである。本実施形態のクロック装置は、処理に問題が発生したらリセットを行うため、無駄なリセットを省くことが可能となる。

以下、上述した各機能部の詳細を説明する。

＜ＰＬＬブロック１００＞
図２は、ＰＬＬブロック１００の機能的構成の例を示すブロック図である。

＜ＰＬＬ回路１１０＞
ＰＬＬ回路１１０は、Ｒｅｆｅｒｅｎｃｅクロック１０として７８Ｍクロックを入力し、４つのクロック、すなわち、７８Ｍ（シフト１）、７８Ｍ（シフト２）、３８Ｍ、及び、３８Ｍ（シフト）のクロック信号を出力する。尚、「シフト」は、位相シフトしたことを示す。

ＰＬＬ回路１１０は、ＰＬＬが４クロックを生成することができないため、３つのＰＬＬを用いて４クロックを生成している。すなわち、前段にＰＬＬ１、後段にＰＬＬ２及びＰＬＬ３というように直列に接続する。ＰＬＬ１が出力した７８Ｍクロックの信号を、ＰＬＬ２及びＰＬＬ３のリフェレンス信号とする構成とする。

また、ＰＬＬ１〜ＰＬＬ３は、それぞれＰＬＬ状態１〜ＰＬＬ状態３を出力している。各ＰＬＬの出力がロック状態の場合は「Ｌｏｗ（Ｌ）」、アンロックとなった場合に「Ｈｉｇｈｔ（Ｈ）」となるものとする。

＜ＰＬＬ回路１１０のリセット処理＞
ここで、ＰＬＬ回路１１０のリセットについて説明する。

ＰＬＬブロック１００は、入力Ｒｅｓｅｔ信号２０により外部から指示される装置の立ち上げ時、クロック断検出回路３００から通知されるＲｅｆｅｒｅｎｃｅクロックが断たれた時、処理状態保護回路２２０からリセットすべきアラーム情報が入力された時、及び、ＰＬＬ自体に異常が発生した時にリセットされる。

以下、３つのタイミングにおけるリセット処理について説明する。

１つ目は、初期動作時、すなわち、入力Ｒｅｓｅｔ信号２０により外部から指示される装置の立ち上げ時のリセット処理である。クロック断検出回路３００から通知されるＲｅｆｅｒｅｎｃｅクロックが断たれた時、及び、処理状態保護回路２２０からリセットすべきアラーム情報が入力された時に行われるリセット処理は、この初期動作時のリセット処理と同様である。すなわち、全ＰＬＬをリセットする。

２つ目は、前段のＰＬＬ１の状態が動作の途中でアンロックとなった場合のリセット処理である。

３つ目は、後段のＰＬＬ２又はＰＬＬ３の状態が、動作の途中でアンロックとなった場合のリセット処理である。

２つ目と３つ目のリセット処理は、ＰＬＬ自体に異常が発生した時のリセット処理である。

図３は、ＰＬＬブロック１００のリセット処理のタイムチャートである。

まず初期動作時のリセット処理を説明する。

ＰＬＬ１〜ＰＬＬ３は、リセットが開始されてから５０μｓでロック状態になるとする。

入力Ｒｅｓｅｔ信号２０が解除され、すなわち、”Ｈ”となると、ＰＬＬ１リセット信号が”Ｌ”となり、リセットが解除される。すなわち、ＰＬＬ１のリセットが開始される。

ＰＬＬ１の状態は、５０μｓ後にロック状態”Ｌ”となる（信号５０参照）。

ＰＬＬ１の状態がロック状態になったことを検出したＰＬＬリセット生成部１２０のＰＬＬ１Ｒｅｓｅｔは、所定の処理を行い（処理５１参照）、後段のＰＬＬ２及びＰＬＬ３のリセットを解除する。ＰＬＬ２及びＰＬＬ３のリセットが開始される。

ＰＬＬ２及びＰＬＬ３の状態は、５０μｓ後にロック状態”Ｌ”となる（信号５２参照）。ＰＬＬリセット生成部１２０の所定の処理は、＜ＰＬＬリセット生成部１２０＞の項で説明する。

次にＰＬＬ１が途中でアンロック状態となった場合のリセット処理を説明する。

ＰＬＬ１の状態がアンロック状態”Ｈ”となると（信号５３参照）、ＰＬＬリセット生成部１２０のＰＬＬ１ＲｅｓｅｔにてＰＬＬ１リセット信号が生成される（信号５４参照）。これは、アンロック状態となった場合に、一度リセット信号を入力する必要がある仕組みとなっているＰＬＬに対処するためである。

その後、リファレンスクロックが正常入力され始めると、ＰＬＬ１の状態は、５０μｓ後にロック状態”Ｌ”となる。

ここで、ロック状態の引き込みを確実に行うために、リファレンスクロックが正常入力されてから再度リセットを生成する（信号５５参照）。すなわち、ＰＬＬ１の状態がロック状態になったら（信号５６参照）、ＰＬＬ１ＲｅｓｅｔにてＰＬＬ１リセット信号（信号５５参照）が生成され、再度ＰＬＬの引き込みを開始し、ＰＬＬ１の状態が５０μｓ後にロック状態”Ｌ”となる。

ＰＬＬ１の状態がロック状態になったことを検出したＰＬＬリセット生成部１２０のＰＬＬ１Ｒｅｓｅｔは、所定の処理を行い、後段のＰＬＬ２及びＰＬＬ３のリセットを解除する。ＰＬＬ２及びＰＬＬ３はリセットを開始し、ロック状態”Ｌ”となる。

このように、ＰＬＬ状態が異常になった時とＲｅｆｅｒｅｎｃｅクロック１０の入力が開始されてＰＬＬ状態が普及した時との２回リセットを行うことで、様々な特性のＰＬＬにリセットを確実にかけることが可能となる。例えば、アンロック状態となった時にリセットが必要なＰＬＬ、リフェレンスクロックが正常に入力され始めてからリセットをかける必要があるＰＬＬ等のＰＬＬに対応することができるようになる。尚、このような２回のリセットをかける処理は、後述するＰＬＬリセット生成部１２０のＰＬＬ Ｒｅｓｅｔが行う。

次に、後段のＰＬＬ２又はＰＬＬ３が途中でアンロック状態となった場合のリセット処理を説明する。このリセット処理は、ＰＬＬ１がアンロック状態となった場合のリセット処理と同様である。

具体的には、ＰＬＬ２又はＰＬＬ３の状態がアンロック状態”Ｈ”となると（信号５７参照）、ＰＬＬリセット生成部１２０のＰＬＬ２Ｒｅｓｅｔ又はＰＬＬ３Ｒｅｓｅｔにて、ＰＬＬ１リセット信号が生成され、リファレンスクロックが正常入力され始めると、ＰＬＬ２又はＰＬＬ３の状態は、５０μｓ後にロック状態”Ｌ”となる。その後、再度リセットを生成する。

＜ＰＬＬリセット生成部１２０＞
ＰＬＬリセット生成部１２０は、ＰＬＬ１状態〜ＰＬＬ３状態の各ＰＬＬの状態の変化、すなわち、アンロック状態からロック状態への変化、又は、ロック状態からアンロック状態への変化を監視し、各ＰＬＬのリセット信号を生成する。

また、リセット処理で述べたように、前段ＰＬＬ１の状態がアンロック状態となれば、後段のＰＬＬ２又はＰＬＬ３をリセットする。

実施形態では、ＰＬＬ１Ｒｅｓｅｔ〜ＰＬＬ３Ｒｅｓｅｔは、同様の回路構成を有するものとし、以下、これらを総称して「ＰＬＬ Ｒｅｓｅｔ」というものとする。ただし、ＰＬＬ１Ｒｅｓｅｔでのみ有効な出力がある。

図４に、ＰＬＬ Ｒｅｓｅｔの回路構成図を示す。また、図５に、ＰＬＬ Ｒｅｓｅｔのタイムチャートを示す。タイムチャートを参照しながら、ＰＬＬ Ｒｅｓｅｔを説明する。

ＰＬＬ Ｒｅｓｅｔは、対応するＰＬＬの状態を入力し、ＦＦ１及びＦＦ２において、動作クロックであるフリーラン（自走発振）７８Ｍクロックに同期させる。このフリーラン７８Ｍクロックの信号は、図１におけるタイマー信号３０である。

イネーブルカウンタとして、実施形態では、８２３ｎｓ程度の周期となる１／６４イネーブル生成カウンタを用いる。使用するデバイスによって異なるが、ＰＬＬのリセット幅制限を満足させるＰＬＬリセット信号を生成できるイネーブルカウンタを用いる。

まず、図５のＬＯＣＫ状態への変化検出時のタイムチャートを参照する。

１／６４イネーブル生成カウンタでは、フリーラン７８Ｍクロックの１パルス幅で８２３ｎｓ周期となる信号を生成する。このイネーブル信号を用いて、ＰＬＬ状態の信号を、ＦＦ３〜ＦＦ５において３段シフトさせ、アンロック状態からロック状態への変化パルスを生成する。ＦＦ３、ＦＦ４及びＦＦ５がそれぞれ「０」、「０」、「１」である場合に、ＰＬＬ状態がアンロック状態からロック状態へ変化したと検出する（信号６０参照）。この変化パルスを、ＰＬＬリセット信号として出力する。

ここで、リセットによりＰＬＬは再度アンロック状態となるため、アンロック状態からロック状態への変化パルスによるリセット後５ｍｓ間は再度リセットがかからないように、リセットパルスをマスクするために５ｍｓ保護カウンタを用いてマスク処理を行う。例えば、図３の信号５６で示されるロック状態への変化を検出して、信号５５に該当するＰＬＬリセット信号を出力した後、再度ロック状態へと変化するが、この再度のロック状態への変化を検出しないようにマスクをかける。

次に、ＵＮＬＯＣＫ状態への変化検出時のタイムチャートを参照する。

ＬＯＣＫ状態への変化検出時と同様に、イネーブル信号を用いて、ＰＬＬ状態の信号を、ＦＦ３〜ＦＦ５において３段シフトさせ、ロック状態からアンロック状態への変化パルスを生成する。ＦＦ３、ＦＦ４及びＦＦ５がそれぞれ「１」、「１」、「０」である場合に、ＰＬＬ状態がロック状態からアンロック状態へ変化したと検出する（信号６１参照）。この変化パルスを、ＰＬＬリセット信号として出力する。

前段状態の出力は、ＦＦ３及びＦＦ４共にアンロック状態”Ｈ”である場合に、”Ｈ”として出力する。この前段状態の出力は、ＰＬＬ１Ｒｅｓｅｔ１２１の場合のみ意味がある。

＜ＰＬＬ状態保護回路１３０＞
図６に、ＰＬＬ状態保護回路１３０の回路構成図を示す。このＰＬＬ状態保護回路１３０は、ＰＬＬ回路１１０を構成するＰＬＬの数分備えられている。

ＰＬＬ状態保護回路１３０は、異常動作から正常動作、正常動作から異常動作へと状態が頻繁に変化することによるロック信号のバタツキを防止する。

すなわち、各ＰＬＬのＰＬＬ状態保護回路１３０は、対応するＰＬＬのアンロック状態が所定時間続かなければ、アンロック状態になったとの状態信号を出力しない。従って、各ＰＬＬの状態信号の論理和を取ったロック信号は安定した信号となる。

図７に、ＰＬＬ状態保護回路１３０のタイムチャートを示す。

ＰＬＬ状態保護回路１３０は、対応するＰＬＬのＰＬＬ状態を入力し、１ｍｓタイマー信号の立ち上がり間隔である１ｍｓの間の状態を観察する。１ｍｓの間ずっとアンロック状態が続き、この状態が２回連続した場合、すなわち、２ｍｓ間アンロック状態が続いた場合にのみＰＬＬがアンロック状態であると判断する。

１ｍｓの間ずっとアンロック状態である場合は、ＦＦ１が一度もリセットされず”Ｈ”のままとなる。

＜クロック断検出回路３００＞
クロック断検出回路３００は、Ｒｅｆｅｒｅｎｃｅクロック１０のクロック断の状態を検出する。

図８に、クロック断検出回路３００の回路構成図を示す。また、図９に、クロック断検出回路３００のタイムチャートを示す。

クロック断検出回路３００は、断検出対象となるＲｅｆｅｒｅｎｃｅクロック１０と、１ｍｓタイマー信号を入力する。１ｍｓタイマー信号のパルス幅は、フリーラン７８Ｍクロックの１パルス幅と同じである。

１ｍｓタイマー信号の立ち下がりで、ＦＦ１及びＦＦ２を”Ｈ”にセットする。

次に、１ｍｓタイマー信号の立ち下がりが入力されるまでに、Ｒｅｆｅｒｅｎｃｅクロック１０のクロックが”Ｌ”から”Ｈ”、又は、”Ｈ”から”Ｌ”へ、１度でも変化すると（信号７０参照）、ＦＦ１及びＦＦ２は”Ｌ”となる。

ＦＦ１とＦＦ２とのＯＲ論理情報を、１ｍｓタイマー信号の立ち上がりでＦＦ３ に取り込み、断検出情報として、”Ｌ”で「断検出無し状態」、”Ｈ”で「断検出状態」として出力する。

＜周辺回路Ｒｅｓｅｔ回路４００＞
入力Ｒｅｓｅｔ信号２０が入力されると、周辺回路Ｒｅｓｅｔ回路４００は、ＰＬＬブロック１００から出力されるクロックが安定するまで、すなわち、ＰＬＬブロック１００から出力されるロック信号がロック状態となるまで、ＰＬＬ１処理２００等、及び、ＣＰＵ／ＩＮＦ５００をリセット状態としておく。ＰＬＬ１処理２００等、及び、ＣＰＵ／ＩＮＦ５００を、安定したクロックで動作させるためである。例えば、周辺回路Ｒｅｓｅｔ回路４００は、装置の立ち上げ時に動作する。

図１０に、周辺回路Ｒｅｓｅｔ回路４００の回路構成図を示す。具体的には、クロックが安定するまでの間、リセット信号を伸長する回路である。

ＰＬＬで生成したクロックでない入力クロック信号、すなわち、フリーラン７８Ｍクロックのタイマー信号３０で、入力Ｒｅｓｅｔ信号２０を５ｍｓ間伸長させる回路になっている。

カウンタ（Ｕｐ Ｃｏｕｎｔｅｒ）が２段で構成されているのは、内部タイミングを満足させることを容易にするためである。

図１１に、周辺回路Ｒｅｓｅｔ回路４００のタイムチャートを示す。

入力された外部からの入力Ｒｅｓｅｔ信号２０（ｉ＿ｘｒｓｔ）が解除されたら（信号７５参照）、リセット伸長用のカウンタ（ｓｒ＿１２５ｕｓｃｔｒ及びｓｒ＿４０ｃｔｒ）がカウントアップしていく。

ｓｒ＿１２５ｕｓｃｔｒが、「０」から「９７１９」までカウントする度に、ｓｒ＿４０ｃｔｒをカウントアップする（信号７６参照）。ｓｒ＿４０ｃｔｒが、「３９」までカウントアップされ、「０」に戻るときに入力Ｒｅｓｅｔ信号２０を出力する（信号７７参照）。

＜ＰＬＬ１処理２００＞
ＰＬＬ１処理２００が有するメモリ処理部２３０、シリアル通信処理部２４０及び内部処理部２５０、ならびに、アラーム検出部２１０について説明する。

＜メモリ処理部２３０＞
メモリ処理部２３０は、ＱＤＲ（Quad Data Rate）−ＳＲＡＭ（Static Random Access Memory）等のメモリ、及び、ＡＳＩＣ／ＦＰＧＡが備えるメモリ等の品質チェックを行う。

図１２に、メモリ処理部２３０の構成を示す。

メモリ処理部２３０は、メモリにデータを書込む前に、Ｐａｒｉｔｙを挿入するブロック２３１と、読み出したデータのＰａｒｉｔｙをチェックするブロック２３２を備える。

Ｐａｒｉｔｙは、例えば、奇数Ｐａｒｉｔｙとする。所定の長さ、例えば８ビットのデータに1ビットのパリティビットを付加し、パリティビットを含んだデータに含まれる「１」の数が奇数個になるようにパリティビットを設定する。

Ｐａｒｉｔｙをチェックするブロック２３２が、メモリ処理部２３０のアラーム検出部２１０に該当する。

＜シリアル通信処理部２４０＞
図１３に、シリアル通信処理部２４０の構成を示す。シリアル通信処理部２４０は、シリアル通信処理部２４０自身のアラーム検出部を有している。

シリアル通信処理部２４０は、入力される９本のシリアルデータ（ｉ＿ｉｂｉｎｘ）を取り込み、それぞれのデータのパリティチェックをアラーム検出部で行う。従って、アラーム検出部は９つある。図１３のアラーム検出部は、シリアルデータの１つである「ｉ＿ｉｂｉａｍ」の処理を記載している。

シリアル通信処理部２４０は、シリアル信号を取り込むための基準クロック（ｉ＿ｉｂｉｎｃ３９）と、フレームの先頭を示すフレームパルス（ｉ＿ｉｂｉｆ８ｋ）とを入力する。

シリアル処理２４０は、フレームの入力タイミングを基準として、フレームカウンタを生成し、シリアルデータを取り込む。

ＡＳＩＣ／ＦＰＧＡから出力されたシリアルデータ内には、出力したデータのパリティ結果／クロック断も通知されてきている。従って、出力したクロックの品質監視を行った結果を判断することでエラー監視を行う。

アラーム検出部は、フレームの入力タイミングを基準としてフレーム単位のＰａｒｉｔｙチェックを行う。すなわち、シリアルデータのフレーム内の最終ビットのＰａｒｉｔｙビットまでを演算（奇数パリティ）してエラーの検出を行う。

シリアルデータで通知されるエラー情報と、アラーム検出部で検出されるエラー情報（出力 ｏ＿ｐｔｙｐ＿ｘ）の論理和でアラーム情報とする。

図１４に、シリアル通信処理部２４０のタイムチャートを示す。

入力されるフレームタイミグ（ｓｒ＿ｉｂｉｆ８ｋ）を基準にして、フレームカウンタ（ｆｒ＿ｃｔｒ）のカウントアップが開始され、フレーム毎にシリアルデータ（ｓｒ＿ｉｂｉｘ）が取り込まれる。フレームタイミングが入力されると、フレームカウンタを「０」にする。

シリアルデータ（ｓｒ＿ｉｂｉｘ）の１フレームの先頭から最後尾のビットまでをパリティチェックして、フレーム単位（１２５ｕｓ）のエラー情報をラッチして通知する。

例えば、先頭８０からパリティチェックを開始する。ｓｒ＿ｉｂｉｆ８Ｋが”Ｈ”の時に、ｓｒ＿ｐｔｙ＿ｃａｌをクリアし、次のフレームのパリティチェックのための演算を、先頭８１から開始する（ｓｒ＿ｘ＿ｐｔｙ＿ｃａｌ）。また、先頭８２、先頭８３からも先頭８１と同様に、次にフレームのパリティチェックのための演算を開始する。

ｆｒ＿ｃｔｒが「４８５９」である時に、ｓｒ＿ｐｔｙ＿ｃａｌをラッチする（出力８４参照）。先頭８２から始まるフレームはショートであり、ｆｒ＿ｃｔｒは「４８５９」とはならないので、ｓｒ＿ｐｔｙ＿ｃａｌのラッチは行わない。次のフレームはロングであるので、ｆｒ＿ｃｔｒが「４８５９」である時に、ｓｒ＿ｐｔｙ＿ｃａｌをラッチする（出力８５参照）。

＜内部処理部２５０＞
内部処理部２５０は、受信データを内部メモリに格納し、ＰＬＬから入力されるクロックに同期したタイミングで内部メモリよりデータを読出す機能を実現する。

受信クロックは、受信データからクロックリカバリされたクロックであるため周波数が変動する。

そのため、内部処理部２５０に実装する内部メモリは、入力データの変動を吸収する機能、及び、内部メモリエラーを検出した場合に内部ポインタ等の制御情報をリセットする機能を有する。

また、内部メモリの書込み側と読出し側の制御を行うためにライトポインタのクロック乗換えが必要となるが、複数ビット・カウンタのクロック乗換えを行う回路にビット変化の少ないグレイコードを使用している。

図１５に、内部処理部２５０の回路構成を示す。また、図１６に、内部処理部２５０のタイムチャートを示す。内部メモリ２４７の容量は１６ワードであるとする。

内部処理部２５０は、リセット解除後、ライトポインタ生成ブロック２４１で生成されるライトポインタが「０」、及び、リードポインタ生成ブロック２４４で生成されるリードポインタが「８」の状態から、ポインタのインクリメントを行う。ライトポインタ生成ブロック２４１は、サーデスクロックにより動作し、リードポインタ生成ブロック２４４はＰＬＬブロック１００からのクロックにより動作している。

クロック安定時は、メモリ使用量が「８」の状態で、内部メモリ２４７に対してデータの書込みと読出しが行われる（図１６の制御開始時のタイムチャート参照）。データの書き込みと読み出しは、それぞれ書込みブロック２４６と読出しブロック２４８によって行われる。

ライトポインタとリードポインタが８ワードの間隔を保ってデータの書込みと読出しを行うために、ライトポインタのクロック乗せ換えを行って、リード側のクロックでメモリ使用量の計算を行う。このメモリ使用量の算出は、メモリ使用量算出ブロック２４３で行い、オーバーフロー・アンダーフロー検出ブロック２４５に出力する。

メモリ使用量の計算に用いるライトポインタの値は、乗せ替えブロック２４２でリード側に乗せ換えた後の値であり、計算時にはクロック乗せ換えの遅延分を予測して計算を行う。

メモリ使用量算出ブロック２４３で算出したメモリ使用量が１４ワードまたは１５ワードのとき、オーバーフローを検出する（図１６のＯＶＦ検出時のタイムチャート参照）。また、メモリ使用量が１ワードのとき、アンダーフローを検出する（図１６のＵＤＦ検出時のタイムチャート参照）。

オーバーフロー・アンダーフロー検出ブロック２４５が、オーバーフロー及びアンダーフローを検出して、アラーム情報を出力する。

また、メモリ使用量が０ワードのとき、オーバーフロー及びアンダーフロー両方を検出する。

オーバーフロー又はアンダーフローを検出した場合、ライトポインタとリードポインタの間隔を８ワードに戻す。すなわち、内部メモリのライトポインタとリードポインタを初期化する。初期化とは、ライトポインタとリードポインタの差が８サイクルとなるように、リードポインタを強制的に変更することである。

検出した内部メモリ２４７のオーバーフローとアンダーフローの通知は、内部処理部２５０のアラーム検出部２１０になされる。

ここで、図１６に示すタイムチャートについて説明する。

リセット解除後、リードポインタおよびライトポインタのカウントアップを開始する。また、初期状態としてリードポインタとライトポインタの位置を８アドレスずれた状態とする。

このとき、書込み側と読出し側のクロック周波数が一致しているなら、最初のクロック乗換えによる遅延を除けばメモリ使用量が「８」の状態でデータの読出しを継続する。

しかし、書込み側のクロック周波数が読み出し側より遅い場合は、メモリ使用量が減少し、メモリ使用量が「１」となった時点でアンダーフローを検出し、リードポインタにライトポインタか「４」を減算した値を代入する。これによって、メモリ使用量が「８」に復帰する。

または、書込み側のクロック周波数が読み出し側より早い場合は、メモリ使用量が増加し、メモリ使用量が「１４」または「１５」となった時点でオーバーフローを検出し、リードポインタにライトポインタから「４」を減算した値を代入する。これによって、メモリ使用量が「８」に復帰する。

メモリ使用量が「０」となった場合のみオーバーフローおよびアンダーフローの両方を検出し、メモリ使用量を「８」に復帰させる。

オーバーフローおよびアンダーフローを検出する閾値は１つ前の値においてポインタの不一致によるデータエラーが発生しないよう十分なマージンを確保した値とする。

＜ＣＰＵ／ＩＮＦ５００＞
図１７に、ＣＰＵ／ＩＮＦ５００の構成を示す。また、図１８に、ＣＰＵ／ＩＮＦ５００のタイムチャートを示す。Ｒａｅｄ Ｏｎ Ｃｌｅａｒ動作のタイムチャートである。

このＣＰＵ／ＩＮＦ５００は、履歴として残したいアラームの数分の情報をＣＰＵに通知できるようになっている。例えば、アラーム毎にビットを割り当てた８ビットのデータを記憶できるようにしておく。

アラーム検出部２１０から入力されたアラーム信号は、非同期処理ブロック５０１で、ＰＬＬリセット生成部１２０の基準クロックに乗り換えられる。

Ｒｅｇ（ＦＦ）（１）で、ＣＰＵからの読み出し周期内で発生したアラーム情報をラッチしておく。読み出し周期は、Ｒｅａｄタイミングで示される。

Ｒｅａｄタイミングが”Ｈ”になったときに、Ｒｅｇ（ＦＦ）（１）の内容をＬａｔｃｈＲｅｇ（２）に取り込みラッチし、Ｒｅｇ（ＦＦ）（１）をクリアする。ラッチしたデータをＣＰＵへの通知情報、すなわち、履歴情報とする。

また、ＰＬＬ状態保護回路１３０が出力したロック信号も、ＡＬＭ信号と同様にＣＰＵに通知される。

＜処理状態保護回路２２０＞
処理状態保護回路２２０は、ＰＬＬ１処理２００等の処理で検出されたアラーム信号を保護するブロックである。アラーム信号は、メモリ処理部２３０、シリアル通信処理部２４０及び内部処理部２５０において、それぞれ検出される。

図１９に、処理状態保護回路２２０の構成例を示す。

メモリ処理部２３０、シリアル通信処理部２４０及び内部処理部２５０において検出されたアラーム信号は、非同期処理ブロック２２１において、ＰＬＬリセット生成部１２０の基準クロックに乗り換えられる。

その後、それぞれ個別に、リセットが必要か否かを判断する。具体的には、入力したアラーム信号をリセット条件とするかの判定を行うために、Ｅｎａｂｌｅ／Ｄｉｓａｂｌｅ設定を持つ（回路２２２参照）。

判断後、ＦＦ（Ｍ１、Ｓ１、Ｎ１）において、１ｍｓ周期内で発生したアラーム信号をラッチしておく。この１ｍｓ周期は、Ｒｅａｄタイミングで示される。

Ｒｅａｄタイミングが”Ｈ”になったときに、ＦＦ（Ｍ１、Ｓ１、Ｎ１）をクリアして次段のＦＦ（Ｍ２、Ｓ２、Ｎ２）に取り込みラッチする。

全てのアラーム信号をラッチした情報を、３段保護ブロック２２３にて３連続の監視を行い、ＡＬＭ Ｒｅｓｅｔ信号として出力する。すなわち、３回連続してアラーム信号が入力された場合は、ＰＬＬリセット生成部１２０に全てのＰＬＬのリセットを指示するアラームリセット信号（ＡＬＭ Ｒｅｓｅｔ信号）を出力する。

尚、処理状態保護回路２２０はＰＬＬ１処理〜ＰＬＬｎ処理にそれぞれ１つずつ存在すが、実施形態では、いずれの処理状態保護回路２２０が出力するアラームリセット信号も、全てのＰＬＬのリセットを指示するものとする。

図２０に、処理状態保護回路２２０のタイムチャートを示す。

１ｍｓ周期における（１） 〜（３）の各期間で、メモリ処理部２３０、シリアル通信処理部２４０及び内部処理部２５０においてそれぞれアラーム信号が検出されたとする。

この場合、それぞれのアラーム信号は、１段目のそれぞれのＦＦにラッチされる。そして、次の１ｍｓタイミングで２段目ＦＦにシフトされる。

そのシフトされたそれぞれのアラーム信号から、それぞれのＡＮＤ条件を用いてリセットが必要か否かを決定する。その後、１ｍｓタイミング単位で３連続の保護をとり、ＯｎｅＳｈｏｔのＲｅｓｅｔパルスの生成を行う。

３回連続して発生した場合にリセットを行うと判断するのは、３回連続して発生するのは、メモリ処理部２３０等の異常よりもクロックに異常がある可能性が高いと判断できるからである。

尚、実施形態では、３連続保護をとって約８フレームの期間である３ｍｓ期間を監視しているが、通常のアラーム検出期間、例えば、５フレームよりも長い期間であればよい。

＜補足＞
以上、本発明の実施形態について説明したが、本発明は上記形態に限らず、以下のようにしてもよい。
（１）実施形態では、複数のクロックを出力する１つのＰＬＬで構成されるＰＬＬ回路を、１つのクロックを出力するＰＬＬを複数個直列に接続したＰＬＬ回路に置き換えた例を説明したが、１つのＰＬＬで構成されるＰＬＬ回路を、他の１つのＰＬＬで構成されるＰＬＬ回路に置き換える場合であってもよい。ＰＬＬ回路を１つのＰＬＬで実現する場合は、複数のＰＬＬで構成するＰＬＬ回路のように、内部の複数のＰＬＬについて考慮する必要はないが、その特性が異なる場合があるからである。
（２）実施形態では、各ＰＬＬが出力する状態信号を、ＰＬＬリセット生成部１２０に入力しているが、図２２に示すように、ＰＬＬ状態保護回路１３０において保護された後の信号を入力することとしてもよい。保護された状態信号に基づいてＰＬＬのリセットを行うので、状態信号のバタツキによる異常動作を起こす可能性が低くなる。

上に述べた実施例には、以下に述べるような付記も開示されている。
（付記１）
複数のクロック信号を出力するクロック回路と、
前記クロック信号を使用して動作する複数の周辺回路であって、エラーを検出するエラー検出手段をそれぞれに有する周辺回路から、前記エラーに関するエラー情報を受信し、受信したエラー情報を用いて、前記クロック回路をリセットするか否かを判定する判定手段と、
前記判定手段がリセットすると判定した場合に、前記クロック回路をリセットするリセット手段と
を備えるクロック装置。
（付記２）
前記判定手段は、受信したエラー情報を選択的に用いて、前記クロック回路をリセットするか否かを判定する
付記１記載のクロック装置。
（付記３）
前記判定手段は、前記クロック信号に基づき前記周辺回路のエラーを検出する期間より長い期間内において検出されたエラーに基づいて、リセットするか否かを判定する
付記１又は付記２に記載のクロック装置。
（付記４）
前記クロック回路は、外部から基準クロック信号を入力して動作し、
前記判定手段は、前記基準クロックの入力が止まった場合に、リセットすると判定する
付記１ないし付記３のいずれかに記載のクロック装置。
（付記５）
複数のＰＬＬ（Phase Locked Loop）と、前記ＰＬＬをリセットするリセット手段とを備えるクロック装置であって、
第１のＰＬＬは、前記ＰＬＬ装置の外部から入力される信号を基準クロック信号として動作し、第２のＰＬＬは、第１のＰＬＬの出力信号を基準クロック信号として動作し、
前記リセット手段は、前記第２のＰＬＬがアンロック状態となった場合は、当該第２のＰＬＬをリセットし、第１のＰＬＬがアンロック状態となった場合は、当該第１のＰＬＬをリセットした後、前記第２のＰＬＬをリセットする
ことを特徴とするクロック装置。
（付記６）
前記リセット手段は、リセットを指示するリセット信号をリセットを行うＰＬＬに送信し、当該ＰＬＬがロック状態となったら、更にリセット信号を送信する
付記５記載のクロック装置。
（付記７）
前記周辺回路は、
第１クロック信号に基づいてデータを受信してメモリに記憶させる受信手段と、
前記クロック回路から出力される第２クロック信号に基づいてデータを前記メモリから読み出して送出する送出手段とを備え、
前記エラー検出手段は、前記受信手段がデータを記憶させる前記メモリのアドレスと前記送出手段がデータを読み出す前記メモリのアドレスとの差が、所定の範囲内でない場合に、エラーとして検出する
付記１記載のクロック装置。
（付記８）
前記周辺回路は、
受信したシリアルデータの誤りを検出する誤り検出手段を備え、
前記エラー検出手段は、前記誤り検出手段が誤りを検出した場合に、エラーとして検出する
付記１記載のクロック装置。

１０ Ｒｅｆｅｒｅｎｃｅクロック
２０ 入力Ｒｅｓｅｔ信号
３０ タイマー信号
４０ ＦＰＧＡ／ＡＳＩＣ入力端子
１００ ＰＬＬブロック
１１０ ＰＬＬ回路
１２０ ＰＬＬリセット生成部
１３０ ＰＬＬ状態保護回路
２００ ＰＬＬ１処理２００
２１０ アラーム検出部
２２０ 処理状態保護回路
２３０ メモリ処理部
２４０ シリアル通信処理部
２５０ 内部処理部
３００ クロック断検出回路
４００ 周辺回路Ｒｅｓｅｔ回路
５００ ＣＰＵ／ＩＮＦ

Claims (6)

1. 複数のクロック信号を出力するクロック回路と、
   前記クロック信号を使用して動作する複数の周辺回路であって、エラーを検出するエラー検出手段をそれぞれに有する周辺回路から、前記エラーに関するエラー情報を受信し、受信したエラー情報を用いて、前記クロック回路をリセットするか否かを判定する判定手段と、
   前記判定手段がリセットすると判定した場合に、前記クロック回路をリセットするリセット手段と
   を備えるクロック装置。
2. 前記判定手段は、受信したエラー情報を選択的に用いて、前記クロック回路をリセットするか否かを判定する
   請求項１記載のクロック装置。
3. 前記判定手段は、前記クロック信号に基づき前記周辺回路のエラーを検出する期間より長い期間内において検出されたエラーに基づいて、リセットするか否かを判定する
   請求項１又は請求項２に記載のクロック装置。
4. 前記クロック回路は、外部から基準クロック信号を入力して動作し、
   前記判定手段は、前記基準クロックの入力が止まった場合に、リセットすると判定する
   請求項１ないし請求項３のいずれかに記載のクロック装置。
5. 複数のＰＬＬ（Phase Locked Loop）と、前記ＰＬＬをリセットするリセット手段とを備えるクロック装置であって、
   第１のＰＬＬは、前記ＰＬＬ装置の外部から入力される信号を基準クロック信号として動作し、第２のＰＬＬは、第１のＰＬＬの出力信号を基準クロック信号として動作し、
   前記リセット手段は、前記第２のＰＬＬがアンロック状態となった場合は、当該第２のＰＬＬをリセットし、第１のＰＬＬがアンロック状態となった場合は、当該第１のＰＬＬをリセットした後、前記第２のＰＬＬをリセットする
   ことを特徴とするクロック装置。
6. 前記リセット手段は、リセットを指示するリセット信号を、リセットを行うＰＬＬに送信し、当該ＰＬＬがロック状態となったら、更にリセット信号を送信する
   請求項５記載のクロック装置。

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