JP4686432B2 - クロック位相シフト装置 - Google Patents
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Description
特開平10−56382号公報に記載の方式を図7に示す。図7に示すように、この方式では1個目のPLL回路を通常のようにフィードバックしたクロックを1個目のPLL回路に入れる使用方法で使用した直後に、2個目のPLL回路を同様にフィードバックしたクロックを2個目のPLL回路に入れる方式が採用されている。
この方式においては電圧低下時でも安定した周波数特性を得られるなどの利点があるが、PLLロック外れの発生しやすさに対しては対策は取られておらず、各々フィードバックループを有するPLL回路を2個使用したことによりフィードバックループが2箇所となり、PLLロック外れの可能性のある場所が2箇所になってしまっており、PLLロック外れの発生しやすさが2倍になってしまっていた。
特開平5−88785号公報に記載の方式を図8に示す。図8に示すように、この方式は、リセット信号発生部とパルス幅補償部と回路を分ける方式である。この方式は、クロックが安定していない場合の動作が不確実であり、またパルス幅補償部のリセットは何をもってするのかという点が考慮されていないなど現実的な方式ではなかった。
例えば、100MHzを超える高速クロックを使用するデバイスやシステムでは、例えば、水晶発振器出力クロックのジッタ変動や電源ノイズなどにより出力電圧に変動が生じた場合、PLL回路ではその出力クロックを入力側の基準周波数としてフィードバックして位相制御しているので、前記ジッタ変動や電源ノイズなどが原因してPLLロック外れを起こすことがあり、もし、PLLロック外れが発生した場合には、PLL出力クロック周波数が過渡的に乱れ、PLL出力クロックを利用しているクロック同期メモリなどのクロック利用デバイスやシステムへのアクセスでパリティエラーなどのエラーが発生する可能性があるため、PLL回路を使用してクロックの位相をずらすクロック位相シフト装置においてはPLLロック外れを発生しにくくするの好ましい。
前記第1段のPLL回路から出力されるPLLロック外れ通知信号と前記第2段のPLL回路から出力されるPLLロック外れ通知信号との論理和をとる論理要素を有し、
前記論理要素が、前記第1段のPLL回路から出力されるPLLロック外れ通知信号及び前記第2段のPLL回路から出力されるPLLロック外れ通知信号の少なくとも一方があれば、PLL出力クロックを使用するシステムが動作し始めないようにリセットするリセット信号を出力する
ものである。
以下、この発明の実施の形態1を、複数のPLL回路を使用したクロック位相シフト装置の事例を示すブロック図である図1に基づいて説明する。
図9において、水晶発振器100から生成されるクロックが、PLL回路201とフリップフロップ回路203とを含むFPGA(Field Programmable Gate Array)200に入力されており、PLL回路201から出力されるクロックとフリップフロップ回路203から出力されるその他の信号(アドレス信号/データ信号/制御信号等)が例えばクロック同期メモリなどのデバイス300に入力されている。FPGA200はデバイス300にアクセスするが、デバイス300にアクセスするためのタイミング仕様をFPGA200を通常に使用した場合では満足できない場合、クロックの位相をずらす必要がある。
PLL回路201から出力されたクロックC201は、FPGA200から出力されて、例えばクロック同期メモリなどのデバイス300に入力されるとともに、フィードバックされてPLL回路201にも入力される。
水晶発振器100から入力されたクロックC100と第2段のPLL回路B202からフィードバックされて入力されたクロックC202との位相のずれをなくすように第1段のPLL回路A201の出力クロックC201を調整して、第2段のPLL回路B202からフィードバックされて入力されているクロックC202と水晶発振器100から入力されたクロックC100とを同じ位相にする。
また、前述の出力クロックC204は、水晶発信器の出力クロックC100から、所定位相シフトされるが、そのシフト量は、必要に応じて調整できるように可調整としてもよい。
以下、この発明の実施の形態2を、複数のPLL回路を使用し且つリセット信号生成回路を有したクロック位相シフト装置の事例を示す図2に基づいて説明する。
以下、この発明の実施の形態3を図10、図3、図4に基づいて説明する。図10は従来のFPGA内部回路をリセットする回路構成を示すブロック図、図3は複数のPLL回路を有したFPGAの内部回路をリセットする回路構成の事例を示すブロック図、図4は図3における各部動作例と図10における各部動作とを比較してタイムチャートで示す図である。
特殊なケースでない限り、電源、クロックC100、クロックロス信号O400、リセット信号500は、図4に図示の上から順番に有意になっていく。
即ち、電源を投入すると、まず電源そのものがゆっくりと供給されはじめ、やがて完全に供給されるようになる。
水晶発振器100は、電源供給を完全に受けてから初めてクロックC100の生成を開始する。電源が供給され始めた直後は動作が不確定である。不確定であるとは、具体的にはハイとローの中間の電位であったり、本来水晶発振器100が生成すべき周波数ではないクロックが出力されたりなどの状態である。
クロックロス検出回路400は、電源が供給されはじめてもクロックC100が生成されていない場合には、図示のように、クロックロス信号O400として有意を出力している。即ち、図示のように、クロックロス信号は、ロー有意である。従って、この「クロックロス信号O400有意」は、クロックC100が発生していないことを表す信号である。
クロックC100が不確定の動作中であっても、クロック信号C100がハイに変化するのを検出したり、異なった周波数のクロックを検出したりすると、図示のように、クロックロス信号O400は無意へと変化する。従って、この「クロックロス信号O400無意」は、クロックC100が発生していることを表す信号である。
リセット信号500は、図示のように、クロックC100が完全に供給されてしばらく経ってから有意から無意へと変わる。リセット信号500はロー有意である。この「リセット信号500有意」は、FPGA200内部の内部回路208のリセット、即ち初期化状態、スタンバイ状態、を意味し、FPGA200の内部回路208の出力O208(図2におけるフリップフロップ回路203の出力O203等)が出力されていないことを意味する。
図10に示す従来の方式、システムでは、このリセット信号500がFPGA200内部の内部回路208をリセットしていたため、正常なクロックC100が供給されていても、リセット信号500が無意になるまで内部回路208は動作することができなかった。FPGA200の出力を利用するデバイスやシステムも動作することができなかった。
特殊なケースでない限り、電源、クロックC100、クロックロス信号O400、リセット信号500は、図4に図示の上から順番に有意になっていく。
即ち、電源を投入すると、まず電源そのものがゆっくりと供給されはじめ、やがて完全に供給されるようになる。
水晶発振器100は、電源供給を完全に受けてから初めてクロックC100の生成を開始する。電源が供給され始めた直後は動作が不確定である。不確定であるとは、具体的にはハイとローの中間の電位であったり、本来水晶発振器100が生成すべき周波数ではないクロックが出力されたりなどの状態である。
クロックロス検出回路400は、電源が供給されはじめてもクロックC100が生成されていない場合には、図示のように、クロックロス信号O400として有意を出力している。即ち、図示のように、クロックロス信号は、ロー有意である。従って、この「クロックロス信号O400有意」は、クロックC100が発生していないことを表す信号である。
クロックC100が不確定の動作中であっても、クロック信号C100がハイに変化するのを検出したり、異なった周波数のクロックを検出したりすると、図示のように、クロックロス信号O400は無意へと変化する。従って、この「クロックロス信号O400無意」は、クロックC100が発生していることを表す信号である。
リセット信号500は、図示のように、クロックC100が完全に供給されてしばらく経ってから有意から無意へと変わる。リセット信号500はロー有意である。この「リセット信号500有意」は、FPGA200内部の内部回路208のリセット、即ち初期化状態、スタンバイ状態、を意味し、FPGA200の内部回路208の出力O208(図2におけるフリップフロップ回路203の出力O203等)が出力されていないことを意味する。
図3に例示する本実施の形態3の方式、システムでは、このリセット信号500は、図3に図示のように、FPGA200の内部回路208のリセットには使用されず、必要に応じて内部回路208以外のFPGA200内のリセットに使用されたり、必要に応じてそのままFPGA200から出力されてシステム全体のリセットに使用されたりするようにしてもよい。
FPGA200の内部回路208のリセットをするのは、クロックロス検出回路400の出力であるクロックロス信号O400である。そのため内部回路208が有意な出力信号を作り出せる時期は、図4に示すように、図10に示す従来方式、システムに較べて格段に早くなった。FPGA200の内部回路208の出力O208を利用するデバイス、システムの動作開始時期が図10に示す従来方式、システムに較べて格段に早くなった。
以下、この発明の実施の形態4を、FPGAにおいてリセット信号を生成するリセット生成回路の具体的構成の事例を示すブロック図である図5に基づいて説明する。
クロックロス検出回路400は、入力されるクロックが供給されなくなってしばらくすると有意になり、クロックが供給されている間は無意になるクロックロス信号O400を常に出力している。
またリセット信号500は、FPGA200内のリセット生成回路211及びFPGA200自体に入力されている。リセット信号500の発生要因は、電源降下によるリセットや、システムが備えているリセットボタンの人為の押下などである。
リセット生成回路211は、内部にさらにカウンタ212とリセット検出回路214とOR論理要素等の論理要素216とを内蔵している。
カウンタ212は、カウント満了を示す信号213を出力している。
リセット検出回路214は、入力されたリセット信号500が無意から有意へと変わったことを検出する回路であり、これを検出するとリセット検出信号215は有意になってカウンタ212へと出力される。
カウンタ212は、クロックロス信号O400が無意になるか、リセット検出信号215が有意になるとリセットされ、入力されるクロック数をカウントし始め、そのカウントがカウント満了値に達した時点でカウント満了信号213を出力する。
リセット生成回路211は、論理要素216によるリセット信号500とカウント満了信号213との論理和を、リセット出力O216として、FPGA200から外部へ出力している。
リセット生成回路211は、クロックロス信号O400が無意になると同時に動作を開始する。ここで、カウンタ212のカウント満了値は、カウンタ212が動作をする期間が最初のクロック不確定期間を含むため、実際に必要となるカウント値よりも多めに設定しておく。リセット生成回路211はそのカウント満了信号213とリセット信号500との和をリセット出力O216とすることにより、電源投入時やその他のリセット要因に関してもシステムに必要な長さのリセット信号を確実に生成できる。
以下、この発明の実施の形態5を、FPGAにおける複数のPLL回路と当該PLL回路の出力に依存して作動するリセット生成回路との接続回路構成の事例を示すブロック図である図6に基づいて説明する。
クロックロス検出回路400は、入力されるクロックが供給されなくなってしばらくすると有意になり、クロックが供給されている間は無意になるクロックロス信号O400を常に出力している。
FPGA200は、第1段のPLL回路A201と第2段のPLL回路B202とフリップフロップ回路203とバッファ204とリセット生成回路211とを備えている。
バッファ204から出力されるクロックC204とフリップフロップ回路203から出力されるその他の信号(アドレス信号/データ信号/制御信号等)O203が、例えばクロック同期メモリなどのデバイス300に入力されている。
FPGA200は、デバイス300にアクセスするが、デバイス300にアクセスするためのタイミング仕様をFPGA200を通常に使用した場合では満足できない場合、クロックの位相をずらす必要がある。
第1段のPLL回路A201は第1段のPLL回路A201のPLLロック外れを示すPLLロック外れ信号205を出力し、第2段のPLL回路B202は第2段のPLL回路B202のPLLロック外れを示すPLLロック外れ信号206を出力する。
PLLロック外れ信号205とPLLロック外れ信号206とをOR論理要素等の論理要素207で論理和した信号がO207であり、さらにリセット信号500とO207とが論理要素217で論理和されて信号O217が生成されている。
信号O217はリセット信号としてFPGA200に入力されている。
ここで、リセット信号500の発生要因は、電源降下によるリセットや、システムが備えているリセットボタンの人為の押下などである。
リセット生成回路211は、内部にさらにカウンタ212とリセット検出回路214とを内蔵している。
カウンタ212はカウント満了を示す信号213を出力している。
リセット検出回路214は入力されたリセット信号O217が無意から有意へと変わったことを検出する回路であり、これを検出するとリセット検出信号215は有意になってカウンタ212へと出力される。
カウンタ212は、クロックロス信号O400が無意になるか、リセット検出信号215が有意になるとリセットされ、入力されるクロック数をカウントし始め、そのカウントがカウント満了値に達した時点でカウント満了信号213を出力する。
リセット生成回路211は、リセット信号O217とカウント満了信号213との論理和を、論理要素216から、リセット出力O216としてFPGA200からシステム全体へ出力している。
FPGA200は水晶発振器100から入力されたクロックC100をクロックC100の位相をずらすために第1段のPLL回路A201にクロックを入力する。
第1段のPLL回路A201は、入力されたクロックC100を、第1段のPLL回路A201内部の多少の遅延を伴って出力C201する。出力されたクロックC201は、フリップフロップ回路203に入力されてアドレス信号/データ信号等をFPGA200から出力する一方で、第2段のPLL回路B202に入力される。
第2段のPLL回路B202は、入力されたクロックC201を、第2段のPLL回路B202内部の多少の遅延を伴って出力C202する。第2段のPLL回路B202から出力されたクロックC202は、バッファ204に入力されるとともに、フィードバックされて第1段のPLL回路A201にも入力される。
バッファ204から出力されたクロックC204は、FPGA200から出力されて例えばクロック同期メモリなどのデバイス300に入力されるとともに、フィードバックされて第2段のPLL回路Bに入力される。
第1段のPLL回路A201は、水晶発振器100から入力されたクロックC100と、第2段のPLL回路B202からフィードバックされて入力されたクロックC202とを比較する。当然、クロックC202が入力され始めた直後は水晶発振器100から入力されたクロックC100とPLL回路B202からフィードバックされて入力されたクロックC202との位相はずれているが、第1段のPLL回路A201は水晶発振器100から入力されたクロックC100と第2段のPLL回路B202からフィードバックされて入力されたクロックC202との位相のずれをなくすよう、第1段のPLL回路A201の出力クロックC201を調整して第2段のPLL回路B202からフィードバックされて入力されているクロックC202と水晶発振器100から入力されたクロックC100とを同じ位相にする。
第2段のPLL回路B202は、第1段のPLL回路A201から入力されたクロックC201と、バッファ204からフィードバックされて入力されたクロックC204とを比較する。当然、クロックC204が入力され始めた直後は第1段のPLL回路201から入力されたクロックC201とバッファ204からフィードバックされて入力されたクロックC204との位相はずれているが、第2段のPLL回路B202は第1段のPLL回路A201から入力されたクロックC201とバッファ204からフィードバックされて入力されたクロックC204との位相のずれをなくすよう、第2段のPLL回路B202の出力クロックC202を調整してバッファ204からフィードバックされて入力されているクロックC204と第1段のPLL回路A201から入力されたクロックC201とを同じ位相にする。
この方式では、最初に一度ロックしてしまえばロック外れが発生しにくいという利点がある反面、最初のロックがしにくくなっている。
最初にロックするまでの間は正常な動作が期待できないため、リセットをかけてFPGA200がデバイス300にアクセスしないようにする。ロック外れ信号205、206の論理和を取った信号0207と外部からのリセット信号500との論理和信号O217を生成し、リセット信号としてFPGA200をリセットする。
これにより、ロックの状態になる前にFPGA200がデバイス300にアクセスしてしまい、FPGA200及びシステム全体が誤動作することを防げる。
一方で、このリセット信号O217は、システムが必要としているリセット期間に満たない長さのリセットである可能性が十分にある。そこでリセット信号O217は、リセット生成回路211へと入力する。
リセット生成回路211は、クロックロス信号O400が無意になると同時に動作を開始する。ここで、カウンタ212のカウント満了値は、カウンタ212が動作をする期間が最初のクロック不確定期間を含むため、実際に必要となるカウント値よりも多めに設定しておく。リセット生成回路211は、カウンタ212の出力であるカウント満了信号213と前記論理要素217の出力O217との和をリセット出力O216とすることにより、電源投入時やその他のリセット要因に関してもシステムに必要な長さのリセット信号を確実に生成できる。
特徴点1:クロックの位相をずらすために使用するPLL回路を通常1個のみ使用するところを2個使用とし、また従来の方式とは異なり1つのループに2個のPLL回路を組み込むことにより、調整可能な箇所が1つのループに2箇所としたことでPLLロック外れの発生しやすさを従来の2分の1にし、PLLロック外れが発生しにくくなった。
特徴点2:ロックが完了するまではシステムが動作しないようにシステム全体に必要な期間だけリセット信号を出力させるリセット回路を組み込むが、このリセット回路はクロックが不安定である場合についてもリセットを出力できるリセット回路とすることで、ロックが完了するまでの間やクロックが不安定な場合でも安定して一定期間のリセット信号が出力でき、装置がより安定した動作ができるようにした。
特徴点3:PLL回路を2個使用し、クロックのフィードバックは2個のPLL回路をまたがるようにすることでPLLロック外れを発生しにくくした。また、リセット生成回路をFPGA内に設け、リセット生成回路のリセットをクロックロス信号にて実施することによって、PLLロック外れ時のみならず電源投入時等のリセットを確実に生成できるようにした。
特徴点1A:ある装置において、装置内の水晶発振器にて生成されるクロックに対し、クロックの位相をずらすための回路である、FPGA(Field Programmable Gate Array)内のPLL(Phase Locked Loop)回路を、通常1個使用するところをPLLロック外れが発生しにくくなるように2個使用するものである(実施の形態1〜5)。
特徴点2A:特徴点1Aの方式は、従来のPLL回路を1個使用する方式に較べてPLLロック外れが発生しにくい反面、PLLロックもしにくいため、特徴点1Aに加えて、PLLロック外れによる自動リセット回路をFPGAに備えたものである(実施の形態2)。
特徴点3A:電源とリセット信号が供給されている装置において、電源投入時におけるリセット解除がされる前に、供給される電源によって装置内で水晶発振器から生成されるクロックが停止を検知したことを通知する信号であるクロックロス信号をリセット信号の代用とすることによって装置内のFPGAを初期化し、装置内で有意な信号を作り出すものである(実施の形態3)。
特徴点4A:特徴点3Aにおいて、電源投入時に供給されるリセット信号を装置内で保持し、必要なだけリセット期間を延ばすことができるものである(実施の形態4)。
特徴点5A:特徴点4Aにおいて、電源降下やシステムが備えているリセットボタンの人為の押下、また請求項2の自動リセット回路による期間の短いリセット信号を装置内で保持し、リセット期間を延ばすことができるものである(実施の形態5)。
特徴点1B1:水晶発振器の出力クロックを入力する第1段のPLL回路、およびこの第1段のPLL回路の出力クロックを入力する第2段のPLL回路を備え、前記第2段のPLL回路の出力クロックが前記第1段のPLL回路に前記水晶発振器の出力クロックと比較する入力クロックとして入力され、前記第2段のPLL回路の出力クロックが外部への出力クロックとして取り出されるものである。
特徴点1B2:特徴点1B1において、前記第1段のPLL回路および前記第2段のPLL回路がFPGA内に設けられ、前記バッファの出力が前記第2段のPLL回路に前記第1段のPLL回路の出力クロックと比較する入力クロックとして入力され、前記第2段のPLL回路の出力クロックが、前記FPGA内のバッファを介して外部への出力クロックとして取り出されるものである。
特徴点2B:特徴点1B1または特徴点1B2において、前記第1段のPLL回路の出力クロックおよび前記第2段のPLL回路の出力クロックの少なくとも一方により前記FPGAがリセットされるものである。
特徴点3B:特徴点1B1または特徴点1B2において、前記水晶発振器の出力クロックの停止を検知するクロックロス信号に基づいて前記FPGA内に有意な信号が作り出されるものである。
特徴点4B:特徴点3Bにおいて、クロックロス信号に依存して作動するカウンタの出力に基づいてリセット信号が生成されるものである。
特徴点5B:特徴点1B1または特徴点1B2において、前記第1段のPLL回路の出力クロックおよび前記第2段のPLL回路の出力クロックの少なくとも一方と、前記水晶発振器の出力クロックの停止を検知するクロックロス信号に依存して作動するカウンタの出力とに基づいてリセット信号が生成されるものである。
200 FPGA、
201 第1段のPLL回路、
202 第2段のPLL回路、
203 フリップフロップ回路、
204 バッファ、
212 カウンタ、
402 クロックロス検出回路。
Claims (3)
- 水晶発振器の出力クロックを入力する第1段のPLL回路、およびこの第1段のPLL回路の出力クロックを入力する第2段のPLL回路を備え、前記第2段のPLL回路の出力クロックが前記第1段のPLL回路に前記水晶発振器の出力クロックと比較する入力クロックとして入力され、前記第2段のPLL回路の出力クロックが外部への出力クロックとして取り出されるクロック位相シフト装置であって、
前記第1段のPLL回路から出力されるPLLロック外れ通知信号と前記第2段のPLL回路から出力されるPLLロック外れ通知信号との論理和をとる論理要素を有し、
前記論理要素が、前記第1段のPLL回路から出力されるPLLロック外れ通知信号及び前記第2段のPLL回路から出力されるPLLロック外れ通知信号の少なくとも一方があれば、PLL出力クロックを使用するシステムが動作し始めないようにリセットするリセット信号を出力する
ことを特徴とするクロック位相シフト装置。 - 請求項1に記載のクロック位相シフト装置において、
前記第1段のPLL回路および前記第2段のPLL回路がFPGA内に設けられ、
前記リセット信号により前記FPGAがリセットされる
ことを特徴とするクロック位相シフト装置。 - 請求項1に記載のクロック位相シフト装置において、
前記論理要素の出力と、前記水晶発振器の出力クロックの停止を検知するクロックロス信号に依存して作動するカウンタの出力とに基づいて、前記PLL出力クロックを使用するシステムが動作し始めないようにリセットするリセット信号が生成される
ことを特徴とするクロック位相シフト装置。
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