JPH1075175A

JPH1075175A - Ｐｌｌ回路

Info

Publication number: JPH1075175A
Application number: JP8229853A
Authority: JP
Inventors: Nobuyuki Ishikawa; 伸行石川; Kenji Hiromoto; 賢二広本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-08-30
Filing date: 1996-08-30
Publication date: 1998-03-17

Abstract

(57)【要約】【課題】ＰＬＬ回路において、分周比が大きいと、ル
ープゲインが低くなり、位相ノイズが悪化する。【解決手段】電圧制御発振器（ＶＣＯ）１１で生成さ
れる２３３．１５ＭＨｚの第２局部発振周波数ｆvco
を、周波数変換器１２で７／８の周波数に変換し、さら
にメインカウンタ１３で１／８５分周して２．４ＭＨｚ
の比較周波数として位相比較器１４の一方の入力とする
とともに、基準発振器（ＴＣＸＯ）１５で生成される１
９．２０００７１０４ＭＨｚの基準周波数ｆr をリファ
レンスカウンタ１６で１／８分周して２．４ＭＨｚの基
準周波数として位相比較器１４の他方の入力とする。そ
して、位相比較器１４の比較出力をチャージポンプ回路
１７およびローパスフィルタ１８を介して電圧制御発振
器１１の制御入力とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ(Phase Loc
ked Loop) 回路に関し、特に標準ＰＨＳ(Personal Hand
y phone System) のＲＦ段において第２局部発振信号の
生成に用いて好適なＰＬＬ回路に関する。

【０００２】

【従来の技術】標準ＰＨＳでは、そのＲＦ段において、
２３３．１５ＭＨｚ（正確には、２３３．１４２８５Ｍ
Ｈｚ）の第２局部発振周波数ｆvco を、１９．２ＭＨｚ
を基準周波数ｆr としてＰＬＬ回路を組んで生成するよ
うにしている。このＰＬＬ回路では、基本的に、１９．
２ＭＨｚの基準周波数ｆr および２３３．１５ＭＨｚの
第２局部発振周波数ｆvco の最大公約数、即ち５０ｋＨ
ｚを位相比較器の比較周波数とすることになる。

【０００３】図５に、第２局部発振周波数ｆvco を生成
するＰＬＬ回路の従来例を示す。図５において、電圧制
御発振器（ＶＣＯ）１０１は、２３３．１５ＭＨｚの周
波数を発振する。この発振周波数は、第２局部発振周波
数ｆvco として導出されるとともに、プリスケーラ１０
２で１／６４（又は、１／６５）の分周比で分周されて
メインカウンタ１０３およびスワローカウンタ１０４に
供給される。メインカウンタ１０３は、プリスケーラ１
０２の分周出力をさらに１／７２の分周比で分周し、５
０ｋＨｚの比較周波数として位相比較器１０５の一方の
入力とする。

【０００４】基準発振器１０６は、水晶発振子を用いて
１９．２ＭＨｚの基準周波数ｆr を発振する。この基準
周波数ｆr は、リファレンスカウンタ１０７で１／３８
４の分周比で分周され、５０ｋＨｚの基準周波数として
位相比較器１０５の他方の入力となる。位相比較器１０
５は、この基準周波数と比較周波数との位相を比較す
る。この位相比較器１０５の比較出力は、チャージポン
プ回路１０８およびローパスフィルタ（ＬＰＦ）１０９
を経て、電圧制御発振器１０１にその制御電圧として与
えられる。電圧制御発振器１０１では、制御電圧に応じ
て発振周波数が変化する。

【０００５】

【発明が解決しようとする課題】ところで、上記構成の
従来のＰＬＬ回路においては、トランジスタのショット
ノイズ、電流源のノイズ、抵抗のサーマルノイズ等に起
因して発生するジッターが、電圧制御発振器１０１の発
振周波数を位相変調することによって位相ノイズが発生
する。この位相ノイズは、プリスケーラ１０２やメイン
カウンタ１０３の分周比が大きくなるにしたがって悪化
し、ＰＬＬのロックアップタイムも伸びることになる。

【０００６】また、このチャージポンプ回路１０８のア
ンバランスに起因して第２局部発振周波数ｆvco から上
下５０ｋＨｚだけ離れた周波数にスプリアスが立つ。こ
のスプリアスは、信号帯域内のため十分に抑圧する必要
がある。そのためには、ループフィルタであるローパス
フィルタ１０９として時定数の大きなものを用いる必要
がある。しかしながら、ローパスフィルタ１０９の時定
数を大きくすると、ＰＬＬ回路の帰還量が減少し、第２
局部発振周波数ｆvco の近傍のノイズが増加することに
なる。したがって、ｆvco ±５０ｋＨｚのスプリアスを
十分に抑圧し、なおかつ第２局部発振周波数ｆvco の近
傍のノイズを抑圧することが難しい。

【０００７】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、位相ノイズを改善
し、ロックアップタイムを早くできるとともに、回路素
子数の大幅な削減および消費電力の大幅な低減を可能と
したＰＬＬ回路を提供することにある。

【０００８】

【課題を解決するための手段】本発明によるＰＬＬ回路
は、第１の周波数を発生する電圧制御発振器と、第２の
周波数を発生する基準発振器と、第１の周波数を分周し
て得られる第１の信号と第２の周波数を分周して得られ
る第２の信号との位相を比較する位相比較器とを有し、
この位相比較器の比較出力を電圧制御発振器の制御入力
とするＰＬＬ回路であって、第１の信号が第１および第
２の周波数の最大公約数よりも高くかつ第２の周波数の
１／ｎ（ｎは正の整数）の周波数となる分周比で第１の
周波数を分周する第１の分周手段と、第２の周波数を１
／ｎに分周する第２の分周手段とを備えた構成となって
いる。

【０００９】上記構成のＰＬＬ回路において、第１の分
周手段の分周比を、第１の信号が第１および第２の周波
数の最大公約数よりも高くかつ第２の周波数の整数分の
１の周波数となるように設定することで、第１および第
２の周波数を分周する分周比を従来よりも小さく設定で
きる。この分周比が大きいと、ループゲインが低くな
り、位相ノイズが悪化する。したがって、分周比を小さ
く設定できることで、Ｓ／Ｎを改善できる。

【００１０】

【発明の実施の形態】以下、本発明の実施形態について
図面を参照しつつ詳細に説明する。図１は、本発明の一
実施形態を示すブロック図である。

【００１１】図１において、電圧制御発振器（ＶＣＯ）
１１は、２３３．１５ＭＨｚの周波数を発振する。この
発振周波数は、第２局部発振周波数ｆvco として導出さ
れるとともに、周波数変換器１２で７／８の周波数に変
換されてメインカウンタ１３に供給される。メインカウ
ンタ１３は、周波数変換器１２の変換出力をさらに１／
８５の分周比で分周する。このメインカウンタ１３の分
周出力は、２．４ＭＨｚの比較周波数として位相比較器
１４の一方の入力となる。

【００１２】基準発振器（ＴＣＸＯ）１５は、水晶発振
子を用いて１９．２ＭＨｚの基準周波数ｆr を発振す
る。実際には、１９．２ＭＨｚを＋３．７×１０^-6（＋
７．１０４Ｈｚ）だけ高くして１９．２０００７１０４
ＭＨｚに設定する。その理由については、後で詳細に説
明する。この基準周波数ｆr は、リファレンスカウンタ
１６で１／８の分周比で分周され、２．４ＭＨｚの基準
周波数として位相比較器１４の他方の入力となる。位相
比較器１４は、この基準周波数と比較周波数との位相を
比較する。この位相比較器１４の比較出力は、チャージ
ポンプ回路１７に供給される。

【００１３】チャージポンプ回路１７は、位相比較器１
４から与えられる位相情報（ＵＰ／ＤＯＷＮ）によって
パルス幅変調された電流を出力する。この電流は、次段
のループフィルタとしてのローパスフィルタ（ＬＰＦ）
１８で平滑化される。このローパスフィルタ１８の直流
出力電圧は、電圧制御発振器１１にその制御電圧として
与えられる。電圧制御発振器１１では、ローパスフィル
タ１８を介して与えられる制御電圧に応じて発振周波数
が変化する。

【００１４】上記構成のＰＬＬ回路において、本発明の
特徴とするところは、第２局部発振周波数ｆvco を、そ
の周波数（２３３．１５ＭＨｚ）と基準周波数ｆr （１
９．２ＭＨｚ）との最大公約数（＝５０ｋＨｚ）よりも
高く、かつ１９．２ＭＨｚの１／８の周波数、即ち２．
４ＭＨｚとなる分周比で分周した点にある。具体的に
は、第２局部発振周波数ｆvco を先ず、７／８の周波
数、即ち２０４．００６２５ＭＨｚに変換し、これをさ
らに１／８５の分周比で分周して２．４ＭＨｚの周波数
を得ている。

【００１５】図２に、第２局部発振周波数ｆvco を７／
８の周波数に周波数変換する周波数変換器１２の回路構
成の一例を示す。図２において、３個のＤ型フリップ・
フロップ（以下、Ｄ‐ＦＦと称する）２１，２２，２３
が設けられている。これらＤ‐ＦＦ２１，２２，２３の
各々は、自身のＱｂ出力をＤ（データ）入力とする。そ
して、入力クロックＩＮが１段目のＤ‐ＦＦ２１の負論
理のＣＫ（クロック）入力となる。Ｄ‐ＦＦ２１は、入
力クロックＩＮの立下がりでＤ入力をＱ出力へ送る。

【００１６】１段目のＤ‐ＦＦ２１のＱ出力は、２段目
のＤ‐ＦＦ２２の正論理のＣＫ入力となる。同様に、２
段目のＤ‐ＦＦ２２のＱ出力は、３段目のＤ‐ＦＦ２３
の正論理のＣＫ入力となる。さらに、Ｄ‐ＦＦ２１，２
２，２３の各Ｑ出力は、ＯＲゲート２４の３入力とな
る。このＯＲゲート２４の出力は、Ｄ‐ＦＦ２５のＤ入
力となる。Ｄ‐ＦＦ２５は、入力クロックＩＮを負論理
のＣＫ入力とする。Ｄ‐ＦＦ２５のＱ出力は、ＡＮＤゲ
ート２６の一入力となる。ＡＮＤゲート２６は、入力ク
ロックＩＮを他入力とする。以上により、７／８分周器
構成の周波数変換器１２が構成される。

【００１７】次に、上記構成の周波数変換器１２の回路
動作について、図３のタイミングチャートを参照しつつ
説明する。なお、図３において、ＩＮは被分周入力とな
る入力クロックを、ａ，ｂ，ｃはＤ‐ＦＦ２１，２２，
２３の各Ｑ出力を、ｄはＯＲゲート２４の出力を、ｅは
Ｄ‐ＦＦ２５のＱ出力を、ＯＵＴは分周出力となるＡＮ
Ｄゲート２６の出力をそれぞれ示している。

【００１８】先ず、１個目の入力クロックＩＮが入力さ
れると、その立上がりのタイミングでは１段目，２段
目，３段目のＤ‐ＦＦ２１，２２，２３の各Ｑ出力ａ，
ｂ，ｃが高レベル（以下、“Ｈ”レベルと称する）、Ｏ
Ｒゲート２４の出力ｄも“Ｈ”レベルの状態にあり、Ａ
ＮＤゲート２６の一方の入力となるＤ‐ＦＦ２５のＱ出
力ｅが低レベル（以下、“Ｌ”レベルと称する）の状態
にあることから、ＡＮＤゲート２６は１個目のクロック
の通過を阻止する。そして、１個目の入力クロックＩＮ
の立下がりのタイミングで１段目のＤ‐ＦＦ２１のＱ出
力ａが“Ｈ”レベルから“Ｌ”レベルに遷移すると同時
に、Ｄ‐ＦＦ２５のＱ出力ｅが“Ｌ”レベルから“Ｈ”
レベルに遷移する。

【００１９】次に、２個目の入力クロックＩＮが入力さ
れると、この時点ではＡＮＤゲート２６の一方の入力と
なるＤ‐ＦＦ２５のＱ出力ｅが“Ｈ”レベルの状態にあ
ることから、ＡＮＤゲート２６は２個目のクロックを通
過させる。そして、２個目の入力クロックＩＮの立下が
りのタイミングで１段目のＤ‐ＦＦ２１のＱ出力ａが
“Ｌ”レベルから“Ｈ”レベルに、２段目のＤ‐ＦＦ２
２のＱ出力ｂが“Ｈ”レベルから“Ｌ”レベルにそれぞ
れ遷移する。

【００２０】次に、３個目の入力クロックＩＮが入力さ
れると、この時点でもＡＮＤゲート２６の一方の入力と
なるＤ‐ＦＦ２５のＱ出力ｅが“Ｈ”レベルの状態にあ
ることから、ＡＮＤゲート２６は３個目のクロックを通
過させる。そして、３個目の入力クロックＩＮの立下が
りのタイミングで１段目のＤ‐ＦＦ２１のＱ出力ａが
“Ｈ”レベルから“Ｌ”レベルに遷移する。

【００２１】次に、４個目の入力クロックＩＮが入力さ
れると、この時点でもＡＮＤゲート２６の一方の入力と
なるＤ‐ＦＦ２５のＱ出力ｅが“Ｈ”レベルの状態にあ
ることから、ＡＮＤゲート２６は４個目のクロックを通
過させる。そして、４個目の入力クロックＩＮの立下が
りのタイミングで１段目のＤ‐ＦＦ２１のＱ出力ａが
“Ｌ”レベルから“Ｈ”レベルに、２段目のＤ‐ＦＦ２
２のＱ出力ｂが“Ｈ”レベルから“Ｌ”レベルに、３段
目のＤ‐ＦＦ２３のＱ出力ａが“Ｌ”レベルから“Ｈ”
レベルにそれぞれ遷移する。

【００２２】次に、５個目の入力クロックＩＮが入力さ
れると、この時点でもＡＮＤゲート２６の一方の入力と
なるＤ‐ＦＦ２５のＱ出力ｅが“Ｈ”レベルの状態にあ
ることから、ＡＮＤゲート２６は５個目のクロックを通
過させる。そして、５個目の入力クロックＩＮの立下が
りのタイミングで１段目のＤ‐ＦＦ２１のＱ出力ａが
“Ｈ”レベルから“Ｌ”レベルに遷移する。

【００２３】次に、６個目の入力クロックＩＮが入力さ
れると、この時点でもＡＮＤゲート２６の一方の入力と
なるＤ‐ＦＦ２５のＱ出力ｅが“Ｈ”レベルの状態にあ
ることから、ＡＮＤゲート２６は６個目のクロックを通
過させる。そして、６個目の入力クロックＩＮの立下が
りのタイミングで１段目のＤ‐ＦＦ２１のＱ出力ａが
“Ｌ”レベルから“Ｈ”レベルに、２段目のＤ‐ＦＦ２
２のＱ出力ｂが“Ｈ”レベルから“Ｌ”レベルにそれぞ
れ遷移する。

【００２４】次に、７個目の入力クロックＩＮが入力さ
れると、この時点でもＡＮＤゲート２６の一方の入力と
なるＤ‐ＦＦ２５のＱ出力ｅが“Ｈ”レベルの状態にあ
ることから、ＡＮＤゲート２６は７個目のクロックを通
過させる。そして、７個目の入力クロックＩＮの立下が
りのタイミングで１段目のＤ‐ＦＦ２１のＱ出力ａが
“Ｈ”レベルから“Ｌ”レベルに遷移する。この時点で
は、ＯＲゲート２４の３入力、即ちＤ‐ＦＦ２１，２
２，２３の各Ｑ出力ａ，ｂ，ｃが全て“Ｌ”レベルとな
るため、ＯＲゲート２４の出力ｄも“Ｈ”レベルから
“Ｌ”レベルに遷移する。

【００２５】次に、８個目の入力クロックＩＮが入力さ
れると、この時点でもＡＮＤゲート２６の一方の入力と
なるＤ‐ＦＦ２５のＱ出力ｅが“Ｈ”レベルの状態にあ
ることから、ＡＮＤゲート２６は８個目のクロックを通
過させる。そして、８個目の入力クロックＩＮの立下が
りのタイミングで各段のＤ‐ＦＦ２１，２２，２３のＱ
出力ａ，ｂ，ｃおよびＯＲゲート２４の出力ｄが“Ｌ”
レベルから“Ｈ”レベルに、Ｄ‐ＦＦ２５のＱ出力ｅが
“Ｈ”レベルから“Ｌ”レベルにそれぞれ遷移する。

【００２６】以上の一連の動作により、入力クロックＩ
Ｎとなる第２局部発振周波数ｆvcoを７／８の周波数に
変換する処理が行われる。すなわち、図３のＡＮＤゲー
ト２６の出力（変換出力）ＯＵＴの波形から明らかなよ
うに、連続して入力される８個の入力クロックＩＮの
内、１個目のクロックのみがＡＮＤゲート２６で通過阻
止され、２個目から８個目のクロックがＡＮＤゲート２
６を通過するため、７／８の周波数への周波数変換が実
現されることになる。

【００２７】図４は、上述した本実施形態に係るＰＬＬ
回路が適用されるＰＨＳのＲＦ段の構成の一例を示すブ
ロック図である。図４において、アンテナ３１で受信さ
れた受信波は、アンテナスイッチ（Ａｎｔ．ＳＷ）３２
を経てＬＮＡ(Low Noise Amplifier) ３３で増幅された
後、バンドパスフィルタ（ＢＰＦ）３４を通過すること
で、１．９ＧＨｚの周波数成分がミキサ３５に供給され
る。ミキサ３５では、１．９ＧＨｚの高周波信号と第１
局部発振回路３６から与えられる１．６６ＧＨｚの第１
局部発振信号とを混合することにより、その差の周波数
を持った信号が取り出される。

【００２８】ミキサ３５の出力信号は、バンドパスフィ
ルタ３７を通過することで２４３．９５ＭＨｚの第１中
間周波信号となり、ミキサ２８に供給される。ミキサ３
８では、２４３．９５ＭＨｚの第１中間周波信号と第２
の局部発振回路３９から与えられる２３３．１５ＭＨｚ
の第２局部発振信号とを混合することにより、その差の
周波数を持った信号が取り出される。ミキサ３８の出力
信号は、バンドパスフィルタ４０を通過することで１
０．８ＭＨｚの第２中間周波信号となり、リミッタ（Ｌ
ＩＭ）４１を経てベースバンドプロセッサ４２に供給さ
れる。

【００２９】一方、ベースバンドプロセッサ４２から出
力されるＩ信号およびＱ信号は、ミキサ４３，４４に供
給される。ミキサ４３，４４には、第２の局部発振回路
３９から出力される２３３．１５ＭＨｚの第２局部発振
信号が９０°移相器４５を経ることで、位相差０°およ
び位相差９０°の信号として与えられる。これらミキサ
４３，４４およびその各出力を加算する加算器４６によ
って変調器４７が構成されている。

【００３０】変調器４７から出力される被変調波は、ミ
キサ４８に供給される。このミキサ４８は、第１の局部
発振回路３６から１．６６ＧＨｚの第１局部発振信号が
与えられる。ミキサ４８の出力信号は、パワーアンプ４
９で増幅された後、アンテナスイッチ３２を介してアン
テナ３１に供給され、このアンテナ３１から電波として
送信される。

【００３１】上記構成の標準ＰＨＳのＲＦ段において、
第２の局部発振回路３９としては、図１において説明し
た本実施形態に係るＰＬＬ回路が用いられる。一方、第
１の局部発振回路３６も、第２の局部発振回路３９と同
様にＰＬＬ回路構成となっている。そして、第１，第２
の局部発振回路３６，３９は、基準発振器１５を共用し
ている。

【００３２】第１の局部発振回路３６は、１．６６ＧＨ
ｚの第１局部発振周波数を発振する電圧制御発振器（Ｖ
ＣＯ）５１と、この電圧制御発振器５１の発振周波数を
分周して３００ｋＨｚの周波数信号とするプログラマブ
ル分周器（Ｎ＝１／５５３３５２）５２と、第２の局部
発振回路３９の１／８分周器１６の分周出力（２．４Ｍ
Ｈｚ）をさらに１／８分周して３００ｋＨｚの周波数信
号する分周器５３と、プログラマブル分周器５２および
分周器５３の各分周出力を位相比較する位相比較器５４
と、この位相比較器５４の比較出力を電圧制御発振器５
１の制御電圧として与えるチャージポンプ回路５５およ
びローパスフィルタ５６によって構成されている。

【００３３】上述した標準ＰＨＳにおいて、第１，第２
の局部発振回路３６，３９を構成するＰＬＬ回路は、
１．６６ＧＨｚ／ｓｔｅｐ３００ｋＨｚと２３３．１
５ＭＨｚ／ｓｔｅｐ５０ｋＨｚ、基準周波数としては
両回路に共通の基準発振器（水晶発振器）１５で得られ
る１９．２ＭＨｚを用いている。

【００３４】ここで、第２の局部発振回路３９の電圧制
御発振器１１において、２３３．１５ＭＨｚを生成する
には、２３３．１５ＭＨｚおよび１９．２ＭＨｚの最大
公約数は５０ｋＨｚであるから、分周比Ｎは、Ｎ＝２３３．１５ＭＨｚ／５０ｋＨｚ＝４６６３となる。この分周比Ｎは、ノイズ換算すると、１０ｌｏ
ｇＮで近似できるので、Ｎ＝２３３０なら１０ｌｏｇ２
≒３〔ｄＢ〕、Ｎ＝１１６５なら１０ｌｏｇ４≒６〔ｄ
Ｂ〕となり、分周比Ｎを小さくする程Ｓ／Ｎは良くな
る。

【００３５】また、周波数安定度に関しては、絶対精度
が±３×１０^-6以下（例えば、１．０ＧＨｚでは±５．
７ｋＨｚ以下）であることが規格で定められている。従
来技術では、この規格を満足するには、Ｎ＝４６６３が
必要条件であった。

【００３６】これに対し、本発明では、図１において説
明したように、２３３．１５ＭＨｚの第２局部発振周波
数ｆvco を先ず７／８に周波数変換して２０４．００６
２５ＭＨｚの周波数を得、これをさらに１／８５分周し
て２．４ＭＨｚ（正確には、２．４０００７３５ＭＨ
ｚ）の周波数を得るようにしているので、Ｎ＝２０４．００６２５ＭＨｚ／２．４０００７３５Ｍ
Ｈｚ＝８５の分周比Ｎを実現できる。

【００３７】これをノイズ換算すると、１０ｌｏｇ（４
６６３／８５）≒１７．４〔ｄＢ〕となる。すなわち、
Ｓ／Ｎで約１７〔ｄＢ〕有利となり、Ｓ／Ｎを大幅に改
善できることになる。さらに、図１の位相比較器１４で
の比較周波数が、５０ｋＨｚから２．４ＭＨｚへと４８
００倍だけ高くなることにより、後段のローパスフィル
タ１８の時定数を高く設定できるので、ＰＬＬのロック
アップタイムも大幅に早くなる。

【００３８】また、回路を構成する素子数を考えた場
合、図５に示す従来のＰＬＬ回路においては、分周比１
／６４のプリスケーラ１０２を構成するのに６個のフリ
ップ・フロップを、分周比１／７２のメインカウンタ１
０３を構成するのに８個のフリップ・フロップを、スワ
ローカウンタ１０４を構成するのに６個のフリップ・フ
ロップを、分周比１／３８４のリファレンスカウンタ１
０６を構成するのに１０個のフリップ・フロップをそれ
ぞれ必要とし、合計３０個のフリップ・フロップを用い
ることになる。

【００３９】これに対し、本実施形態に係るＰＬＬ回路
では、周波数変換比７／８の周波数変換器１２を構成す
るのに４個のフリップ・フロップを、分周比１／８５の
メインカウンタ１３を構成するのに８個のフリップ・フ
ロップを、分周比１／８のリファレンスカウンタ１６を
構成するのに４個のフリップ・フロップをそれぞれ必要
とし、合計１６個のフリップ・フロップを用いることに
なる。すなわち、本実施形態によれば、従来技術に比し
てカウンタを構成するフリップ・フロップ数を３０個か
ら１６個へとほぼ半減できるので、回路を構成する素子
数を大幅に削減できるとともに、消費電流を低減できる
ことになる。

【００４０】ＰＨＳ用送受信周波数は、基地局システム
で決まっている。すなわち、ｃｈ１；１８９５．１５Ｍ
Ｈｚ〜ｃｈ７７；１９１７．９５ＫＨｚであり、この周
波数範囲内で３００ｋＨｚステップで各チャンネルが割
り当てられている。ここで、この規格に対して、本実施
形態が絶対精度±３×１０^-6以下の規格を満たすか否か
を、ｃｈ１とｃｈ７７について考察する。

【００４１】先ず、ｃｈ１では、１．８９５１５０００
ＧＨｚの要求周波数に対し、実際には１．８９５１４９
８６９ＧＨｚであり、絶対精度が−０．０７×１０
^-6（−１３１Ｈｚ）である。ｃｈ７７では、１．９１７
９５０００ＧＨｚの要求周波数に対し、実際には１．９
１７９４９９５４ＧＨｚであり、絶対精度が−０．０２
×１０^-6（−４６Ｈｚ）である。すなわち、絶対精度が
最大であったｃｈ１でも、±３×１０^-6以下の規格を充
分満足できる。

【００４２】以上の説明では、第２の局部発振回路３９
において、位相比較器１４での比較周波数を２．４ＭＨ
ｚに設定することにより、電圧制御発振器１１で２３
３．１５ＭＨｚの第２局部発振周波数ｆvco を生成する
としたが、実際には、周波数変換器１２の周波数変換比
が７／８であることから、ｆvco ＝２．４ＭＨｚ×８５×（８／７）＝２３３．１
４２８６３ＭＨｚとなる。これに伴い、第２中間周波信号の周波数１０．
８ＭＨｚにも若干のずれが生じる。

【００４３】具体的には、受信時においては、現状で
は、基準発振器１９の発振周波数を１９．２ＭＨｚとす
ると、ｃｈ１の場合は、受信周波数１８９５．１５ＭＨ
ｚに対して第１局部発振周波数が１６５１．２ＭＨｚで
あるため、第２中間周波信号の周波数ＩＦ２は、ＩＦ２＝１８９５．１５−１６５１．２−２３３．１５
＝１０．８ＭＨｚとなる。

【００４４】また、ｃｈ７７の場合には、受信周波数１
９１７．９５ＭＨｚに対して第１局部発振周波数が１６
７４．０ＭＨｚであるため、第２中間周波信号の周波数
ＩＦ２は、ＩＦ２＝１９１７．９５−１６７４．０−２３３．１５
＝１０．８ＭＨｚとなる。

【００４５】これに対し、本実施形態においては、基準
発振器１９の発振周波数を１９．２０００７１０４（＝
１９．２×１．０００００３７）ＭＨｚとすると、ｃｈ
１の場合は、受信周波数１８９５．１５ＭＨｚに対して
第１局部発振周波数が１６５１．２０６１１ＭＨｚであ
るため、第２中間周波信号の周波数ＩＦ２は、ＩＦ２＝１８９５．１５−１６５１．２０６１１−２３
３．１４２８６３＝１０．８０１０３ＭＨｚとなる。

【００４６】また、ｃｈ７７の場合には、受信周波数１
９１７．９５ＭＨｚに対して第１局部発振周波数が１６
７４．００６１９ＭＨｚであるため、第２中間周波信号
の周波数ＩＦ２は、ＩＦ２＝１９１７．９５−１６７４．００６１９−２３
３．１４２８６３＝１０．８００９５ＭＨｚとなる。

【００４７】すなわち、受信時の周波数に関しては、ｃ
ｈ１では＋１．０３ｋＨｚのずれとなり、ｃｈ７７では
＋９５０Ｈｚのずれとなる。この最大＋１．０３ｋＨｚ
の第２中間周波信号ＩＦ２のずれ量は、±１５０ｋＨｚ
の復調範囲内を充分に満足しており、充分復調できるた
め、実用上何ら問題となることはない。

【００４８】一方、送信時においては、現状では、基準
発振器１９の発振周波数を１９．２ＭＨｚ、第２局部発
振周波数を２３３．１５ＭＨｚとすると、ｃｈ１の場合
は、第１局部発振周波数が１６６２．０ＭＨｚであるた
め、送信周波数ｆtxは、ｆtx＝１６６２．０＋２３３．１５＝１８９５．１５Ｍ
Ｈｚとなり、ｃｈ７７の場合には、第１局部発振周波数が１
６８４．８ＭＨｚであるため、ｆtx＝１６８４．８＋２３３．１５＝１９１７．９５Ｍ
Ｈｚとなる。

【００４９】これに対し、第２の局部発振回路３９の周
波数変換器１２の周波数変換比が７／８であることに伴
って第２局部発振周波数ｆvco が２３３．１４２８６３
ＭＨｚであるとすると、ｃｈ１の場合は、第１局部発振
周波数が１６６２．０ＭＨｚであるため、送信周波数ｆ
txは、ｆtx＝１６６２．０＋２３３．１４２８６３＝１８９
５．１４２８６３ＭＨｚとなり、ｃｈ７７の場合には、第１局部発振周波数が１
６８４．８ＭＨｚであるため、ｆtx＝１６８４．８＋２３３．１４２８６３＝１９１
７．９４２８６３ＭＨｚとなる。

【００５０】すなわち、第２局部発振周波数ｆvco が２
３３．１４２８６３ＭＨｚの場合には、いずれのチャン
ネルにおいても第２局部発振周波数ｆvco の差分（＝２
３３．１５−２３３．１４２８６３）だけ負側にずれる
ことになる。これは、−３．７×１０^-6を越えるずれ量
となり、絶対精度±３×１０^-6以下の規格を満たさない
ことになる。

【００５１】上記の不具合を解消するために、本実施形
態では、図１において説明したように、第１の局部発振
回路３６および第２の局部発振回路３９に共用する基準
発振器１５で生成する基準周波数ｆr を、本来の１９．
２ＭＨｚよりも＋３．７×１０^-6（＋７．１０４Ｈｚ）
だけ高い１９．２０００７１０４ＭＨｚに設定するよう
にしている。

【００５２】これによれば、第２局部発振周波数を２３
３．１４２８６３ＭＨｚとすると、ｃｈ１の場合には、
基準周波数ｆr が１９．２０００７１ＭＨｚであること
により、第１局部発振周波数が１６６２．００６１５Ｍ
Ｈｚとなるため、送信周波数ｆtxは、ｆtx＝１６６２．００６１５＋２３３．１４２８６３＝
１８９５．１４９８６９ＭＨｚとなり、ｃｈ７７の場合には、第１局部発振周波数が１
６８４．８０６２３ＭＨｚとなるため、ｆtx＝１６８４．８０６２３＋２３３．１４２８６３＝
１９１７．９４９９５４ＭＨｚとなる。

【００５３】すなわち、基準発振器１５の基準周波数ｆ
r を＋３．７×１０^-6（＋７．１０４Ｈｚ）だけ高く設
定したことにより、ｃｈ１では−１３１Ｈｚ（−０．０
７×１０^-6）のずれとなり、ｃｈ７７では−４６Ｈｚ
（−０．０２×１０^-6）のずれとなる。この最大−０．
０７×１０^-6のずれは、絶対精度±３×１０^-6以下の規
格を充分満足することになる。また、先述したように、
受信時においても、第２中間周波信号ＩＦ２のずれを最
小限に抑えることができる。

【００５４】

【発明の効果】以上説明したように、本発明によれば、
位相比較器に入力される信号の分周比を大きく設定した
ことにより、Ｓ／Ｎを改善できるとともに、位相比較器
の比較周波数が高くなるため、ロックアップタイムを早
くできる。しかも、分周器を構成するフリップ・フロッ
プが少なくて済むので、回路を構成する素子数を削減で
きるとともに、消費電流を低減できることにもなる。

【図面の簡単な説明】

【図１】本発明の一実施形態を示すブロック図である。

【図２】周波数変換器の構成の一例を示すブロック図で
ある。

【図３】周波数変換器の回路動作を説明するためのタイ
ミングチャートである。

【図４】本発明が適用される標準ＰＨＳのＲＦ段の構成
を示すブロック図である。

【図５】従来例を示すブロック図である。

【符号の説明】

１１，５１電圧制御発振器（ＶＣＯ）１２周波
数変換器１３，５２メインカウンタ１４，５４位相比較
器１５基準発振器（ＴＣＸＯ）１６リファレンス
カウンタ１７，５５チャージポンプ回路１８，５６ロー
パスフィルタ２１〜２３，２５Ｄ型フリップ・フロップ３５，３８，４３，４４，４８ミキサ３６第１
の局部発振回路３９第２の局部発振回路４２ベースバンドプロ
セッサ４５９０°移相器４７変調器

Claims

【特許請求の範囲】

【請求項１】第１の周波数を発生する電圧制御発振器
と、第２の周波数を発生する基準発振器と、前記第１の
周波数を分周して得られる第１の信号と前記第２の周波
数を分周して得られる第２の信号との位相を比較する位
相比較器とを有し、前記位相比較器の比較出力を前記電
圧制御発振器の制御入力とするＰＬＬ回路であって、前記第１の信号が前記第１の周波数および前記第２の周
波数の最大公約数よりも高くかつ前記第２の周波数の１
／ｎ（ｎは正の整数）の周波数となる分周比で前記第１
の周波数を分周する第１の分周手段と、前記第２の周波数を１／ｎに分周する第２の分周手段と
を備えたことを特徴とするＰＬＬ回路。
【請求項２】前記第１の周波数は２３３．１５ＭＨ
ｚ、前記第２の周波数は１９．２ＭＨｚであり、前記第１の分周手段は、前記第１の周波数を７／８の周
波数に変換する周波数変換器と、前記周波数変換器の出
力を１／８５の分周比で分周する分周器とからなり、前記第２の分周手段は、前記第２の周波数を１／８の分
周比で分周する分周器からなることを特徴とする請求項
１記載のＰＬＬ回路。
【請求項３】前記基準発振器は、前記第２の周波数と
して約１９．２０００７１ＭＨｚの周波数を発生するこ
とを特徴とする請求項２記載のＰＬＬ回路。