JPH09232949A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH09232949A JPH09232949A JP8039945A JP3994596A JPH09232949A JP H09232949 A JPH09232949 A JP H09232949A JP 8039945 A JP8039945 A JP 8039945A JP 3994596 A JP3994596 A JP 3994596A JP H09232949 A JPH09232949 A JP H09232949A
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- signal
- output
- frequency
- signals
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】ＰＦＣへの入力信号の周波数をＰＦＣで処理可
能な上限周波数未満に抑えつつ、同期速度のさらなる高
速化を図れるＰＬＬ回路を提供すること。 【解決手段】参照信号ｆr は、分周器12a で1/6 に分周
されたうえ、互いに位相がずれた信号ｆr1〜ｆr6に変換
されてＰＦＣ13a 〜13f に供給される。同じく、出力信
号ｆv は、分周器12b で1/6 に分周されたうえ、互いに
位相がずれた信号ｆv1〜ｆv6に変換されてＰＦＣ13a 〜
13f に供給される。ＰＦＣ13a 〜13f では、信号ｆr1〜
ｆr6と信号ｆv1〜ｆv6との位相差が抽出され、当該位相
差に応じた誤差信号PD1 〜PD6 が出力される。信号PD1
〜PD6 は混合器14a 〜14e で混合され、最終的に、誤差
信号PDがＶＣＯ11に供給される。 【効果】ＰＦＣへの入力周波数を高くしなくても、誤差
信号を時間当たり多数回ＶＣＯに供給できる。
能な上限周波数未満に抑えつつ、同期速度のさらなる高
速化を図れるＰＬＬ回路を提供すること。 【解決手段】参照信号ｆr は、分周器12a で1/6 に分周
されたうえ、互いに位相がずれた信号ｆr1〜ｆr6に変換
されてＰＦＣ13a 〜13f に供給される。同じく、出力信
号ｆv は、分周器12b で1/6 に分周されたうえ、互いに
位相がずれた信号ｆv1〜ｆv6に変換されてＰＦＣ13a 〜
13f に供給される。ＰＦＣ13a 〜13f では、信号ｆr1〜
ｆr6と信号ｆv1〜ｆv6との位相差が抽出され、当該位相
差に応じた誤差信号PD1 〜PD6 が出力される。信号PD1
〜PD6 は混合器14a 〜14e で混合され、最終的に、誤差
信号PDがＶＣＯ11に供給される。 【効果】ＰＦＣへの入力周波数を高くしなくても、誤差
信号を時間当たり多数回ＶＣＯに供給できる。
Description
【０００１】
【発明の属する技術分野】本発明は、周波数シンセサイ
ザ、ラジオの同調回路、無線通信機器の局部発振器など
に適用されるＰＬＬ(Phase Locked Loop) 回路に関す
る。
ザ、ラジオの同調回路、無線通信機器の局部発振器など
に適用されるＰＬＬ(Phase Locked Loop) 回路に関す
る。
【０００２】
【従来の技術】周波数シンセサイザ、ラジオの同調回
路、無線通信機器の局部発振器などには信号発生源が必
要であるが、この信号発生源には、周波数安定度が高い
という点でＰＬＬ回路がよく用いられる。図９は、ＰＬ
Ｌ回路の原理を説明するための図である。ＰＬＬ回路
は、入力される信号と発振器の出力信号との位相差を一
定に保つように、出力信号をフィードバック制御する回
路である。この機能を実現すべく、ＰＬＬ回路には、位
相周波数比較器（以下「ＰＦＣ」という。PFC:Phase Fr
equency Comparator）１００、ローパスフィルタ（ＬＰ
Ｆ）１０１および電圧制御型発振器（以下「ＶＣＯ」と
いう。VCO:Voltage Controlled Oscillator ）１０２が
備えられている。
路、無線通信機器の局部発振器などには信号発生源が必
要であるが、この信号発生源には、周波数安定度が高い
という点でＰＬＬ回路がよく用いられる。図９は、ＰＬ
Ｌ回路の原理を説明するための図である。ＰＬＬ回路
は、入力される信号と発振器の出力信号との位相差を一
定に保つように、出力信号をフィードバック制御する回
路である。この機能を実現すべく、ＰＬＬ回路には、位
相周波数比較器（以下「ＰＦＣ」という。PFC:Phase Fr
equency Comparator）１００、ローパスフィルタ（ＬＰ
Ｆ）１０１および電圧制御型発振器（以下「ＶＣＯ」と
いう。VCO:Voltage Controlled Oscillator ）１０２が
備えられている。
【０００３】ＰＦＣ１００では、入力信号ｆr とＶＣＯ
１０２の出力信号ｆv との位相差が抽出され、当該位相
差に対応する誤差信号ＰＤが生成される。当該誤差信号
ＰＤは、ＬＰＦ１０１により高周波ノイズが除去された
後、ＶＣＯ１０２に供給される。ＶＣＯ１０２では、誤
差信号ＰＤに応じて出力信号ｆv の発振が制御される。
具体的には、ＶＣＯ１０２では、先ず、出力信号ｆv の
周波数が入力信号ｆr の周波数に近づけられる（周波数
引込過程）。その後、出力信号ｆv の位相が入力信号ｆ
r の位相に近づけられる（位相同期過程）。そして、入
力信号ｆr および出力信号ｆv の各位相が一致したと
き、入力信号ｆr に同期した出力信号ｆv が発振され
る。
１０２の出力信号ｆv との位相差が抽出され、当該位相
差に対応する誤差信号ＰＤが生成される。当該誤差信号
ＰＤは、ＬＰＦ１０１により高周波ノイズが除去された
後、ＶＣＯ１０２に供給される。ＶＣＯ１０２では、誤
差信号ＰＤに応じて出力信号ｆv の発振が制御される。
具体的には、ＶＣＯ１０２では、先ず、出力信号ｆv の
周波数が入力信号ｆr の周波数に近づけられる（周波数
引込過程）。その後、出力信号ｆv の位相が入力信号ｆ
r の位相に近づけられる（位相同期過程）。そして、入
力信号ｆr および出力信号ｆv の各位相が一致したと
き、入力信号ｆr に同期した出力信号ｆv が発振され
る。
【０００４】図１０は、ＰＬＬ回路の動作を説明するた
めのタイミングチャートである。ＰＦＣ１００では、入
力信号ｆr とＶＣＯ１０２の出力信号ｆv との立ち上が
り時の位相差に対応する信号が生成される。具体的に
は、遅相誤差信号φR および進相誤差信号φV が発生さ
れる。遅相誤差信号φR は、出力信号ｆv が入力信号ｆ
r よりも遅れている場合にハイレベルとなる信号であ
る。進相誤差信号φV は、出力信号ｆv が入力信号ｆr
よりも進んでいる場合にハイレベルとなる信号である。
めのタイミングチャートである。ＰＦＣ１００では、入
力信号ｆr とＶＣＯ１０２の出力信号ｆv との立ち上が
り時の位相差に対応する信号が生成される。具体的に
は、遅相誤差信号φR および進相誤差信号φV が発生さ
れる。遅相誤差信号φR は、出力信号ｆv が入力信号ｆ
r よりも遅れている場合にハイレベルとなる信号であ
る。進相誤差信号φV は、出力信号ｆv が入力信号ｆr
よりも進んでいる場合にハイレベルとなる信号である。
【０００５】ＰＦＣ１００では、生成された遅相誤差信
号φR および進相誤差信号φV が合成され、誤差信号Ｐ
Ｄが生成される。誤差信号ＰＤは、遅相誤差信号φR が
ハイレベルのときにハイレベル、進相誤差信号φV がハ
イレベルのときにローレベル、それ以外のときにはハイ
・インピーダンスとなる信号である。ＶＣＯ１０２で
は、ハイレベルまたはローレベルの状態の誤差信号ＰＤ
が供給されたときに、出力信号ｆv の発振が制御され
る。
号φR および進相誤差信号φV が合成され、誤差信号Ｐ
Ｄが生成される。誤差信号ＰＤは、遅相誤差信号φR が
ハイレベルのときにハイレベル、進相誤差信号φV がハ
イレベルのときにローレベル、それ以外のときにはハイ
・インピーダンスとなる信号である。ＶＣＯ１０２で
は、ハイレベルまたはローレベルの状態の誤差信号ＰＤ
が供給されたときに、出力信号ｆv の発振が制御され
る。
【０００６】ところで、ＰＬＬ回路では、出力信号ｆv
を入力信号ｆr に同期させる速度を高速化することが望
まれている。なぜなら、同期速度を高速化すると、目的
の周波数の出力信号ｆv を高速に生成することができる
ため、復調性能の向上などを図ることができるからであ
る。また、出力信号ｆv に含まれる位相雑音の低減にも
効果があるからである。
を入力信号ｆr に同期させる速度を高速化することが望
まれている。なぜなら、同期速度を高速化すると、目的
の周波数の出力信号ｆv を高速に生成することができる
ため、復調性能の向上などを図ることができるからであ
る。また、出力信号ｆv に含まれる位相雑音の低減にも
効果があるからである。
【０００７】位相雑音の低減についてさらに詳述する
と、同期速度が相対的に遅い場合、出力信号ｆv に含ま
れる周波数成分は、図１１(a) に示すように、目的の周
波数成分の周辺の相対的に広い範囲に分布する。これに
対して、同期速度が相対的に速い場合に出力信号ｆv に
含まれる周波数成分は、図１１(b) に示すように、目的
の周波数成分近傍に集中する。このように、同期速度が
高速化すると、位相雑音の発生を防止できる。
と、同期速度が相対的に遅い場合、出力信号ｆv に含ま
れる周波数成分は、図１１(a) に示すように、目的の周
波数成分の周辺の相対的に広い範囲に分布する。これに
対して、同期速度が相対的に速い場合に出力信号ｆv に
含まれる周波数成分は、図１１(b) に示すように、目的
の周波数成分近傍に集中する。このように、同期速度が
高速化すると、位相雑音の発生を防止できる。
【０００８】同期速度の高速化は、誤差信号ＰＤをＶＣ
Ｏ１０２に単位時間当たりできるだけ多くの回数にわた
って供給することで達成される。なぜなら、誤差信号Ｐ
Ｄが頻繁に供給されれば、それだけ出力信号ｆv の発振
制御が頻繁に行われ、出力信号ｆv の周波数を入力信号
ｆr の周波数に高速に収束させることができるからであ
る。
Ｏ１０２に単位時間当たりできるだけ多くの回数にわた
って供給することで達成される。なぜなら、誤差信号Ｐ
Ｄが頻繁に供給されれば、それだけ出力信号ｆv の発振
制御が頻繁に行われ、出力信号ｆv の周波数を入力信号
ｆr の周波数に高速に収束させることができるからであ
る。
【０００９】
【発明が解決しようとする課題】ＰＦＣ１００において
誤差信号ＰＤを時間当たり多数回出力させるには、ＰＦ
Ｃ１００への入力信号ｆr の周波数を高くすればよいこ
とは知られている。しかしながら、ＰＦＣ１００は、そ
の回路構成上、その動作速度には限界がある。したがっ
て、ＰＦＣ１００は、入力信号ｆr の周波数が処理可能
な上限周波数（約10〜20(MHz) ）を越えるほど高いとき
には、ＰＦＣ１００のゲインが低下し、誤差信号ＰＤを
正常に出力することができなくなる。すなわち、ＰＦＣ
１００を正常に動作させることができなくなる。そのた
め、ＰＦＣ１００への入力信号ｆrの周波数を処理可能
な上限周波数以上に設定することができなかった。その
結果、同期速度のさらなる高速化を図ることは困難であ
った。
誤差信号ＰＤを時間当たり多数回出力させるには、ＰＦ
Ｃ１００への入力信号ｆr の周波数を高くすればよいこ
とは知られている。しかしながら、ＰＦＣ１００は、そ
の回路構成上、その動作速度には限界がある。したがっ
て、ＰＦＣ１００は、入力信号ｆr の周波数が処理可能
な上限周波数（約10〜20(MHz) ）を越えるほど高いとき
には、ＰＦＣ１００のゲインが低下し、誤差信号ＰＤを
正常に出力することができなくなる。すなわち、ＰＦＣ
１００を正常に動作させることができなくなる。そのた
め、ＰＦＣ１００への入力信号ｆrの周波数を処理可能
な上限周波数以上に設定することができなかった。その
結果、同期速度のさらなる高速化を図ることは困難であ
った。
【００１０】そこで、本発明の目的は、上述の技術的課
題を解決し、ＰＦＣへの入力信号の周波数をＰＦＣで処
理可能な上限周波数未満に抑えつつ、同期速度のさらな
る高速化を図ることができるＰＬＬ回路を提供すること
である。
題を解決し、ＰＦＣへの入力信号の周波数をＰＦＣで処
理可能な上限周波数未満に抑えつつ、同期速度のさらな
る高速化を図ることができるＰＬＬ回路を提供すること
である。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明のＰＬＬ回路は、入力信号を互いにずれた位相
の複数の比較用入力信号に変換して出力するための入力
側信号変換器と、出力信号を発振するとともに、供給さ
れる誤差信号に基づいて前記出力信号の発振周波数を制
御する発振器と、この発振器で発振された出力信号を互
いに異なる複数の比較用出力信号に変換して出力するた
めの出力側信号変換器と、前記入力側信号変換器から出
力される各比較用入力信号と前記出力側信号変換器から
出力される各比較用出力信号との位相差をそれぞれ抽出
し、当該抽出された位相差に応じた誤差信号をそれぞれ
出力するための複数の位相比較器と、各位相比較器から
出力された誤差信号を混合して最終的な誤差信号を生成
し、当該誤差信号を前記発振器に供給するための混合器
とを含むことを特徴とする。
の本発明のＰＬＬ回路は、入力信号を互いにずれた位相
の複数の比較用入力信号に変換して出力するための入力
側信号変換器と、出力信号を発振するとともに、供給さ
れる誤差信号に基づいて前記出力信号の発振周波数を制
御する発振器と、この発振器で発振された出力信号を互
いに異なる複数の比較用出力信号に変換して出力するた
めの出力側信号変換器と、前記入力側信号変換器から出
力される各比較用入力信号と前記出力側信号変換器から
出力される各比較用出力信号との位相差をそれぞれ抽出
し、当該抽出された位相差に応じた誤差信号をそれぞれ
出力するための複数の位相比較器と、各位相比較器から
出力された誤差信号を混合して最終的な誤差信号を生成
し、当該誤差信号を前記発振器に供給するための混合器
とを含むことを特徴とする。
【００１２】この構成では、複数の位相比較器におい
て、それぞれ、互いにずれた位相の複数の比較用入力信
号と、互いにずれた位相の複数の比較用出力信号との位
相差が抽出され、当該位相差に応じた誤差信号がそれぞ
れ出力される。出力された各誤差信号は、混合器で混合
されて最終的な誤差信号が生成され、当該誤差信号が発
振器に供給される。発振器では、前記混合器から供給さ
れた誤差信号に基づいて、出力信号が発振される。
て、それぞれ、互いにずれた位相の複数の比較用入力信
号と、互いにずれた位相の複数の比較用出力信号との位
相差が抽出され、当該位相差に応じた誤差信号がそれぞ
れ出力される。出力された各誤差信号は、混合器で混合
されて最終的な誤差信号が生成され、当該誤差信号が発
振器に供給される。発振器では、前記混合器から供給さ
れた誤差信号に基づいて、出力信号が発振される。
【００１３】各位相比較器に供給される比較用入力信号
および比較用出力信号は、互いに異なる位相なので、各
位相比較器から出力される誤差信号は互いに異なるタイ
ミングで混合器に供給される。したがって、発振器に単
位時間当たりに供給される誤差信号の数は、位相比較器
を１つだけ備える場合よりも多くなる。そのため、位相
比較器へ入力される信号の周波数を位相比較器の最大動
作速度により決定される上限周波数以下に抑えても、同
期速度の高速化を図ることができる。
および比較用出力信号は、互いに異なる位相なので、各
位相比較器から出力される誤差信号は互いに異なるタイ
ミングで混合器に供給される。したがって、発振器に単
位時間当たりに供給される誤差信号の数は、位相比較器
を１つだけ備える場合よりも多くなる。そのため、位相
比較器へ入力される信号の周波数を位相比較器の最大動
作速度により決定される上限周波数以下に抑えても、同
期速度の高速化を図ることができる。
【００１４】本発明の構成についてブロック図（図１）
およびタイミングチャート（図２）を参照してさらに詳
述する。なお、図２のうち、図２(a) は従来のＰＬＬ回
路におけるタイミングチャート、図２(b-1) 乃至図２(b
-4) は本発明のＰＬＬ回路におけるタイミングチャート
を表している。図１に示すように、水晶発振回路６で発
振された入力信号ｆr は、入力側信号変換器１に供給さ
れる。入力側信号変換器１では、入力信号ｆr が１／２
に分周され、互いに位相がずれた２つの比較用入力信号
ｆr1，ｆr2に変換される。具体的には、図２(b-2) およ
び図２(b-3) に示すように、互いにπラジアンだけ位相
がずれた２つの比較用入力信号ｆr1，ｆr2に変換され
る。各比較用入力信号ｆr1，ｆr2は、それぞれ、位相比
較器４ａ，４ｂに供給される。
およびタイミングチャート（図２）を参照してさらに詳
述する。なお、図２のうち、図２(a) は従来のＰＬＬ回
路におけるタイミングチャート、図２(b-1) 乃至図２(b
-4) は本発明のＰＬＬ回路におけるタイミングチャート
を表している。図１に示すように、水晶発振回路６で発
振された入力信号ｆr は、入力側信号変換器１に供給さ
れる。入力側信号変換器１では、入力信号ｆr が１／２
に分周され、互いに位相がずれた２つの比較用入力信号
ｆr1，ｆr2に変換される。具体的には、図２(b-2) およ
び図２(b-3) に示すように、互いにπラジアンだけ位相
がずれた２つの比較用入力信号ｆr1，ｆr2に変換され
る。各比較用入力信号ｆr1，ｆr2は、それぞれ、位相比
較器４ａ，４ｂに供給される。
【００１５】一方、発振器２の出力信号ｆv は、出力側
信号変換器３に供給される。その結果、入力信号ｆr の
場合と同様に、１／２に分周されるとともに、互いに位
相がπラジアンだけずれた２つの比較用出力信号ｆv1，
ｆv2に変換される。当該比較用出力信号ｆv1，ｆv2は、
それぞれ、位相比較器４ａ，４ｂに供給される。入力側
信号変換器１および出力側信号変換器３は、前述のよう
に、入力される信号を１／２に分周し、かつ互いにπラ
ジアンだけ位相がずれた信号に変換する機能を有する。
したがって、入力側信号変換器１および出力側信号変換
器３には、トグルフリップフロップ（ＴＦＦ）が適用可
能である。
信号変換器３に供給される。その結果、入力信号ｆr の
場合と同様に、１／２に分周されるとともに、互いに位
相がπラジアンだけずれた２つの比較用出力信号ｆv1，
ｆv2に変換される。当該比較用出力信号ｆv1，ｆv2は、
それぞれ、位相比較器４ａ，４ｂに供給される。入力側
信号変換器１および出力側信号変換器３は、前述のよう
に、入力される信号を１／２に分周し、かつ互いにπラ
ジアンだけ位相がずれた信号に変換する機能を有する。
したがって、入力側信号変換器１および出力側信号変換
器３には、トグルフリップフロップ（ＴＦＦ）が適用可
能である。
【００１６】位相比較器４ａ，４ｂでは、それぞれ、比
較用入力信号ｆr1，ｆr2と比較用出力信号ｆv1，ｆv2と
の位相が比較される。その結果、当該位相差に対応する
誤差信号ＰＤ1 ，ＰＤ2 がそれぞれ出力される。誤差信
号ＰＤ1 ，ＰＤ2 は、混合器５で混合される。その結
果、誤差信号ＰＤが生成される。誤差信号ＰＤは、ロー
パスフィルタ（ＬＰＦ）７を介して発振器２に供給され
る。発振器２では、供給される誤差信号ＰＤに基づい
て、出力信号ｆv の発振周波数が制御される。
較用入力信号ｆr1，ｆr2と比較用出力信号ｆv1，ｆv2と
の位相が比較される。その結果、当該位相差に対応する
誤差信号ＰＤ1 ，ＰＤ2 がそれぞれ出力される。誤差信
号ＰＤ1 ，ＰＤ2 は、混合器５で混合される。その結
果、誤差信号ＰＤが生成される。誤差信号ＰＤは、ロー
パスフィルタ（ＬＰＦ）７を介して発振器２に供給され
る。発振器２では、供給される誤差信号ＰＤに基づい
て、出力信号ｆv の発振周波数が制御される。
【００１７】次に、位相比較器４ａ，４ｂの動作につい
て図２を参照しながらさらに詳述する。位相比較器４
ａ，４ｂでは、誤差信号ＰＤ1 ，ＰＤ2 の出力に先出
ち、遅相誤差信号φR1，φR2および進相誤差信号φV1，
φV2が生成される。そして、この遅相誤差信号φR1，φ
R2および進相誤差信号φV1，φV2に基づいて、誤差信号
ＰＤ 1 ，ＰＤ2 が生成される。混合器５から出力される
誤差信号ＰＤは、図２(b-4)に示すように、前記誤差信
号ＰＤ1 ，ＰＤ2 が混合されたものである。
て図２を参照しながらさらに詳述する。位相比較器４
ａ，４ｂでは、誤差信号ＰＤ1 ，ＰＤ2 の出力に先出
ち、遅相誤差信号φR1，φR2および進相誤差信号φV1，
φV2が生成される。そして、この遅相誤差信号φR1，φ
R2および進相誤差信号φV1，φV2に基づいて、誤差信号
ＰＤ 1 ，ＰＤ2 が生成される。混合器５から出力される
誤差信号ＰＤは、図２(b-4)に示すように、前記誤差信
号ＰＤ1 ，ＰＤ2 が混合されたものである。
【００１８】ここで、図２(a) に示す従来のＰＬＬ回路
における誤差信号ＰＤと、図２(b-4) に示す本発明のＰ
ＬＬ回路における誤差信号ＰＤとを比較すると、本発明
では、単位時間Ｔa に位相比較器に供給される誤差信号
ＰＤの数は、従来の２倍であることがわかる。このと
き、図２(a) ならびに図２(b-2),(b-3) を見ても明らか
なように、位相比較器へ入力される信号の周波数は相等
しい。
における誤差信号ＰＤと、図２(b-4) に示す本発明のＰ
ＬＬ回路における誤差信号ＰＤとを比較すると、本発明
では、単位時間Ｔa に位相比較器に供給される誤差信号
ＰＤの数は、従来の２倍であることがわかる。このと
き、図２(a) ならびに図２(b-2),(b-3) を見ても明らか
なように、位相比較器へ入力される信号の周波数は相等
しい。
【００１９】このように、本発明によれば、位相比較器
４ａ，４ｂへ入力される信号の周波数を従来と同様に位
相比較器４ａ，４ｂの最大動作速度により決定される上
限周波数以下に抑えても、誤差信号ＰＤを発振器２に供
給する時間当たりの回数を増やすことができる。
４ａ，４ｂへ入力される信号の周波数を従来と同様に位
相比較器４ａ，４ｂの最大動作速度により決定される上
限周波数以下に抑えても、誤差信号ＰＤを発振器２に供
給する時間当たりの回数を増やすことができる。
【００２０】
【発明の実施の形態】以下では、本発明の実施の形態
を、添付図面を参照して詳細に説明する。図３は、本発
明が適用されたＰＬＬ回路の一実施形態を示す回路図で
ある。このＰＬＬ回路は、周波数シンセサイザなどに適
用されるもので、水晶発振回路１０で発振された入力信
号である参照信号ｆr と同期した出力信号ｆv を電圧制
御型発振器（ＶＣＯ）１１で発振させるためのものであ
る。参照信号ｆr の発生源に水晶発振回路１０を用いて
いるのは、周波数安定度が高いためである。
を、添付図面を参照して詳細に説明する。図３は、本発
明が適用されたＰＬＬ回路の一実施形態を示す回路図で
ある。このＰＬＬ回路は、周波数シンセサイザなどに適
用されるもので、水晶発振回路１０で発振された入力信
号である参照信号ｆr と同期した出力信号ｆv を電圧制
御型発振器（ＶＣＯ）１１で発振させるためのものであ
る。参照信号ｆr の発生源に水晶発振回路１０を用いて
いるのは、周波数安定度が高いためである。
【００２１】ＰＬＬ回路の構成についてさらに詳述す
る。このＰＬＬ回路には、前記ＶＣＯ１１、入力側分周
器１２ａ、出力側分周器１２ｂ、複数の位相周波数比較
器（ＰＦＣ）１３ａ，１３ｂ，１３ｃ，１３ｄ，１３
ｅ，１３ｆ、複数の混合器１４ａ，１４ｂ，１４ｃ，１
４ｄ，１４ｅ、およびローパスフィルタ（ＬＰＦ）６が
備えられている。
る。このＰＬＬ回路には、前記ＶＣＯ１１、入力側分周
器１２ａ、出力側分周器１２ｂ、複数の位相周波数比較
器（ＰＦＣ）１３ａ，１３ｂ，１３ｃ，１３ｄ，１３
ｅ，１３ｆ、複数の混合器１４ａ，１４ｂ，１４ｃ，１
４ｄ，１４ｅ、およびローパスフィルタ（ＬＰＦ）６が
備えられている。
【００２２】なお、以下では、ＰＦＣ１３ａ〜１３ｆを
総称するときは、「ＰＦＣ１３」という。また、混合器
１４ａ〜１４ｅを総称するときは、「混合器１４」とい
う。水晶発振回路１０で発振された参照信号ｆr は、後
述するように、最終的にＰＦＣ１３に供給される。した
がって、参照信号ｆr の周波数をＰＦＣ１３の最大動作
速度により決定される上限周波数以下にする必要があ
る。そこで、この実施形態では、参照信号ｆr が入力側
分周器１２ａで１／Ａに分周される。この実施形態で
は、Ａ＝６に設定されている。
総称するときは、「ＰＦＣ１３」という。また、混合器
１４ａ〜１４ｅを総称するときは、「混合器１４」とい
う。水晶発振回路１０で発振された参照信号ｆr は、後
述するように、最終的にＰＦＣ１３に供給される。した
がって、参照信号ｆr の周波数をＰＦＣ１３の最大動作
速度により決定される上限周波数以下にする必要があ
る。そこで、この実施形態では、参照信号ｆr が入力側
分周器１２ａで１／Ａに分周される。この実施形態で
は、Ａ＝６に設定されている。
【００２３】入力側分周器１２ａでは、参照信号ｆr が
互いに位相がずれた６つの比較用参照信号ｆr1〜ｆr6に
変換される。具体的には、当該比較用参照信号ｆr1〜ｆ
r6は、比較用参照信号ｆr1を基準にして、比較用参照信
号ｆr2〜ｆr6の順に、π／３ラジアンずつ位相がずらさ
れる。各比較用参照信号ｆr1〜ｆr6は、端子ａi 〜ｆ i
から各ＰＦＣ１３ａ〜１３ｆにそれぞれ供給される。
互いに位相がずれた６つの比較用参照信号ｆr1〜ｆr6に
変換される。具体的には、当該比較用参照信号ｆr1〜ｆ
r6は、比較用参照信号ｆr1を基準にして、比較用参照信
号ｆr2〜ｆr6の順に、π／３ラジアンずつ位相がずらさ
れる。各比較用参照信号ｆr1〜ｆr6は、端子ａi 〜ｆ i
から各ＰＦＣ１３ａ〜１３ｆにそれぞれ供給される。
【００２４】一方、ＶＣＯ１１の出力信号ｆv は、出力
側分周器１２ｂで１／６に分周され、さらに互いに位相
がずれた複数の比較用出力信号ｆv1〜ｆv6に変換され
る。当該比較用出力信号ｆv1〜ｆv6の位相のずれは、前
記比較用参照信号ｆr1〜ｆr6と同じ関係にある。すなわ
ち、比較用出力信号ｆv1を基準にして、比較用出力信号
ｆv2〜ｆv6の順に、π／３ラジアンずつ位相がずらされ
る。当該比較用出力信号ｆv1〜ｆv6は、それぞれ、端子
ａO 〜ｆO からＰＦＣ１３ａ〜１３ｆに供給される。
側分周器１２ｂで１／６に分周され、さらに互いに位相
がずれた複数の比較用出力信号ｆv1〜ｆv6に変換され
る。当該比較用出力信号ｆv1〜ｆv6の位相のずれは、前
記比較用参照信号ｆr1〜ｆr6と同じ関係にある。すなわ
ち、比較用出力信号ｆv1を基準にして、比較用出力信号
ｆv2〜ｆv6の順に、π／３ラジアンずつ位相がずらされ
る。当該比較用出力信号ｆv1〜ｆv6は、それぞれ、端子
ａO 〜ｆO からＰＦＣ１３ａ〜１３ｆに供給される。
【００２５】各ＰＦＣ１３ａ〜１３ｆでは、それぞれ、
比較用参照信号ｆr1〜ｆr6と比較用出力信号ｆv1〜ｆv6
との位相が比較される。その結果、当該位相差に対応す
る誤差信号ＰＤ1 〜ＰＤ6 がそれぞれ出力される。各Ｐ
ＦＣ１３ａ〜１３ｆから出力される誤差信号ＰＤ1 〜Ｐ
Ｄ6 は、混合器１４ａ〜１４ｅで混合される。その結
果、誤差信号ＰＤが生成される。誤差信号ＰＤ1 〜ＰＤ
6 は、後述するように、位相差情報を有しないときには
ハイ・インピーダンスとなっている。したがって、混合
器１４ａ〜１４ｅは、単に結線を施すことにより実現す
ることができる。
比較用参照信号ｆr1〜ｆr6と比較用出力信号ｆv1〜ｆv6
との位相が比較される。その結果、当該位相差に対応す
る誤差信号ＰＤ1 〜ＰＤ6 がそれぞれ出力される。各Ｐ
ＦＣ１３ａ〜１３ｆから出力される誤差信号ＰＤ1 〜Ｐ
Ｄ6 は、混合器１４ａ〜１４ｅで混合される。その結
果、誤差信号ＰＤが生成される。誤差信号ＰＤ1 〜ＰＤ
6 は、後述するように、位相差情報を有しないときには
ハイ・インピーダンスとなっている。したがって、混合
器１４ａ〜１４ｅは、単に結線を施すことにより実現す
ることができる。
【００２６】誤差信号ＰＤは、ＬＰＦ６を介してＶＣＯ
１１に供給される。ＶＣＯ１１では、供給される誤差信
号ＰＤに基づいて、出力信号ｆv の発振が制御される。
図４は、入力側分周器１２ａおよび出力側分周器１２ｂ
の構成を示す回路図である。各分周器１２ａ，１２ｂ
は、リングカウンタ（ジョンソンカウンタ）を含む構成
となっている。具体的には、３つのＤ型フリップフロッ
プ（ＤＦＦ）２０，２１，２２がリング状に直列に接続
されている。
１１に供給される。ＶＣＯ１１では、供給される誤差信
号ＰＤに基づいて、出力信号ｆv の発振が制御される。
図４は、入力側分周器１２ａおよび出力側分周器１２ｂ
の構成を示す回路図である。各分周器１２ａ，１２ｂ
は、リングカウンタ（ジョンソンカウンタ）を含む構成
となっている。具体的には、３つのＤ型フリップフロッ
プ（ＤＦＦ）２０，２１，２２がリング状に直列に接続
されている。
【００２７】入力側分周器１２ａの端子ａi 〜ｆi およ
び出力側分周器１２ｂの端子ａo 〜ｆo は、各ＤＦＦ２
０，２１，２２の出力端子Ｑ0 ，Ｑ1 に対応する。具体
的には、端子ａi ，ａ0 、端子ｂi ，ｂ0 、および端子
ｃi ，ｃ0 は、それぞれ、ＤＦＦ２０，２１，２２の出
力端子Ｑ0 に相当する。端子ｄi ，ｄ0 、端子ｅi ，ｅ
0 、および端子ｆi ，ｆ0 は、それぞれ、ＤＦＦ２０，
２１，２２の出力端子Ｑ1 に相当する。
び出力側分周器１２ｂの端子ａo 〜ｆo は、各ＤＦＦ２
０，２１，２２の出力端子Ｑ0 ，Ｑ1 に対応する。具体
的には、端子ａi ，ａ0 、端子ｂi ，ｂ0 、および端子
ｃi ，ｃ0 は、それぞれ、ＤＦＦ２０，２１，２２の出
力端子Ｑ0 に相当する。端子ｄi ，ｄ0 、端子ｅi ，ｅ
0 、および端子ｆi ，ｆ0 は、それぞれ、ＤＦＦ２０，
２１，２２の出力端子Ｑ1 に相当する。
【００２８】ＤＦＦ２０，２１，２２の制御端子Ｃに
は、それぞれ、水晶発振回路１０で発振された参照信号
ｆr またはＶＣＯ１１の出力信号ｆv が供給される。図
５は、入力側分周器１２ａおよび出力側分周器１２ｂの
動作を示すタイミングチャートである。各分周器１２
ａ，１２ｂでは、端子Ｑ0 ，Ｑ1 の状態は、参照信号ｆ
r または出力信号ｆV が与えられるたびに、ＤＦＦ２
０，２１，２２の順に循環的にシフトする。その結果、
各端子ａi 〜ｆi または端子ａ0 〜ｆ0 から出力される
比較用参照信号ｆr1〜ｆr6または比較用出力信号ｆv1〜
ｆv6の周期は、参照信号ｆr または出力信号ｆv の周期
の１／６になる（Ｔc ＝Ｔb ／６）。すなわち、比較用
参照信号ｆr1〜ｆr6または比較用出力信号ｆv1〜ｆv6の
周波数は、参照信号ｆr または出力信号ｆv の周波数の
１／６に分周される。また、各比較用参照信号ｆr1〜ｆ
r6または比較用出力信号ｆv1〜ｆv6は、互いに位相がず
れる。
は、それぞれ、水晶発振回路１０で発振された参照信号
ｆr またはＶＣＯ１１の出力信号ｆv が供給される。図
５は、入力側分周器１２ａおよび出力側分周器１２ｂの
動作を示すタイミングチャートである。各分周器１２
ａ，１２ｂでは、端子Ｑ0 ，Ｑ1 の状態は、参照信号ｆ
r または出力信号ｆV が与えられるたびに、ＤＦＦ２
０，２１，２２の順に循環的にシフトする。その結果、
各端子ａi 〜ｆi または端子ａ0 〜ｆ0 から出力される
比較用参照信号ｆr1〜ｆr6または比較用出力信号ｆv1〜
ｆv6の周期は、参照信号ｆr または出力信号ｆv の周期
の１／６になる（Ｔc ＝Ｔb ／６）。すなわち、比較用
参照信号ｆr1〜ｆr6または比較用出力信号ｆv1〜ｆv6の
周波数は、参照信号ｆr または出力信号ｆv の周波数の
１／６に分周される。また、各比較用参照信号ｆr1〜ｆ
r6または比較用出力信号ｆv1〜ｆv6は、互いに位相がず
れる。
【００２９】図６は、ＰＦＣ１３の構成を示す回路図で
ある。ＰＦＣ１３は、従来公知の構成なので、簡単に説
明する。ＰＦＣ１３には、位相比較部３０およびチャー
ジポンプ部３１が含まれている。位相比較部３０は、参
照信号ｆr1〜ｆr6およびＶＣＯ１１の出力信号ｆv1〜ｆ
v6をそれぞれ入力とし、遅相誤差信号φR1〜φR6および
進相誤差信号φV1〜φV6をそれぞれ出力とするものであ
る。チャージポンプ部３１は、遅相誤差信号φR1〜φR6
および進相誤差信号φV1〜φV6に基づいて、誤差信号Ｐ
Ｄ1 〜ＰＤ6 を生成するものである。具体的には、チャ
ージポンプ部３１は、ハイレベル、ローレベルまたはハ
イ・インピーダンスの誤差信号ＰＤ1 〜ＰＤ6 を生成す
る。
ある。ＰＦＣ１３は、従来公知の構成なので、簡単に説
明する。ＰＦＣ１３には、位相比較部３０およびチャー
ジポンプ部３１が含まれている。位相比較部３０は、参
照信号ｆr1〜ｆr6およびＶＣＯ１１の出力信号ｆv1〜ｆ
v6をそれぞれ入力とし、遅相誤差信号φR1〜φR6および
進相誤差信号φV1〜φV6をそれぞれ出力とするものであ
る。チャージポンプ部３１は、遅相誤差信号φR1〜φR6
および進相誤差信号φV1〜φV6に基づいて、誤差信号Ｐ
Ｄ1 〜ＰＤ6 を生成するものである。具体的には、チャ
ージポンプ部３１は、ハイレベル、ローレベルまたはハ
イ・インピーダンスの誤差信号ＰＤ1 〜ＰＤ6 を生成す
る。
【００３０】図７は、ＰＦＣ１３の動作および混合器１
４ｄの出力を示すタイミングチャートである。位相比較
部３０から出力される遅相誤差信号φR1〜φR6は、図７
(a)〜(f) に示すように、ＶＣＯ１１の出力信号ｆv1〜
ｆv6が参照信号ｆr1〜ｆr6よりも遅れている場合にハイ
レベルとなる信号である。進相誤差信号φV1〜φV6は、
図７(a) 〜(f) に示すように、ＶＣＯ１１の出力信号ｆ
v1〜ｆv6が参照信号ｆ r1〜ｆr6よりも進んでいる場合に
ハイレベルとなる信号である。この実施形態では、各信
号ｆr1〜ｆr6，ｆv1〜ｆv6の立ち上がり時の位相差に基
づいて、遅相誤差信号φR1〜φR6および進相誤差信号φ
V1〜φV6が出力される。
４ｄの出力を示すタイミングチャートである。位相比較
部３０から出力される遅相誤差信号φR1〜φR6は、図７
(a)〜(f) に示すように、ＶＣＯ１１の出力信号ｆv1〜
ｆv6が参照信号ｆr1〜ｆr6よりも遅れている場合にハイ
レベルとなる信号である。進相誤差信号φV1〜φV6は、
図７(a) 〜(f) に示すように、ＶＣＯ１１の出力信号ｆ
v1〜ｆv6が参照信号ｆ r1〜ｆr6よりも進んでいる場合に
ハイレベルとなる信号である。この実施形態では、各信
号ｆr1〜ｆr6，ｆv1〜ｆv6の立ち上がり時の位相差に基
づいて、遅相誤差信号φR1〜φR6および進相誤差信号φ
V1〜φV6が出力される。
【００３１】チャージポンプ部３１により生成される誤
差信号ＰＤ1 〜ＰＤ6 は、前述のように、ハイレベル、
ローレベルおよびハイ・インピーダンスの３つの状態の
うちいずかの状態で出力される。具体的には、遅相誤差
信号φR1〜φR6がハイレベルのときには、ハイレベルの
誤差信号ＰＤ1 〜ＰＤ6 が出力される。進相誤差信号φ
V1〜φV6がハイレベルのときには、ローレベルの誤差信
号ＰＤ1 〜ＰＤ6 が出力される。遅相誤差信号φR1〜φ
R6および進相誤差信号φV1〜φV6のいずれもがローレベ
ルであるときには、ハイ・インピーダンスの誤差信号Ｐ
Ｄ1 〜ＰＤ6 が出力される。すなわち、誤差信号ＰＤ1
〜ＰＤ6 は、位相差情報を有しないときには、ハイ・イ
ンピーダンスとなっている。
差信号ＰＤ1 〜ＰＤ6 は、前述のように、ハイレベル、
ローレベルおよびハイ・インピーダンスの３つの状態の
うちいずかの状態で出力される。具体的には、遅相誤差
信号φR1〜φR6がハイレベルのときには、ハイレベルの
誤差信号ＰＤ1 〜ＰＤ6 が出力される。進相誤差信号φ
V1〜φV6がハイレベルのときには、ローレベルの誤差信
号ＰＤ1 〜ＰＤ6 が出力される。遅相誤差信号φR1〜φ
R6および進相誤差信号φV1〜φV6のいずれもがローレベ
ルであるときには、ハイ・インピーダンスの誤差信号Ｐ
Ｄ1 〜ＰＤ6 が出力される。すなわち、誤差信号ＰＤ1
〜ＰＤ6 は、位相差情報を有しないときには、ハイ・イ
ンピーダンスとなっている。
【００３２】混合器１４ｅから出力される最終的な誤差
信号ＰＤは、図７(g) に示すように、図７(a) 〜(f) に
示した誤差信号ＰＤ1 〜ＰＤ6 を混合したものである。
ここで、たとえば図７(f) と図７(g) とを比較すると、
誤差信号ＰＤが一定時間Ｔb の間に出力される回数は、
誤差信号ＰＤ6 が同じ一定時間Ｔb の間に出力される回
数に比べて多いことがわかる。具体的には、誤差信号Ｐ
Ｄは一定時間Ｔ b の間に１２回現れているのに比べて誤
差信号ＰＤ6 は２回である。しかも、このとき、ＰＦＣ
１３へ入力される信号の周波数は、ＰＦＣ１３の最大動
作速度により決定される上限周波数以下に抑えられてい
る。
信号ＰＤは、図７(g) に示すように、図７(a) 〜(f) に
示した誤差信号ＰＤ1 〜ＰＤ6 を混合したものである。
ここで、たとえば図７(f) と図７(g) とを比較すると、
誤差信号ＰＤが一定時間Ｔb の間に出力される回数は、
誤差信号ＰＤ6 が同じ一定時間Ｔb の間に出力される回
数に比べて多いことがわかる。具体的には、誤差信号Ｐ
Ｄは一定時間Ｔ b の間に１２回現れているのに比べて誤
差信号ＰＤ6 は２回である。しかも、このとき、ＰＦＣ
１３へ入力される信号の周波数は、ＰＦＣ１３の最大動
作速度により決定される上限周波数以下に抑えられてい
る。
【００３３】以上のようにこの実施形態のＰＬＬ回路に
よれば、ＰＦＣ１３へ入力される信号の周波数をＰＦＣ
１３の最大動作速度により決定される上限周波数以下に
抑えつつ、誤差信号ＰＤを従来よりも頻繁にＶＣＯ１１
に供給できる。したがって、ＰＬＬ回路を正常に動作さ
せつつ、同期速度の高速化を図ることができる。その結
果、必要な出力信号ｆv を高速に生成させることができ
る。また、位相雑音の低減化を図ることができる。その
ため、使い勝手の良い周波数シンセサイザとすることが
できる。
よれば、ＰＦＣ１３へ入力される信号の周波数をＰＦＣ
１３の最大動作速度により決定される上限周波数以下に
抑えつつ、誤差信号ＰＤを従来よりも頻繁にＶＣＯ１１
に供給できる。したがって、ＰＬＬ回路を正常に動作さ
せつつ、同期速度の高速化を図ることができる。その結
果、必要な出力信号ｆv を高速に生成させることができ
る。また、位相雑音の低減化を図ることができる。その
ため、使い勝手の良い周波数シンセサイザとすることが
できる。
【００３４】また、ＰＦＣ１３ａ〜１３ｆへ入力される
参照信号ｆr1〜ｆr6の周波数を低く抑えても同期速度の
高速化を図ることができるので、ＰＦＣ１３ａ〜１３ｆ
を低速で動作させることができる。その結果、ＰＦＣへ
の入力信号周波数を高くしてＰＦＣを高速で動作させる
場合に比べて、消費電力を軽減することができる。この
実施形態の説明は以上のとおりであるが、本発明は前述
の実施形態に限定されるものではない。たとえば前記実
施形態では、Ａ＝６に設定し、参照信号ｆ r および出力
信号ｆv を１／６に分周するとともに互いに異なる位相
の６つの比較用参照信号ｆr1〜ｆr6および比較用出力信
号ｆv1〜ｆv6に分割変換している。しかし、前記Ａは任
意の数値に設定可能である。
参照信号ｆr1〜ｆr6の周波数を低く抑えても同期速度の
高速化を図ることができるので、ＰＦＣ１３ａ〜１３ｆ
を低速で動作させることができる。その結果、ＰＦＣへ
の入力信号周波数を高くしてＰＦＣを高速で動作させる
場合に比べて、消費電力を軽減することができる。この
実施形態の説明は以上のとおりであるが、本発明は前述
の実施形態に限定されるものではない。たとえば前記実
施形態では、Ａ＝６に設定し、参照信号ｆ r および出力
信号ｆv を１／６に分周するとともに互いに異なる位相
の６つの比較用参照信号ｆr1〜ｆr6および比較用出力信
号ｆv1〜ｆv6に分割変換している。しかし、前記Ａは任
意の数値に設定可能である。
【００３５】また、前記実施形態では、水晶発振回路１
０で発振された参照信号ｆr およびＶＣＯ１１の出力信
号ｆv は、いずれも、入力側分周器１２ａおよび出力側
分周器１２ｂによってのみ分周される場合を例にとって
説明している。しかし、たとえば図８に示すように、参
照信号ｆr および出力信号ｆv をそれぞれ１／ｍカウン
タ４０および１／ｎカウンタ４１で分周した後、各分周
器１２ａ，１２ｂでさらに分周するようにしてもよい。
０で発振された参照信号ｆr およびＶＣＯ１１の出力信
号ｆv は、いずれも、入力側分周器１２ａおよび出力側
分周器１２ｂによってのみ分周される場合を例にとって
説明している。しかし、たとえば図８に示すように、参
照信号ｆr および出力信号ｆv をそれぞれ１／ｍカウン
タ４０および１／ｎカウンタ４１で分周した後、各分周
器１２ａ，１２ｂでさらに分周するようにしてもよい。
【００３６】この構成によれば、さらなる高周波の出力
信号ｆv を発振させる場合でも、ＰＦＣ１３を正常に動
作させつつ、同期速度の高速化を図ることができる。さ
らに、前記実施形態では、入力信号ｆr および出力信号
ｆv を互いに位相がずれた比較用入力信号ｆr1〜ｆr6お
よび比較用出力信号ｆv1〜ｆv6に変換するとともに、分
周している。しかし、たとえば分周機能を省略してもよ
い。要は、各ＰＦＣ１２ａ〜１２ｆに互いに位相がずれ
た信号を供給できればよい。
信号ｆv を発振させる場合でも、ＰＦＣ１３を正常に動
作させつつ、同期速度の高速化を図ることができる。さ
らに、前記実施形態では、入力信号ｆr および出力信号
ｆv を互いに位相がずれた比較用入力信号ｆr1〜ｆr6お
よび比較用出力信号ｆv1〜ｆv6に変換するとともに、分
周している。しかし、たとえば分周機能を省略してもよ
い。要は、各ＰＦＣ１２ａ〜１２ｆに互いに位相がずれ
た信号を供給できればよい。
【００３７】さらにまた、前記実施形態では、本発明を
周波数シンセサイザに適用される場合について説明して
いる。しかし、本発明は、ラジオの同調回路や無線通信
機器の局部発振器など、比較的高い周波数安定度を有す
る信号発生源が必要な他の機器にも適用できるのはもち
ろんである。本発明をラジオの同調回路や無線通信機器
の局部発振器などに適用した場合には、復調性能の向上
に寄与することができる。
周波数シンセサイザに適用される場合について説明して
いる。しかし、本発明は、ラジオの同調回路や無線通信
機器の局部発振器など、比較的高い周波数安定度を有す
る信号発生源が必要な他の機器にも適用できるのはもち
ろんである。本発明をラジオの同調回路や無線通信機器
の局部発振器などに適用した場合には、復調性能の向上
に寄与することができる。
【００３８】その他発明の範囲で種々の設計変更を施す
ことは可能である。
ことは可能である。
【００３９】
【発明の効果】以上のように本発明によれば、各位相比
較器から出力される誤差信号は互いに異なるタイミング
で混合器に供給され、この混合器において混合された後
発振器に供給されるので、発振器には誤差信号が頻繁に
供給されることになる。したがって、位相比較器への入
力信号の周波数を位相比較器の最大動作速度により決定
される上限周波数以下に抑えても、同期速度の高速化を
図ることができる。その結果、所望の信号を高速に生成
することができる。また、位相雑音の低減化を図ること
ができる。
較器から出力される誤差信号は互いに異なるタイミング
で混合器に供給され、この混合器において混合された後
発振器に供給されるので、発振器には誤差信号が頻繁に
供給されることになる。したがって、位相比較器への入
力信号の周波数を位相比較器の最大動作速度により決定
される上限周波数以下に抑えても、同期速度の高速化を
図ることができる。その結果、所望の信号を高速に生成
することができる。また、位相雑音の低減化を図ること
ができる。
【００４０】また、本発明によれば、たとえば図２(a)
ならびに図２(b-2),(b-3) に示すように、位相比較器へ
入力される各信号ｆr1，ｆr2；ｆv1，ｆv2の周波数を従
来と相等しくしても、図２(a) および図２(b-1) を見て
明らかなように、発振器の出力信号ｆv の周波数を従来
の２倍とすることができる。逆に、発振器の出力信号ｆ
v の周波数を従来と相等しくなるようにすれば、位相比
較器へ入力される各信号ｆr1，ｆr2；ｆv1，ｆv2は従来
の１／２の周波数となる。したがって、位相比較器を低
速動作させることができる。その結果、高速対応の位相
比較器を用いる必要がなくなるので、消費電力の低減を
図ることができる。
ならびに図２(b-2),(b-3) に示すように、位相比較器へ
入力される各信号ｆr1，ｆr2；ｆv1，ｆv2の周波数を従
来と相等しくしても、図２(a) および図２(b-1) を見て
明らかなように、発振器の出力信号ｆv の周波数を従来
の２倍とすることができる。逆に、発振器の出力信号ｆ
v の周波数を従来と相等しくなるようにすれば、位相比
較器へ入力される各信号ｆr1，ｆr2；ｆv1，ｆv2は従来
の１／２の周波数となる。したがって、位相比較器を低
速動作させることができる。その結果、高速対応の位相
比較器を用いる必要がなくなるので、消費電力の低減を
図ることができる。
【図１】本発明をさらに詳しく説明するための回路図で
ある。
ある。
【図２】従来のＰＬＬ回路におけるタイミングチャー
ト、および本発明のＰＬＬ回路におけるタイミングチャ
ートである。
ト、および本発明のＰＬＬ回路におけるタイミングチャ
ートである。
【図３】本発明が適用されたＰＬＬ回路の一実施形態を
示す回路図である。
示す回路図である。
【図４】分周器の構成を示す回路図である。
【図５】分周器の動作を示すタイミングチャートであ
る。
る。
【図６】位相周波数比較器（ＰＦＣ）の構成を示す回路
図である。
図である。
【図７】図７(a) 〜(f) は、複数のＰＦＣの動作をそれ
ぞれ示すタイミングチャートである。図７(g) は、各Ｐ
ＦＣから出力される誤差信号を混合した結果を示すタイ
ミングチャートである。
ぞれ示すタイミングチャートである。図７(g) は、各Ｐ
ＦＣから出力される誤差信号を混合した結果を示すタイ
ミングチャートである。
【図８】本発明が適用されたＰＬＬ回路の他の実施形態
を示す回路図である。
を示す回路図である。
【図９】ＰＬＬ回路の原理を説明するための図である。
【図１０】従来のＰＬＬ回路の動作を示すタイミングチ
ャートである。
ャートである。
【図１１】位相雑音を説明するための図である。
１（１２ａ） 入力側信号変換器（入力側分周器） ２（１１） 発振器（電圧制御型発振器（ＶＣＯ）） ３（１２ｂ） 出力側信号変換器（出力側分周器） ４ａ，４ｂ（１３ａ〜１３ｆ，１３） 位相比較器（Ｐ
ＦＣ） ５（１４ａ〜１４ｅ，１４） 混合器 ２０，２１，２２ Ｄ型フリップフロップ（ＤＦＦ） ３０ａ 位相比較部 ３０ｂ チャージポンプ部
ＦＣ） ５（１４ａ〜１４ｅ，１４） 混合器 ２０，２１，２２ Ｄ型フリップフロップ（ＤＦＦ） ３０ａ 位相比較部 ３０ｂ チャージポンプ部
Claims (1)
- 【請求項１】入力信号(fr ) を互いにずれた位相の複数
の比較用入力信号(fr1,fr2) に変換して出力するための
入力側信号変換器(1) と、 出力信号(fv ) を発振するとともに、供給される誤差信
号(PD)に基づいて前記出力信号(fv ) の発振周波数を制
御する発振器(2) と、 この発振器(2) で発振された出力信号(fv ) を互いに異
なる複数の比較用出力信号(fv1,fv2) に変換して出力す
るための出力側信号変換器(3) と、 前記入力側信号変換器(1) から出力される各比較用入力
信号(fr1,fr2) と前記出力側信号変換器(2) から出力さ
れる各比較用出力信号(fv1,fv2) との位相差をそれぞれ
抽出し、当該抽出された位相差に応じた誤差信号(PD1,P
D2) をそれぞれ出力するための複数の位相比較器(4a,4
b) と、 各位相比較器(4a,4b) から出力された誤差信号(PD1,P
D2) を混合して最終的な誤差信号(PD)を生成し、当該誤
差信号(PD)を前記発振器(2) に供給するための混合器
(5) とを含むことを特徴とするＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8039945A JPH09232949A (ja) | 1996-02-27 | 1996-02-27 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8039945A JPH09232949A (ja) | 1996-02-27 | 1996-02-27 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232949A true JPH09232949A (ja) | 1997-09-05 |
Family
ID=12567103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8039945A Pending JPH09232949A (ja) | 1996-02-27 | 1996-02-27 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232949A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7061330B2 (en) | 2003-02-19 | 2006-06-13 | Kabushiki Kaisha Kobe Seiko Sho | Oscillator including phase frequency detectors for detecting a phase difference between two input signals and outputting a control command signal |
| WO2019171585A1 (ja) * | 2018-03-09 | 2019-09-12 | 三菱電機株式会社 | Ｐｌｌ回路 |
-
1996
- 1996-02-27 JP JP8039945A patent/JPH09232949A/ja active Pending
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| US7492194B2 (en) | 2003-02-19 | 2009-02-17 | Kobe Steel, Ltd. | Oscillator including phase frequency detectors for detecting a phase difference between two input signals and outputting a control command signal |
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