JP2002076889A - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- 230000003111 delayed effect Effects 0.000 claims description 3
- 230000001413 cellular effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 101000972349 Phytolacca americana Lectin-A Proteins 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
- H03L7/23—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop with pulse counters or frequency dividers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
- H03B21/00—Generation of oscillations by combining unmodulated signals of different frequencies
- H03B21/01—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies
- H03B21/02—Generation of oscillations by combining unmodulated signals of different frequencies by beating unmodulated signals of different frequencies by plural beating, i.e. for frequency synthesis ; Beating in combination with multiplication or division of frequency
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 ロックアップタイムを短縮する。
【解決手段】 第一のＰＬＬ回路１３によって制御され
ると共に第一の発振信号を出力する第一の電圧制御発振
器１１と、第二のＰＬＬ回路２３によって制御されると
共に第二の発振信号を出力する第二の電圧制御発振器２
１と、第一の発振信号と第二の発振信号との和又は差の
信号を出力する混合器３０とを備え、第一の電圧制御発
振器１１を第一のステップ周波数の間隔で発振させ、第
二の電圧制御発振器２１を第一のステップ周波数よりも
低い第二のステップ周波数の間隔で発振させ、第一のＰ
ＬＬ回路１３の基準周波数を第二のＰＬＬ回路２３の基
準周波数よりも高くした。
ると共に第一の発振信号を出力する第一の電圧制御発振
器１１と、第二のＰＬＬ回路２３によって制御されると
共に第二の発振信号を出力する第二の電圧制御発振器２
１と、第一の発振信号と第二の発振信号との和又は差の
信号を出力する混合器３０とを備え、第一の電圧制御発
振器１１を第一のステップ周波数の間隔で発振させ、第
二の電圧制御発振器２１を第一のステップ周波数よりも
低い第二のステップ周波数の間隔で発振させ、第一のＰ
ＬＬ回路１３の基準周波数を第二のＰＬＬ回路２３の基
準周波数よりも高くした。
Description
【０００１】
【発明の属する技術分野】本発明は、セルラー電話機等
の局部発振器に使用して好適な周波数シンセサイザに関
する。
の局部発振器に使用して好適な周波数シンセサイザに関
する。
【０００２】
【従来の技術】従来の周波数シンセサイザは、電圧制御
発振器５１、基準発振器５２及びＰＬＬ回路５３等によ
って構成される。電圧制御発振器５１から出力される発
振信号は図示しないセルラー電話機における送信回路あ
るいは受信回路の混合器等に入力されるが、同時に、Ｐ
ＬＬ回路５３の固定分周器５３ａによって分周されてプ
ログラマブル分周器５３ｂに入力される。
発振器５１、基準発振器５２及びＰＬＬ回路５３等によ
って構成される。電圧制御発振器５１から出力される発
振信号は図示しないセルラー電話機における送信回路あ
るいは受信回路の混合器等に入力されるが、同時に、Ｐ
ＬＬ回路５３の固定分周器５３ａによって分周されてプ
ログラマブル分周器５３ｂに入力される。
【０００３】プログラマブル分周器５３ｂには電圧制御
発振器５１の発振周波数を設定するデータＤが入力され
る。そして、プログラマブル分周器５３ｂに入力された
発振信号がこのデータに基づいてさらに分周され、比較
周波数信号として位相比較器５３ｃに入力される。
発振器５１の発振周波数を設定するデータＤが入力され
る。そして、プログラマブル分周器５３ｂに入力された
発振信号がこのデータに基づいてさらに分周され、比較
周波数信号として位相比較器５３ｃに入力される。
【０００４】また、基準発振器５２から出力される発振
信号は固定分周器５４によって分周され、基準周波数信
号として位相比較器５３ｃに入力される。位相比較器５
３ｃにおいては基準周波数信号と比較周波数信号との位
相が比較され、位相差に基づく誤差信号が出力される。
誤差信号はループフィルタ５３ｄによって平滑され、制
御電圧として電圧制御発振器５１のバラクタダイオード
（図示せず）に印加される。この結果、電圧制御発振器
５１はデータＤによって設定された周波数で発振するよ
うに制御される。
信号は固定分周器５４によって分周され、基準周波数信
号として位相比較器５３ｃに入力される。位相比較器５
３ｃにおいては基準周波数信号と比較周波数信号との位
相が比較され、位相差に基づく誤差信号が出力される。
誤差信号はループフィルタ５３ｄによって平滑され、制
御電圧として電圧制御発振器５１のバラクタダイオード
（図示せず）に印加される。この結果、電圧制御発振器
５１はデータＤによって設定された周波数で発振するよ
うに制御される。
【０００５】以上のような周波数シンセサイザは、例え
ばセルラー電話機の局部発振器として使用される。セル
ラー電話機においては通話チャンネルが８３３あり、チ
ャンネル間隔は３０ＫＨｚとなっているので、電圧制御
発振器５１は、図５に示すように、９５４．３９ＭＨｚ
から９７９．３５ＭＨｚまでの範囲を３０ＫＨｚ間隔で
発振するように制御される。このため、位相比較器５３
ｃに入力される基準周波数信号の周波数は３０ＫＨｚの
整数分の一、最大でも３０ＫＨｚとなっている。
ばセルラー電話機の局部発振器として使用される。セル
ラー電話機においては通話チャンネルが８３３あり、チ
ャンネル間隔は３０ＫＨｚとなっているので、電圧制御
発振器５１は、図５に示すように、９５４．３９ＭＨｚ
から９７９．３５ＭＨｚまでの範囲を３０ＫＨｚ間隔で
発振するように制御される。このため、位相比較器５３
ｃに入力される基準周波数信号の周波数は３０ＫＨｚの
整数分の一、最大でも３０ＫＨｚとなっている。
【０００６】
【発明が解決しようとする課題】通話チャンネルの変更
（従って、電圧制御発振器５１の発振周波数の変更）は
速やかに行われることが望ましいが、以上に述べた従来
の周波数シンセサイザにおいては発振周波数に対する基
準周波数の比が大きいため、発振周波数の変更が完了す
るまでの時間（此をロックアップタイムという）が長く
なるという問題があった。また、発振周波数の範囲２
４．９６ＭＨｚ（＝９７９．３５ＭＨｚ−９５４．３９
ＭＨｚ）と基準周波数との比が大きいこともロックアッ
プタイムを長くしていた。
（従って、電圧制御発振器５１の発振周波数の変更）は
速やかに行われることが望ましいが、以上に述べた従来
の周波数シンセサイザにおいては発振周波数に対する基
準周波数の比が大きいため、発振周波数の変更が完了す
るまでの時間（此をロックアップタイムという）が長く
なるという問題があった。また、発振周波数の範囲２
４．９６ＭＨｚ（＝９７９．３５ＭＨｚ−９５４．３９
ＭＨｚ）と基準周波数との比が大きいこともロックアッ
プタイムを長くしていた。
【０００７】そこで、本発明の周波数シンセサイザは、
ロックアップタイムを短縮することを目的とする。
ロックアップタイムを短縮することを目的とする。
【０００８】
【課題を解決するための手段】上記の課題を解決する手
段として、本発明の周波数シンセサイザは、第一のＰＬ
Ｌ回路によって制御されると共に第一の発振信号を出力
する第一の電圧制御発振器と、第二のＰＬＬ回路によっ
て制御されると共に第二の発振信号を出力する第二の電
圧制御発振器と、前記第一の発振信号の周波数と前記第
二の発振信号の周波数との和又は差の信号を出力する混
合器とを備え、前記第一の電圧制御発振器を第一のステ
ップ周波数の間隔で発振させ、前記第二の電圧制御発振
器を前記第一のステップ周波数よりも低い第二のステッ
プ周波数の間隔で発振させ、前記第一のＰＬＬ回路の基
準周波数を前記第二のＰＬＬ回路の基準周波数よりも高
くした。
段として、本発明の周波数シンセサイザは、第一のＰＬ
Ｌ回路によって制御されると共に第一の発振信号を出力
する第一の電圧制御発振器と、第二のＰＬＬ回路によっ
て制御されると共に第二の発振信号を出力する第二の電
圧制御発振器と、前記第一の発振信号の周波数と前記第
二の発振信号の周波数との和又は差の信号を出力する混
合器とを備え、前記第一の電圧制御発振器を第一のステ
ップ周波数の間隔で発振させ、前記第二の電圧制御発振
器を前記第一のステップ周波数よりも低い第二のステッ
プ周波数の間隔で発振させ、前記第一のＰＬＬ回路の基
準周波数を前記第二のＰＬＬ回路の基準周波数よりも高
くした。
【０００９】また、前記第一のＰＬＬ回路の基準周波数
を前記第一のステップ周波数とし、前記第二のＰＬＬ回
路の基準周波数を前記第二のステップ周波数とした。
を前記第一のステップ周波数とし、前記第二のＰＬＬ回
路の基準周波数を前記第二のステップ周波数とした。
【００１０】また、前記第二の電圧制御発振器を前記第
一のステップ周波数の範囲で発振させた。
一のステップ周波数の範囲で発振させた。
【００１１】また、前記混合器を第一の混合器と第二の
混合器との二つの混合器から構成し、前記第一の発振信
号から位相が互いに９０度異なる発振信号を生成する第
一の移相器と、前記第二の発振信号から位相が互いに９
０度異なる発振信号を生成する第二の移相器と、前記第
一の混合器から出力される信号と前記第二の混合器から
出力される信号とを加算する加算器とを備え、前記第一
及び第二の移相器から出力される位相が９０度進んだ発
振信号を前記第一の混合器に入力し、位相が９０度遅れ
た発振信号を前記第二の混合器に入力した。
混合器との二つの混合器から構成し、前記第一の発振信
号から位相が互いに９０度異なる発振信号を生成する第
一の移相器と、前記第二の発振信号から位相が互いに９
０度異なる発振信号を生成する第二の移相器と、前記第
一の混合器から出力される信号と前記第二の混合器から
出力される信号とを加算する加算器とを備え、前記第一
及び第二の移相器から出力される位相が９０度進んだ発
振信号を前記第一の混合器に入力し、位相が９０度遅れ
た発振信号を前記第二の混合器に入力した。
【００１２】
【発明の実施の形態】以下本発明の周波数シンセサイザ
を図面に従って説明する。第一の周波数シンセサイザ１
０は、第一の電圧制御発振器１１、第一の基準発振器１
２及び第一のＰＬＬ回路１３等によって構成される。第
一の電圧制御発振器１１から出力される第一の発振信号
は、第一のＰＬＬ回路１３の固定分周器１３ａによって
分周されてプログラマブル分周器１３ｂに入力される。
を図面に従って説明する。第一の周波数シンセサイザ１
０は、第一の電圧制御発振器１１、第一の基準発振器１
２及び第一のＰＬＬ回路１３等によって構成される。第
一の電圧制御発振器１１から出力される第一の発振信号
は、第一のＰＬＬ回路１３の固定分周器１３ａによって
分周されてプログラマブル分周器１３ｂに入力される。
【００１３】プログラマブル分周器１３ｂには第一の電
圧制御発振器１１の発振周波数を設定するデータＤ１が
入力される。そして、プログラマブル分周器１３ｂに入
力された発振信号がこのデータＤ１に基づいてさらに分
周され、第一の比較周波数信号として位相比較器１３ｃ
に入力される。
圧制御発振器１１の発振周波数を設定するデータＤ１が
入力される。そして、プログラマブル分周器１３ｂに入
力された発振信号がこのデータＤ１に基づいてさらに分
周され、第一の比較周波数信号として位相比較器１３ｃ
に入力される。
【００１４】また、第一の基準発振器１２から出力され
る発振信号は固定分周器１４によって分周され、第一の
基準周波数信号として位相比較器１３ｃに入力される。
位相比較器１３ｃにおいては第一の基準周波数信号と第
一の比較周波数信号との位相が比較され、位相差に基づ
く誤差信号が出力される。誤差信号はループフィルタ１
３ｄによって平滑され、第一の制御電圧として第一の電
圧制御発振器１１のバラクタダイオード（図示せず）に
印加される。この結果、第一の電圧制御発振器１１はデ
ータＤ１によって設定された周波数で発振するように制
御される。
る発振信号は固定分周器１４によって分周され、第一の
基準周波数信号として位相比較器１３ｃに入力される。
位相比較器１３ｃにおいては第一の基準周波数信号と第
一の比較周波数信号との位相が比較され、位相差に基づ
く誤差信号が出力される。誤差信号はループフィルタ１
３ｄによって平滑され、第一の制御電圧として第一の電
圧制御発振器１１のバラクタダイオード（図示せず）に
印加される。この結果、第一の電圧制御発振器１１はデ
ータＤ１によって設定された周波数で発振するように制
御される。
【００１５】一方、第二の周波数シンセサイザ２０は、
第二の電圧制御発振器２１、第二の基準発振器２２及び
第二のＰＬＬ回路２３等によって構成される。第二の電
圧制御発振器２１から出力される第二の発振信号は、第
二のＰＬＬ回路２３の固定分周器２３ａによって分周さ
れてプログラマブル分周器２３ｂに入力される。プログ
ラマブル分周器２３ｂには第二の電圧制御発振器２１の
発振周波数を設定するデータＤ２が入力される。そし
て、プログラマブル分周器２３ｂに入力された発振信号
がこのデータＤ２に基づいてさらに分周され、第二の比
較周波数信号として位相比較器２３ｃに入力される。
第二の電圧制御発振器２１、第二の基準発振器２２及び
第二のＰＬＬ回路２３等によって構成される。第二の電
圧制御発振器２１から出力される第二の発振信号は、第
二のＰＬＬ回路２３の固定分周器２３ａによって分周さ
れてプログラマブル分周器２３ｂに入力される。プログ
ラマブル分周器２３ｂには第二の電圧制御発振器２１の
発振周波数を設定するデータＤ２が入力される。そし
て、プログラマブル分周器２３ｂに入力された発振信号
がこのデータＤ２に基づいてさらに分周され、第二の比
較周波数信号として位相比較器２３ｃに入力される。
【００１６】また、第二の基準発振器２２から出力され
る発振信号は固定分周器１４によって分周され、第二の
基準周波数信号として位相比較器２３ｃに入力される。
位相比較器２３ｃにおいては第二の基準周波数信号と第
二の比較周波数信号との位相が比較され、位相差に基づ
く誤差信号が出力される。誤差信号はループフィルタ２
３ｄによって平滑され、第二の制御電圧として第二の電
圧制御発振器２１のバラクタダイオード（図示せず）に
印加される。この結果、第二の電圧制御発振器２１はデ
ータＤ２によって設定された周波数で発振するように制
御される。
る発振信号は固定分周器１４によって分周され、第二の
基準周波数信号として位相比較器２３ｃに入力される。
位相比較器２３ｃにおいては第二の基準周波数信号と第
二の比較周波数信号との位相が比較され、位相差に基づ
く誤差信号が出力される。誤差信号はループフィルタ２
３ｄによって平滑され、第二の制御電圧として第二の電
圧制御発振器２１のバラクタダイオード（図示せず）に
印加される。この結果、第二の電圧制御発振器２１はデ
ータＤ２によって設定された周波数で発振するように制
御される。
【００１７】第一の電圧制御発振器１１から出力される
第一の発振信号と第二の電圧制御発振器２１から出力さ
れる第二の発振信号とは混合器３０に入力される。従っ
て、混合器３０からは第一の発振信号の周波数と第二の
発振信号の周波数との和又は差の周波数の信号が出力さ
れる。なお、図１における固定分周器１３ａ、１４、２
３ａ、２４は必ずしも必要ではない。
第一の発振信号と第二の電圧制御発振器２１から出力さ
れる第二の発振信号とは混合器３０に入力される。従っ
て、混合器３０からは第一の発振信号の周波数と第二の
発振信号の周波数との和又は差の周波数の信号が出力さ
れる。なお、図１における固定分周器１３ａ、１４、２
３ａ、２４は必ずしも必要ではない。
【００１８】ところで、上記構成の周波数シンセサイザ
をセルラー電話機の局部発振器として使用する場合、図
２Ａに示すように、必要な局部発振信号の周波数範囲は
９５４．３９ＭＨｚ〜９７９．３５ＭＨｚとなり、この
範囲内を３０ＫＨｚのステップ周波数間隔で出力する必
要がある。
をセルラー電話機の局部発振器として使用する場合、図
２Ａに示すように、必要な局部発振信号の周波数範囲は
９５４．３９ＭＨｚ〜９７９．３５ＭＨｚとなり、この
範囲内を３０ＫＨｚのステップ周波数間隔で出力する必
要がある。
【００１９】そこで、先ず第一の電圧制御発振器１１
を、図２ｂに示すように、６００ＭＨｚ〜６２４．６Ｍ
Ｈｚの範囲で４．９２ＭＨｚの第一のステップ周波数間
隔で発振するように制御する。また、図２Ｃに示すよう
に、第二の電圧制御発振器２１を３５４．３９ＭＨｚ〜
３５９．２８ＭＨｚの範囲内で３０ＫＨｚの第二のステ
ップ周波数間隔で発振するように制御する。
を、図２ｂに示すように、６００ＭＨｚ〜６２４．６Ｍ
Ｈｚの範囲で４．９２ＭＨｚの第一のステップ周波数間
隔で発振するように制御する。また、図２Ｃに示すよう
に、第二の電圧制御発振器２１を３５４．３９ＭＨｚ〜
３５９．２８ＭＨｚの範囲内で３０ＫＨｚの第二のステ
ップ周波数間隔で発振するように制御する。
【００２０】そして、第一の電圧制御発振器１１から出
力される第一の発振信号と第二の電圧制御発振器２１か
ら出力される第二の発振信号とを混合器３０に入力し、
混合器３０から各発振周波数の和の周波数の信号を取り
出せば、９５４．３９ＭＨｚ〜９７９．３５ＭＨｚまで
の周波数範囲内で３０ＫＨｚのステップ周波数間隔の局
部発振信号を得ることが出来る。
力される第一の発振信号と第二の電圧制御発振器２１か
ら出力される第二の発振信号とを混合器３０に入力し、
混合器３０から各発振周波数の和の周波数の信号を取り
出せば、９５４．３９ＭＨｚ〜９７９．３５ＭＨｚまで
の周波数範囲内で３０ＫＨｚのステップ周波数間隔の局
部発振信号を得ることが出来る。
【００２１】従って、第一の周波数シンセサイザ１０に
おいては、第一の電圧制御発振器１１の発振周波数に対
する第一の基準周波数の比、及び第一の電圧制御発振器
１１の発振周波数変化範囲に対する第一の基準周波数の
比が小さくなってロックアップタイムが短縮される。同
様に、第二の周波数シンセサイザ２０においても、第二
の電圧制御発振器２１の発振周波数に対する第二の基準
周波数の比、及び第二の電圧制御発振器２１の発振周波
数変化範囲に対する第二の基準周波数の比が小さくなっ
てロックアップタイムが短縮される。
おいては、第一の電圧制御発振器１１の発振周波数に対
する第一の基準周波数の比、及び第一の電圧制御発振器
１１の発振周波数変化範囲に対する第一の基準周波数の
比が小さくなってロックアップタイムが短縮される。同
様に、第二の周波数シンセサイザ２０においても、第二
の電圧制御発振器２１の発振周波数に対する第二の基準
周波数の比、及び第二の電圧制御発振器２１の発振周波
数変化範囲に対する第二の基準周波数の比が小さくなっ
てロックアップタイムが短縮される。
【００２２】また、第一の周波数シンセサイザ１０にお
いては、第一の基準周波数を第一のステップ周波数に一
致させ、第二の周波数シンセサイザ２０においては、第
二の基準周波数を第二のステップ周波数に一致させたの
で、各周波数シンセサイザを最高のロックアップタイム
で動作させることができる。
いては、第一の基準周波数を第一のステップ周波数に一
致させ、第二の周波数シンセサイザ２０においては、第
二の基準周波数を第二のステップ周波数に一致させたの
で、各周波数シンセサイザを最高のロックアップタイム
で動作させることができる。
【００２３】図３は図１に示した周波数シンセサイザの
変形例であり、混合器３０としては第一の混合器３１と
第二の混合器３２との二つの混合器が用いられる。ま
た、第一の電圧制御発振器１１の出力側に第一の移相器
３３が設けられ、第二の電圧制御発振器２１の出力側に
第二の移相器３４が設けられる。さらに、第一及び第二
の混合器３１、３２の出力側に加算器３５が設けられ
る。その他の構成は図１の構成と同じである。
変形例であり、混合器３０としては第一の混合器３１と
第二の混合器３２との二つの混合器が用いられる。ま
た、第一の電圧制御発振器１１の出力側に第一の移相器
３３が設けられ、第二の電圧制御発振器２１の出力側に
第二の移相器３４が設けられる。さらに、第一及び第二
の混合器３１、３２の出力側に加算器３５が設けられ
る。その他の構成は図１の構成と同じである。
【００２４】そして、第一の電圧制御発振器１１から出
力された第一の発振信号は第一の移相器３３に入力され
る。第一の移相器３３は第一の発振信号と同位相（０
度）の発振信号と９０度ずれた発振信号とを出力し、同
位相の発振信号は第一の混合器３１に入力され、９０度
ずれた発振信号は第二の混合器３２に入力される。
力された第一の発振信号は第一の移相器３３に入力され
る。第一の移相器３３は第一の発振信号と同位相（０
度）の発振信号と９０度ずれた発振信号とを出力し、同
位相の発振信号は第一の混合器３１に入力され、９０度
ずれた発振信号は第二の混合器３２に入力される。
【００２５】また、第二の電圧制御発振器２１から出力
された第二の発振信号は第二の移相器３４に入力され
る。第二の移相器３４も第二の発振信号と同位相（０
度）の発振信号と９０度ずれた発振信号とを出力し、同
位相の発振信号は第一の混合器３１に入力され、９０度
ずれた発振信号は第二の混合器３２に入力される。そし
て、第一の混合器３１から出力される信号と第二の混合
器３２から出力される信号とを加算器３５によって加算
するようにする。
された第二の発振信号は第二の移相器３４に入力され
る。第二の移相器３４も第二の発振信号と同位相（０
度）の発振信号と９０度ずれた発振信号とを出力し、同
位相の発振信号は第一の混合器３１に入力され、９０度
ずれた発振信号は第二の混合器３２に入力される。そし
て、第一の混合器３１から出力される信号と第二の混合
器３２から出力される信号とを加算器３５によって加算
するようにする。
【００２６】ここで、第一の発振信号の角周波数をω1
とし、これに対する同位相の発振信号をＳｉｎω1ｔと
すれば、９０度ずれた発振信号はＣｏｓω1ｔとなる。
また、第二の発振信号の角周波数をω2とし、これに対
する同位相の発振信号をＳｉｎω2ｔとすれば、９０度
ずれた発振信号はＣｏｓω2ｔとなる。
とし、これに対する同位相の発振信号をＳｉｎω1ｔと
すれば、９０度ずれた発振信号はＣｏｓω1ｔとなる。
また、第二の発振信号の角周波数をω2とし、これに対
する同位相の発振信号をＳｉｎω2ｔとすれば、９０度
ずれた発振信号はＣｏｓω2ｔとなる。
【００２７】従って、第一の混合器３１には（Ｓｉｎω
1ｔ＋Ｓｉｎω2ｔ）が入力され、第二の混合器３２には
Ｃｏｓω1ｔ＋Ｃｏｓω2ｔが入力される。この結果、第
一の混合器３１からＣｏｓ（ω1＋ω2）ｔ−Ｃｏｓ（ω
1−ω2）ｔが出力され、第二の混合器３２からＣｏｓ
（ω1＋ω2）ｔ＋Ｃｏｓ（ω1−ω2）ｔが出力される。
従って、加算器３５によってＣｏｓ（ω1−ω2）ｔがキ
ャンセルされてＣｏｓ（ω1＋ω2）ｔが出力される。
1ｔ＋Ｓｉｎω2ｔ）が入力され、第二の混合器３２には
Ｃｏｓω1ｔ＋Ｃｏｓω2ｔが入力される。この結果、第
一の混合器３１からＣｏｓ（ω1＋ω2）ｔ−Ｃｏｓ（ω
1−ω2）ｔが出力され、第二の混合器３２からＣｏｓ
（ω1＋ω2）ｔ＋Ｃｏｓ（ω1−ω2）ｔが出力される。
従って、加算器３５によってＣｏｓ（ω1−ω2）ｔがキ
ャンセルされてＣｏｓ（ω1＋ω2）ｔが出力される。
【００２８】以上のように、二つの混合器３１、３２と
二つの移相器３３、３４と加算器３５とを設けることに
よって第一の発振信号と第二の発振信号との各周波数の
和の周波数の信号を簡単に取り出すことが出来る。
二つの移相器３３、３４と加算器３５とを設けることに
よって第一の発振信号と第二の発振信号との各周波数の
和の周波数の信号を簡単に取り出すことが出来る。
【００２９】
【発明の効果】以上のように、本発明の周波数シンセサ
イザは、第一のＰＬＬ回路によって制御される第一の電
圧制御発振器と、第二のＰＬＬ回路によって制御される
第二の電圧制御発振器と、第一の電圧制御発振器から出
力される第一の発振信号の周波数と第二の電圧制御発振
器から出力される第二の発振信号の周波数との和又は差
の信号を出力する混合器とを備え、第一の電圧制御発振
器を第一のステップ周波数の間隔で発振させ、第二の電
圧制御発振器を第一のステップ周波数よりも低い第二の
ステップ周波数の間隔で発振させ、第一のＰＬＬ回路の
基準周波数を第二のＰＬＬ回路の基準周波数よりも高く
したので、ロックアップタイムを速くすることが出来
る。
イザは、第一のＰＬＬ回路によって制御される第一の電
圧制御発振器と、第二のＰＬＬ回路によって制御される
第二の電圧制御発振器と、第一の電圧制御発振器から出
力される第一の発振信号の周波数と第二の電圧制御発振
器から出力される第二の発振信号の周波数との和又は差
の信号を出力する混合器とを備え、第一の電圧制御発振
器を第一のステップ周波数の間隔で発振させ、第二の電
圧制御発振器を第一のステップ周波数よりも低い第二の
ステップ周波数の間隔で発振させ、第一のＰＬＬ回路の
基準周波数を第二のＰＬＬ回路の基準周波数よりも高く
したので、ロックアップタイムを速くすることが出来
る。
【００３０】また、第一のＰＬＬ回路の基準周波数を第
一のステップ周波数とし、第二のＰＬＬ回路の基準周波
数を第二のステップ周波数としたので、ロックアップタ
イムを一層速くすることが出来る。
一のステップ周波数とし、第二のＰＬＬ回路の基準周波
数を第二のステップ周波数としたので、ロックアップタ
イムを一層速くすることが出来る。
【００３１】また、第二の電圧制御発振器を第一のステ
ップ周波数の範囲で発振させたので、第一の発振信号の
周波数と第二の発振信号の周波数との和の周波数の信号
を得るのが簡単になる。
ップ周波数の範囲で発振させたので、第一の発振信号の
周波数と第二の発振信号の周波数との和の周波数の信号
を得るのが簡単になる。
【００３２】また、混合器を第一の混合器と第二の混合
器との二つの混合器から構成し、第一の発振信号から位
相が互いに９０度異なる発振信号を生成する第一の移相
器と、第二の発振信号から位相が互いに９０度異なる発
振信号を生成する第二の移相器と、第一の混合器から出
力される信号と第二の混合器から出力される信号とを加
算する加算器とを備え、第一及び第二の移相器から出力
される位相が９０度進んだ発振信号を第一の混合器に入
力し、位相が９０度遅れた発振信号を第二の混合器に入
力したので、和の周波数の信号を簡単に取り出すことが
出来る。
器との二つの混合器から構成し、第一の発振信号から位
相が互いに９０度異なる発振信号を生成する第一の移相
器と、第二の発振信号から位相が互いに９０度異なる発
振信号を生成する第二の移相器と、第一の混合器から出
力される信号と第二の混合器から出力される信号とを加
算する加算器とを備え、第一及び第二の移相器から出力
される位相が９０度進んだ発振信号を第一の混合器に入
力し、位相が９０度遅れた発振信号を第二の混合器に入
力したので、和の周波数の信号を簡単に取り出すことが
出来る。
【図１】本発明の周波数シンセサイザの構成を示す回路
図である。
図である。
【図２】本発明の周波数シンセサイザにおける電圧制御
発振器の発振周波数の説明図である。
発振器の発振周波数の説明図である。
【図３】本発明の周波数シンセサイザの他の構成を示す
回路図である。
回路図である。
【図４】従来の周波数シンセサイザの構成を示す回路図
である。
である。
【図５】従来の周波数シンセサイザにおける電圧制御発
振器の発振周波数の説明図である。
振器の発振周波数の説明図である。
１０ 第一の周波数シンセサイザ １１ 第一の電圧制御発振器 １２ 第一の基準発振器 １３ 第一のＰＬＬ回路 １３ａ 固定分周器 １３ｂ プログラマブル分周器 １３ｃ 位相比較器 １３ｄ ループフィルタ １４ 固定分周器 ２０ 第二の周波数シンセサイザ ２１ 第二の電圧制御発振器 ２２ 第二の基準発振器 ２３ 第二のＰＬＬ回路 ２３ａ 固定分周器 ２３ｂ プログラマブル分周器 ２３ｃ 位相比較器 ２３ｄ ループフィルタ ２４ 固定分周器 ３０ 混合器 ３１ 第一の混合器 ３２ 第二の混合器 ３３ 第一の移相器 ３４ 第二の移相器 ３５ 加算器
Claims (4)
- 【請求項１】 第一のＰＬＬ回路によって制御されると
共に第一の発振信号を出力する第一の電圧制御発振器
と、第二のＰＬＬ回路によって制御されると共に第二の
発振信号を出力する第二の電圧制御発振器と、前記第一
の発振信号の周波数と前記第二の発振信号の周波数との
和又は差の信号を出力する混合器とを備え、前記第一の
電圧制御発振器を第一のステップ周波数の間隔で発振さ
せ、前記第二の電圧制御発振器を前記第一のステップ周
波数よりも低い第二のステップ周波数の間隔で発振さ
せ、前記第一のＰＬＬ回路の基準周波数を前記第二のＰ
ＬＬ回路の基準周波数よりも高くしたことを特徴とする
周波数シンセサイザ。 - 【請求項２】 前記第一のＰＬＬ回路の基準周波数を前
記第一のステップ周波数とし、前記第二のＰＬＬ回路の
基準周波数を前記第二のステップ周波数としたことを特
徴とする請求項１に記載の周波数シンセサイザ。 - 【請求項３】 前記第二の電圧制御発振器を前記第一の
ステップ周波数の範囲で発振させたことを特徴とする請
求項１又は２に記載の周波数シンセサイザ。 - 【請求項４】 前記混合器を第一の混合器と第二の混合
器との二つの混合器から構成し、前記第一の発振信号か
ら位相が互いに９０度異なる発振信号を生成する第一の
移相器と、前記第二の発振信号から位相が互いに９０度
異なる発振信号を生成する第二の移相器と、前記第一の
混合器から出力される信号と前記第二の混合器から出力
される信号とを加算する加算器とを備え、前記第一及び
第二の移相器から出力される位相が９０度進んだ発振信
号を前記第一の混合器に入力し、位相が９０度遅れた発
振信号を前記第二の混合器に入力したことを特徴とする
請求項１又は２又は３に記載の周波数シンセサイザ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000268409A JP2002076889A (ja) | 2000-08-31 | 2000-08-31 | 周波数シンセサイザ |
| US09/934,494 US20020024364A1 (en) | 2000-08-31 | 2001-08-22 | Frequency synthesizer having shortened lock-up time |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000268409A JP2002076889A (ja) | 2000-08-31 | 2000-08-31 | 周波数シンセサイザ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002076889A true JP2002076889A (ja) | 2002-03-15 |
Family
ID=18755193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000268409A Withdrawn JP2002076889A (ja) | 2000-08-31 | 2000-08-31 | 周波数シンセサイザ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020024364A1 (ja) |
| JP (1) | JP2002076889A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101017592B1 (ko) | 2008-11-13 | 2011-02-28 | 엘아이지넥스원 주식회사 | 주파수 합성 장치 및 방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7753524B2 (en) * | 2002-02-08 | 2010-07-13 | Novavision, Inc. | Process and device for treating blind regions of the visual field |
| US7642990B2 (en) | 2004-06-15 | 2010-01-05 | Novavision, Inc. | Method and device for guiding a user's head during vision training |
| KR100819390B1 (ko) * | 2006-09-21 | 2008-04-04 | 지씨티 세미컨덕터 인코포레이티드 | 2개의 위상 동기 루프를 사용한 주파수 합성기 |
| US20120139586A1 (en) * | 2010-12-01 | 2012-06-07 | Sony Corporation | Frequency synthesizer and frequency synthesizing method |
| US9571112B2 (en) | 2014-02-05 | 2017-02-14 | Maxlinear Asia Singapore Pte Ltd. | Stacked synthesizer for wide local oscillator generation using a dynamic divider |
| US11165494B2 (en) * | 2020-03-17 | 2021-11-02 | Motorola Solutions, Inc. | Full duplex operation of a portable communications device in a time division multiple access radio system |
-
2000
- 2000-08-31 JP JP2000268409A patent/JP2002076889A/ja not_active Withdrawn
-
2001
- 2001-08-22 US US09/934,494 patent/US20020024364A1/en not_active Abandoned
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101017592B1 (ko) | 2008-11-13 | 2011-02-28 | 엘아이지넥스원 주식회사 | 주파수 합성 장치 및 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020024364A1 (en) | 2002-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041020 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041026 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20041118 |