WO2019171585A1 - Ｐｌｌ回路 - Google Patents

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output
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恒次 堤
翔 池田
充弘 下澤
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三菱電機株式会社
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    • H—ELECTRICITY
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    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the present invention relates to a PLL circuit in which a charge pump circuit is parallelized.
  • a PLL (Phase Locked Loop) circuit compares the phase of a signal obtained by dividing the output of a voltage controlled oscillator (VCO; Voltage Control Oscillator) with the phase of a reference signal, and the result is a voltage controlled oscillator (hereinafter referred to as VCO).
  • VCO voltage controlled oscillator
  • This is a circuit that stabilizes the oscillation frequency of the VCO by feeding back to the frequency control voltage, and its output is used as a local oscillation wave of a communication device or a radar device. Since the phase noise characteristic of the PLL output greatly affects the performance of communication and radar, a characteristic with as low noise as possible is desirable. The factor that determines the phase noise varies depending on the detuning frequency.
  • the noise of the VCO is dominant, and the frequency where the detuning frequency is small (approximately smaller than the loop band).
  • noise such as a phase frequency comparator (PFD), a charge pump circuit, and a reference signal source is dominant.
  • phase noise can be reduced by 10 logm (dB) by connecting m circuits in parallel.
  • the present invention has been made to solve the above-described problems, and an object thereof is to provide a PLL circuit capable of reducing phase noise while suppressing an increase in power consumption.
  • a PLL circuit includes a voltage controlled oscillator that outputs a signal having a frequency corresponding to a given voltage, a variable frequency divider that divides the output signal of the voltage controlled oscillator, and a plurality of output signals of the variable frequency divider.
  • a first pulse selector that outputs in a time-sharing manner from the output terminals, a second pulse selector that outputs a reference signal from a reference signal source in a time-sharing manner from a plurality of output terminals, a first pulse selector and a second pulse selector
  • a plurality of phase frequency comparators that respectively input time-division signals output from the pulse selector and compare the output signal of the first pulse selector and the output signal of the second pulse selector, and a plurality of phase frequency comparators
  • a plurality of charge pump circuits that output currents corresponding to the comparison result signals, and a signal obtained by synthesizing the output current from the plurality of charge pump circuits, and converting the current to voltage and smoothing As given voltage is obtained and a loop filter for outputting a voltage controlled oscillator.
  • a phase frequency comparator and a charge pump circuit are arranged in parallel, and a variable frequency divider signal and a reference signal are given to a plurality of phase frequency comparators in a time division manner. . Thereby, it is possible to reduce phase noise while suppressing an increase in power consumption.
  • FIG. 1 is a configuration diagram illustrating a PLL circuit according to a first embodiment of the present invention.
  • 2A to 2G are waveform diagrams of respective parts showing the operation of the PLL circuit according to the first embodiment of the present invention. It is explanatory drawing which shows the output phase noise of the PLL circuit by Embodiment 1 of this invention compared with the former.
  • FIG. 5A to FIG. 5K are waveform diagrams of respective parts showing the operation of the PLL circuit according to the second embodiment of the present invention.
  • It is a block diagram which shows the PLL circuit by Embodiment 3 of this invention.
  • FIG. 1 is a configuration diagram showing a PLL circuit according to the present embodiment.
  • 1 includes a reference signal source (REF) 1, a voltage controlled oscillator (VCO) 2, a variable frequency divider 3, phase frequency comparators (PFD) 4a to 4d, charge pump circuits 5a to 5d, and a loop filter. 6.
  • a first pulse selector 7a, a second pulse selector 7b, and a pulse selection circuit 8 are provided.
  • a reference signal source (hereinafter referred to as REF) 1 is a signal source that generates a signal having a frequency that serves as a reference signal for a PLL circuit.
  • a voltage controlled oscillator (hereinafter referred to as VCO) 2 is an oscillator that outputs a signal having a frequency corresponding to a voltage applied to a frequency control terminal. The output is used as an output signal of the PLL circuit, and the variable frequency divider 3 is provided with the output signal. Configured to be given.
  • the variable frequency divider 3 is a frequency divider that performs frequency division at a frequency division ratio controlled from the outside using the output of the VCO 2 as an input.
  • the PFDs 4a to 4d receive the signals output from the first pulse selector 7a and the second pulse selector 7b in a time-sharing manner, respectively, and output signals from the first pulse selector 7a and output signals from the second pulse selector 7b. Is a circuit that outputs a comparison result signal to the charge pump circuits 5a to 5d.
  • the charge pump circuits 5a to 5d are circuits that output currents corresponding to the signals output from the PFDs 4a to 4d, respectively, and these outputs are combined and supplied to the loop filter 6.
  • the loop filter 6 is a filter that receives the outputs of the charge pump circuits 5a to 5d and performs current-voltage conversion and smoothing.
  • the first pulse selector 7a is a selector that receives the output signal of the variable frequency divider 3 and outputs a signal in a time division manner from the output terminals to the PFDs 4a to 4d.
  • the second pulse selector 7b is a selector that receives the reference signal from REF1 and outputs a signal in a time division manner from the output terminals to the PFDs 4a to 4d.
  • the pulse selection circuit 8 is a circuit that outputs a selection control signal of a pulse selection process performed by the first pulse selector 7a and the second pulse selector 7b, and outputs to the first pulse selector 7a and the second pulse selector 7b. On the other hand, control is performed so that time-division signals are sequentially output to the PFDs 4a to 4d.
  • the signal output from the VCO 2 that is also the output (OUT) of the present PLL circuit is frequency-divided by the variable frequency divider 3, and is supplied to the four PFDs 4a to 4d through the first pulse selector 7a.
  • the output of REF1 is supplied to the four PFDs 4a to 4d through the second pulse selector 7b, and the output of each PFD 4a to 4d is supplied to the charge pump circuits 5a to 5d, respectively.
  • the output currents of the charge pump circuits 5a to CP5d are combined and supplied to the loop filter 6.
  • the loop filter 6 performs current-voltage conversion and smoothing (integration), and applies it to the frequency control terminal of the VCO 2.
  • the first pulse selector 7a and the second pulse selector 7b select the input signal from the four output terminals in accordance with an instruction from the pulse selection circuit 8 that operates using the signal from REF1 as a clock. Output from one terminal.
  • FIG. 2A The waveform of each part at the time of phase synchronization of this circuit is shown in FIG. 2A
  • the output waveform of REF1 is shown in FIG. 2A
  • the output waveform of the variable frequency divider 3 is shown in FIG. 2B.
  • an input signal to the PFD 4a is a signal obtained by thinning out signals (pulse trains) input to the first pulse selector 7a and the second pulse selector 7b at a rate of once every four times (see FIG. 2C).
  • the input signal to the PFD 4b is a signal thinned out at a rate of once every four times (see FIG. 2D).
  • the first pulse selector 7a and the second pulse selector 7b sequentially switch the signal output terminals from the four terminals, a signal is input to any one of the four PFDs 4a to 4d at a certain moment. (See FIGS. 2C to 2F). Further, the first pulse selector 7a and the second pulse selector 7b output signals to the same PFDs 4a to 4d at the same timing (see broken line frames 201 to 204 in FIGS. 2C to 2F). In this example, the PFDs 4a to 4d perform comparison at the rising edges of the two input signals, and output the results to the charge pump circuits 5a to 5d. The charge pump circuits 5a to 5d correspond to the phase comparison results. Output current. As shown in FIG.
  • the input current is a pulse train that is output every period of REF1 as in the case of the parallel configuration (see broken line arrows 205 to 208 in FIGS. 2C to 2G).
  • FIG. 3 shows an image of output noise by this circuit.
  • the vertical axis indicates the phase noise (Phase Noise)
  • the horizontal axis indicates the detuning frequency (Offset Frequency)
  • the characteristic 301 indicated by a solid line is the configuration with parallelism of the present embodiment, and the characteristic 302 indicated by the broken line is not parallel. It is the composition. As is apparent from FIG.
  • the PLL of this configuration in which these circuits are arranged in parallel in the 1 / f noise region.
  • Phase noise can be reduced by 6 dB compared to before parallelization.
  • four circuits are parallelized. However, since the operation time of each circuit is 1 ⁇ 4 that before parallelization, the total power consumption as the PLL circuit is the first pulse selector 7a.
  • the second pulse selector 7b and the pulse selection circuit 8 are characterized by substantially no change except for the electric power required.
  • a configuration in which four PFDs 4a to 4d and four charge pump circuits 5a to 5d are arranged in parallel is shown.
  • the same effect can be obtained by parallelizing an arbitrary number of two or more circuits (however, the amount of noise reduction is Depending on the number of parallelism).
  • 1 / f noise flicker noise
  • a voltage controlled oscillator that outputs a signal having a frequency corresponding to a given voltage
  • a variable frequency divider that divides the output signal of the voltage controlled oscillator
  • a first pulse selector that outputs the output signal of the variable frequency divider from a plurality of output terminals in a time division manner
  • a second pulse selector that outputs a reference signal from a reference signal source in a time division manner from the plurality of output terminals
  • a plurality of phase frequency comparisons that respectively input time-division signals output from the first pulse selector and the second pulse selector and compare the output signal of the first pulse selector and the output signal of the second pulse selector.
  • a plurality of charge pump circuits that output currents corresponding to the comparison result signals of the plurality of phase frequency comparators, and output currents from the plurality of charge pump circuits, Since a loop filter for outputting a voltage applied to pressure transducer and smoothed signal to the voltage controlled oscillator, while suppressing an increase in power consumption it can be possible to reduce the phase noise.
  • FIG. 4 shows the configuration of the PLL circuit according to the second embodiment.
  • the PLL circuit according to the second embodiment includes a reference signal source (REF) 1, a voltage controlled oscillator (VCO) 2, a variable frequency divider 3, phase frequency comparators (PFD) 4a to 4d, charge pump circuits 5a to 5d, a loop.
  • a filter 6 and a power supply control circuit 9 are provided.
  • the configuration in which the PFDs 4a to 4d and the charge pump circuits 5a to 5d are arranged in parallel is the same as in the first embodiment, but the signals to be supplied to the PFDs 4a to 4d are the first pulse selector 7a and the second pulse selector 7b. Unlike the first embodiment, which is selected by the pulse selection circuit 8, the signal is configured to be input to all the PFDs 4a to 4d.
  • the power sources of the four PFDs 4a to 4d and the charge pump circuits 5a to 5d are controlled by the power source control circuit 9 that operates using REF1 as a clock. That is, the power supply control circuit 9 is a circuit configured to turn on the power supplies in the PFDs 4a to 4d and the charge pump circuits 5a to 5d in a time-sharing manner based on the reference signal from the REF1.
  • FIG. 5 is a waveform diagram showing the operation of each part of the PLL circuit according to the second embodiment.
  • FIG. 5A shows an output waveform of REF1
  • FIG. 5B shows an output waveform of the variable frequency divider 3.
  • a power control signal to the PFD 4a is output from the power control circuit 9, and the power of the PFD 4a is turned on only during the “High” period, and the power of the PFD 4a is turned off during the “Low” period (see FIG. 5D). Although omitted in FIG.
  • the power supply control to the charge pump circuit 5a is similarly performed.
  • the control signals of the PFDs 4a to 4d and the charge pump circuits 5a to 5d output from the power supply control circuit 9 are “High” for only 1 ⁇ 4 time of the whole, and the four signals are sequentially “High” (FIG. 5D, F, H, J).
  • the output current from the charge pump circuits 5a to 5d corresponding to the PFDs 4a to 4d has the control signal “High”. ", That is, it is output only once every four times. Therefore, as shown in FIG.
  • the currents from the respective charge pump circuits 5a to 5d are sequentially output as the input current of the loop filter 6, and the same operation and phase noise reduction effect as the PLL circuit according to the first embodiment can be obtained.
  • one power control circuit 9 is used instead of the two first pulse selectors 7 a and the second pulse selector 7 b and one pulse selection circuit 8 required in the first embodiment. Since a desired operation can be realized, lower power consumption characteristics can be obtained.
  • a voltage controlled oscillator that outputs a signal having a frequency corresponding to a given voltage
  • a variable frequency divider that divides the output signal of the voltage controlled oscillator
  • the output signal from the variable frequency divider and the reference signal from the reference signal source are input respectively, and multiple phase frequency comparators that compare these signals respectively, and depending on the comparison result signal of multiple phase frequency comparators
  • a plurality of charge pump circuits that output the respective currents
  • a power supply control circuit that performs control to turn on the power supplies of the plurality of phase frequency comparators and the plurality of charge pump circuits in a time-sharing manner, and an output current from the plurality of charge pump circuits
  • a loop filter that outputs a current-voltage converted and smoothed signal to a voltage-controlled oscillator as a voltage to be applied to the effect of the first embodiment. Ete, it is possible to obtain a low power consumption.
  • FIG. 6 shows the configuration of the PLL circuit according to the third embodiment.
  • the PLL circuit according to the third embodiment includes a reference signal source (REF) 1, a voltage controlled oscillator (VCO) 2, a variable frequency divider 3, a phase frequency comparator (PFD) 4, charge pump circuits 5a to 5d, and a loop filter 6.
  • a phase frequency comparator (hereinafter referred to as PFD) 4 receives the output signal of the variable frequency divider 3 and the output signal of REF1, compares these signals, and outputs a signal (UP signal and DN signal) indicating the comparison result.
  • PFD phase frequency comparator
  • the pulse selector 7c is a circuit that receives the signal output from the PFD 4 and outputs the signal to each of the charge pump circuits 5a to 5d in a time-sharing manner based on the selection control signal provided from the pulse selection circuit 8. That is, the PLL circuit of the third embodiment is obtained by parallelizing only the charge pump circuits 5a to 5d without parallelizing the PFD with respect to the configuration of the first embodiment.
  • the operation of the PLL circuit according to the third embodiment will be described. Also in the third embodiment, the basic operation as a PLL circuit is the same as that of the first embodiment, and therefore an operation different from the operation of the first embodiment will be described. Since the pulse selector 7c switches the signal output terminal in order from the four terminals in a time-sharing manner, at any given moment, the signal is input to any one of the four charge pump circuits 5a to 5d. Become. As a result, the current pulses input to the charge pump circuits 5a to 5d are the same as before the parallelization, but the output source loop filter 6 is different for each pulse.
  • the phase noise in the 1 / f noise region to be reduced is only the component due to the charge pump circuits 5a to 5d, but the effect of sufficiently reducing the noise can be obtained. Further, since the number of phase frequency comparators and pulse selectors may be smaller than in the first embodiment, the size and power consumption of the entire circuit can be suppressed.
  • a single phase frequency comparator is used, and instead of the first pulse selector and the second pulse selector.
  • the pulse selector uses the output from the phase frequency comparator as an input and gives the output of the phase frequency comparator to each of the plurality of charge pump circuits in a time-sharing manner. It is possible to reduce the phase noise while suppressing it. Further, the size and power consumption of the entire circuit can be suppressed as compared with the configuration of the first embodiment.
  • FIG. 7 shows the configuration of the PLL circuit according to the fourth embodiment.
  • the PLL circuit according to the fourth embodiment includes a reference signal source (REF) 1, a voltage controlled oscillator (VCO) 2, a variable frequency divider 3, a phase frequency comparator (PFD) 4, charge pump circuits 5a to 5d, and a loop filter 6.
  • the power supply control circuit 9 is provided.
  • PFD 4 of the third embodiment shown in FIG. 6 PFD 4 receives the output signal of variable frequency divider 3 and the output signal of REF 1 and compares these signals, and a signal indicating the comparison result.
  • the power supply control circuit 9 is configured to turn on the power supplies in the charge pump circuits 5a to 5d in a time-sharing manner based on the reference signal from the REF1, similarly to the power supply control circuit 9 of the second embodiment shown in FIG. Circuit.
  • the fourth embodiment since there is only one PFD 4, only power control of the charge pump circuits 5a to 5d is performed.
  • Other configurations are the same as those of the second embodiment shown in FIG.
  • the output from the variable frequency divider 3 and the signal from REF1 are input to the PFD 4.
  • An output signal (two of the UP signal and DN signal) from the PFD 4 is branched into four and supplied to the four charge pump circuits 5a to 5d that are parallelized.
  • the outputs of these charge pump circuits 5a to 5d are combined and supplied to the loop filter 6.
  • the operation principle of the power supply control circuit 9 is the same as that of the second embodiment, and the power supply of the four charge pump circuits 5a to 5d is sequentially turned on / off by operating with the reference signal of REF1 as a clock.
  • the phase noise in the 1 / f noise region to be reduced is only the component due to the charge pump circuits 5a to 5d, but the effect of sufficiently reducing the noise can be obtained.
  • the number of PFDs and pulse selector circuits may be smaller than in the second embodiment, the size and power consumption of the entire circuit can be suppressed.
  • a single phase frequency comparator is used instead of a plurality of phase frequency comparators, and the power supply control circuit time-divides the power supplies of the plurality of charge pump circuits. Since the ON control is performed at, phase noise can be reduced while suppressing an increase in power consumption. Further, the size and power consumption of the entire circuit can be suppressed as compared with the configuration of the first embodiment.
  • FIG. 8 is a configuration diagram illustrating a PLL circuit according to the fifth embodiment.
  • the PLL circuit of the fifth embodiment includes a reference signal source (REF) 1, a voltage controlled oscillator (VCO) 2, a variable frequency divider 3, phase frequency comparators (PFD) 4a to 4h, charge pump circuits 5a to 5h, a loop.
  • a filter 6, a first pulse selector 7a, a second pulse selector 7b, and a pulse selection circuit 8 are provided.
  • the PFDs 4a to 4d and the charge pump circuits 5a to 5d are the same as the PFDs 4a to 4d and the charge pump circuits 5a to 5d of the first embodiment shown in FIG.
  • the PFDs 4e to 4h and the charge pump circuits 5e to 5h are circuits having the same inputs as the PFDs 4a to 4d, respectively. That is, PFDs 4e to 4h and charge pump circuits 5e to 5h are connected in parallel to PFDs 4a to 4d and charge pump circuits 5a to 5d.
  • Other configurations are the same as those of the first embodiment shown in FIG.
  • the operation of the PLL circuit of the fifth embodiment is the same as that of the first embodiment except that the PFDs 4e to 4h and the charge pump circuits 5e to 5h operate in parallel with the PFDs 4a to 4d and the charge pump circuits 5a to 5d. is there.
  • phase noise reduction effect (6 dB) of the 1 / f noise region described in the first embodiment and the loop in-band region obtained by parallelizing the entire circuit in two Both phase noise reduction effects (3 dB) are obtained.
  • FIG. 9 shows an image of output noise by this circuit.
  • the vertical axis represents phase noise (Phase Noise)
  • the horizontal axis represents detuning frequency (Offset Frequency)
  • the characteristic 901 indicated by a solid line is a parallel configuration of the present embodiment
  • the characteristic 902 indicated by a broken line is not parallel It is the composition.
  • the unit circuits are arranged in two parallels, but three or more units may be arranged in parallel.
  • a configuration in which a plurality of PFDs and a plurality of charge pump circuits are arranged in parallel to the configuration of the first embodiment is shown.
  • the configurations of the second to fourth embodiments are similarly plural.
  • a single PFD or a plurality of charge pump circuits may be parallelized.
  • a plurality of phase frequency comparators and a plurality of charge pump circuits are used as one unit circuit. Since a plurality of unit circuits are connected in parallel, the phase noise can be further reduced in addition to the effects of the first or second embodiment.
  • the PLL circuit of the fifth embodiment in the PLL circuit of the third or fourth embodiment, a plurality of unit circuits are connected in parallel by using the phase frequency comparator and the plurality of charge pump circuits as one unit circuit. Therefore, in addition to the effects of the third or fourth embodiment, the phase noise can be further reduced.
  • the PLL circuit according to the present invention relates to a configuration that realizes a reduction in power consumption and a reduction in phase noise when charge pump circuits are arranged in parallel. For example, for a circuit using a CMOS transistor, This is especially effective when applied.
  • 1 reference signal source REF
  • 2 voltage controlled oscillator VCO
  • 3 variable frequency divider 4a to 4h phase frequency comparator (PFD)
  • 5a to 5h charge pump circuit 6 loop filter, 7a first Pulse selector, 7b Second pulse selector, 7c Pulse selector, 8 Pulse selection circuit, 9 Power supply control circuit.
  • REF reference signal source
  • VCO voltage controlled oscillator
  • PFD phase frequency comparator
  • 5a to 5h charge pump circuit 6 loop filter
  • 7a first Pulse selector 7b Second pulse selector
  • 7c Pulse selector 8 Pulse selection circuit
  • 9 Power supply control circuit 9 Power supply control circuit.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

第１のパルスセレクタ（７ａ）は、可変分周器（３）の出力信号を位相周波数比較器（４ａ～４ｄ）に対して時分割で出力する。第２のパルスセレクタ（７ｂ）は、基準信号源（１）からの基準信号を位相周波数比較器（４ａ～４ｄ）に対して時分割で出力する。位相周波数比較器（４ａ～４ｄ）のそれぞれの出力は、複数設けられたチャージポンプ回路（５ａ～５ｄ）にそれぞれ与えられる。

Description

ＰＬＬ回路
　本発明は、チャージポンプ回路を並列化したＰＬＬ回路に関する。
　ＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路は、電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌ　Ｏｓｃｉｌｌａｔｏｒ）の出力を分周した信号の位相と基準信号の位相とを比較し、その結果を電圧制御発振器（以下、ＶＣＯという）の周波数制御電圧にフィードバックすることで、ＶＣＯの発振周波数を安定させる回路であり、その出力は通信装置やレーダ装置の局部発振波として使用される。ＰＬＬ出力の位相雑音特性は、通信やレーダの性能に大きく影響するため、可能な限り低雑音な特性が望ましい。
　位相雑音を決定する要因は離調周波数によって変わり、離調周波数が大きな周波数領域（およそループ帯域より大きな周波数）ではＶＣＯの雑音が支配的となり、離調周波数が小さな周波数領域（およそループ帯域より小さな周波数）では位相周波数比較器（ＰＦＤ；Ｐｈａｓｅ　Ｆｒｅｑｕｅｎｃｙ　Ｄｅｔｅｃｔｏｒ）やチャージポンプ回路、基準信号源などの雑音が支配的となる。
　離調周波数が小さな周波数領域（ループ帯域内）での位相雑音を低減する方法として、例えば特許文献１で開示されているような位相周波数比較器やチャージポンプを並列化する方法があった。この技術は、例えば、ｍ個の回路を並列接続することにより、位相雑音を１０ｌｏｇｍ（ｄＢ）低減させることが可能となる。
特開２００１－１７７３９８号公報
　上記の通り、従来のＰＬＬ回路では、位相周波数比較器やチャージポンプを並列化することでループ帯域内の雑音を低減できる。しかしながら、回路を並列化したことで消費電力が増大することが課題であった。
　この発明は上記のような課題を解決するためになされたもので、消費電力の増大を抑えつつ位相雑音の低減を可能とするＰＬＬ回路を提供することを目的とする。
　この発明に係るＰＬＬ回路は、与えられる電圧に対応した周波数の信号を出力する電圧制御発振器と、電圧制御発振器の出力信号を分周する可変分周器と、可変分周器の出力信号を複数の出力端子から時分割で出力する第１のパルスセレクタと、基準信号源からの基準信号を複数の出力端子から時分割で出力する第２のパルスセレクタと、第１のパルスセレクタと第２のパルスセレクタから出力される時分割の信号をそれぞれ入力し、第１のパルスセレクタの出力信号と第２のパルスセレクタの出力信号の比較を行う複数の位相周波数比較器と、複数の位相周波数比較器の比較結果の信号に応じた電流をそれぞれ出力する複数のチャージポンプ回路と、複数のチャージポンプ回路から出力電流を合成して、電流電圧変換及び平滑化した信号を与えられる電圧として電圧制御発振器に出力するループフィルタとを備えたものである。
この発明のＰＬＬ回路は、位相周波数比較器とチャージポンプ回路を並列化し、複数の位相周波数比較器に対して、可変分周器の信号と基準信号とを時分割で与えるようにしたものである。これにより、消費電力の増大を抑えつつ位相雑音の低減を可能とすることができる。
この発明の実施の形態１によるＰＬＬ回路を示す構成図である。 図２Ａ～図２Ｇは、この発明の実施の形態１によるＰＬＬ回路の動作を示す各部の波形図である。 この発明の実施の形態１によるＰＬＬ回路の出力位相雑音を従来と比較して示す説明図である。 この発明の実施の形態２によるＰＬＬ回路を示す構成図である。 図５Ａ～図５Ｋは、この発明の実施の形態２によるＰＬＬ回路の動作を示す各部の波形図である。 この発明の実施の形態３によるＰＬＬ回路を示す構成図である。 この発明の実施の形態４によるＰＬＬ回路を示す構成図である。 この発明の実施の形態５によるＰＬＬ回路を示す構成図である。 この発明の実施の形態５によるＰＬＬ回路の出力位相雑音を従来と比較して示す説明図である。
　以下、この発明をより詳細に説明するために、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は、本実施の形態によるＰＬＬ回路を示す構成図である。
　図１に示すＰＬＬ回路は、基準信号源（ＲＥＦ）１、電圧制御発振器（ＶＣＯ）２、可変分周器３、位相周波数比較器（ＰＦＤ）４ａ～４ｄ、チャージポンプ回路５ａ～５ｄ、ループフィルタ６、第１のパルスセレクタ７ａ、第２のパルスセレクタ７ｂ、パルス選択回路８を備える。基準信号源（以下、ＲＥＦという）１は、ＰＬＬ回路の基準信号となる周波数の信号を発生する信号源である。電圧制御発振器（以下、ＶＣＯという）２は、周波数制御端子に与えられる電圧に対応した周波数の信号を出力する発振器であり、その出力をＰＬＬ回路の出力信号とすると共に、可変分周器３に与えられるよう構成されている。可変分周器３は、ＶＣＯ２の出力を入力として外部から制御される分周比で分周を行う分周器である。ＰＦＤ４ａ～４ｄは、それぞれ第１のパルスセレクタ７ａと第２のパルスセレクタ７ｂから時分割で出力される信号を入力として、第１のパルスセレクタ７ａの出力信号と第２のパルスセレクタ７ｂの出力信号の位相比較を行い、その比較結果の信号をチャージポンプ回路５ａ～５ｄへの出力する回路である。チャージポンプ回路５ａ～５ｄは、それぞれＰＦＤ４ａ～４ｄから出力された信号に対応した電流を出力する回路であり、これら出力は合成されてループフィルタ６に与えられるようになっている。ループフィルタ６は、チャージポンプ回路５ａ～５ｄの出力を入力して、電流－電圧変換と平滑化を行うフィルタである。第１のパルスセレクタ７ａは、可変分周器３の出力信号を入力して各ＰＦＤ４ａ～４ｄへの出力端子からそれぞれ時分割で信号を出力するセレクタである。第２のパルスセレクタ７ｂは、ＲＥＦ１からの基準信号を入力して各ＰＦＤ４ａ～４ｄへの出力端子からそれぞれ時分割で信号を出力するセレクタである。パルス選択回路８は、第１のパルスセレクタ７ａと第２のパルスセレクタ７ｂが行うパルス選択処理の選択制御信号を出力する回路であり、これら第１のパルスセレクタ７ａ及び第２のパルスセレクタ７ｂに対して、各ＰＦＤ４ａ～４ｄへの時分割信号を順番に出力するよう制御を行う。
　次に、このように構成されたＰＬＬ回路の動作について説明する。
　本ＰＬＬ回路の出力（ＯＵＴ）でもあるＶＣＯ２から出力された信号は、可変分周器３で分周され、第１のパルスセレクタ７ａを通って四つのＰＦＤ４ａ～４ｄに与えられる。一方、ＲＥＦ１の出力は第２のパルスセレクタ７ｂを通って四つのＰＦＤ４ａ～４ｄに与えられ、各ＰＦＤ４ａ～４ｄの出力は、それぞれチャージポンプ回路５ａ～５ｄに与えられる。各チャージポンプ回路５ａ～ＣＰ５ｄの出力電流は合成されてループフィルタ６に与えられる。ループフィルタ６では、電流－電圧変換と平滑化（積分）を行い、ＶＣＯ２の周波数制御端子に印加する。ここで、第１のパルスセレクタ７ａと第２のパルスセレクタ７ｂは、ＲＥＦ１からの信号をクロックとして動作するパルス選択回路８からの指示に従い、入力された信号を四つの出力端子の中から選択した一つの端子より出力する。
　次に、実施の形態１のＰＬＬ回路の動作について各部の波形図を用いて説明する。本回路の位相同期時の各部の波形を図２に示す。図中、図２ＡにＲＥＦ１の出力波形を、図２Ｂに可変分周器３の出力波形を示す。
　先ず、ＰＦＤ４ａへの入力信号は、第１のパルスセレクタ７ａ及び第２のパルスセレクタ７ｂに入力される信号（パルス列）を４回に１回の割合で間引いた信号となる（図２Ｃ参照）。同様に、ＰＦＤ４ｂへの入力信号も４回に１回の割合で間引いた信号である（図２Ｄ参照）。これら第１のパルスセレクタ７ａ及び第２のパルスセレクタ７ｂは、信号を出力する端子を四つの端子から順に切り替えるため、ある瞬間には四つの中のいずれか一つのＰＦＤ４ａ～４ｄに信号が入力されていることになる（図２Ｃ～図２Ｆ参照）。また、第１のパルスセレクタ７ａ及び第２のパルスセレクタ７ｂは、同じタイミングに同じＰＦＤ４ａ～４ｄへ信号を出力する（図２Ｃ～図２Ｆの破線枠２０１～２０４参照）。この例では、ＰＦＤ４ａ～４ｄは、入力される二つの信号の立ち上がりエッジで比較を行い、その結果をチャージポンプ回路５ａ～５ｄに出力し、チャージポンプ回路５ａ～５ｄはその位相比較結果に応じた電流を出力する。図２に示す通り、各チャージポンプ回路５ａ～５ｄは４回に１回しか比較結果の電流を出力しないが、四つのチャージポンプ回路５ａ～５ｄの出力を合成した電流（＝ループフィルタ６への入力電流）は、並列化しない構成と同じくＲＥＦ１の周期毎に出力されるパルス列となる（図２Ｃ～図２Ｇの破線矢印２０５～２０８参照）。
　ここで、ＰＬＬ出力の位相雑音に直結するチャージポンプ回路の出力電流の雑音について、回路を並列化した場合の効果を考える。熱雑音領域の雑音については、時間軸上の相関がないため、並列化しないで同じ回路から常に電流パルスが出力される場合と、異なる回路を並列化して各回路から順番に出力される電流パルスを合成した場合とで、出力電流に含まれる雑音は同じである。これに対し、１／ｆ雑音のような周波数依存性のある雑音については、サンプリング周波数より十分低い周波数領域であれば、並列化しないで同じ回路から常に電流パルスが出力される場合、時間が近いパルス間で雑音の相関が高い。一方、並列化した異なる回路から出力される電流パルスの雑音の相関は低いため、各回路から順番に出力される電流パルスを合成した場合、電流パルス間の雑音の相関が低くなり並列化前に比べて雑音を低減することができる。従って、チャージポンプ回路の出力電流の雑音を低減すればＰＬＬ出力の位相雑音を低減できることになる。図３に本回路による出力雑音のイメージを示す。縦軸が位相雑音（Ｐｈａｓｅ　Ｎｏｉｓｅ）を、横軸が離調周波数（Ｏｆｆｓｅｔ　Ｆｒｅｑｕｅｎｃｙ）を示し、実線で示す特性３０１が本実施の形態の並列ありの構成であり、破線で示す特性３０２が並列無しの構成である。
　図３から明らかなように、位相比較周波数やチャージポンプの１／ｆ雑音が支配的となる低離調周波数領域において、それらの回路を４並列した本構成のＰＬＬでは、１／ｆ雑音領域の位相雑音を並列化前に比べて６ｄＢ低減することができる。一方、位相比較周波数やチャージポンプの熱雑音が支配的となる雑音がフラットな領域では、並列化による雑音値の変化は無い。実施の形態１では、四つの回路を並列化したが、各回路が動作する時間は並列化前に比べて１／４であるので、ＰＬＬ回路としての全消費電力は、第１のパルスセレクタ７ａ、第２のパルスセレクタ７ｂ及びパルス選択回路８で必要となる電力を除いてほぼ変わらないことが特徴である。
　なお，本実施の形態ではＰＦＤ４ａ～４ｄとチャージポンプ回路５ａ～５ｄを４並列する構成を示したが、２以上の任意の数の回路を並列化することで同様の効果（ただし雑音低減量は並列数に応じて異なる）が得られる。
　以上のように、本実施の形態のＰＬＬ回路では、１／ｆ雑音（フリッカ雑音）領域と呼ばれるより低離調領域の雑音を抑圧する。特にＣＭＯＳトランジスタを用いた回路では、バイポーラトランジスタによる回路に比べて１／ｆ雑音が大きくなる傾向があり、このような回路に対して本実施の形態は特に有効である。
　以上説明したように、実施の形態１のＰＬＬ回路によれば、与えられる電圧に対応した周波数の信号を出力する電圧制御発振器と、電圧制御発振器の出力信号を分周する可変分周器と、可変分周器の出力信号を複数の出力端子から時分割で出力する第１のパルスセレクタと、基準信号源からの基準信号を複数の出力端子から時分割で出力する第２のパルスセレクタと、第１のパルスセレクタと第２のパルスセレクタから出力される時分割の信号をそれぞれ入力し、第１のパルスセレクタの出力信号と第２のパルスセレクタの出力信号の比較を行う複数の位相周波数比較器と、複数の位相周波数比較器の比較結果の信号に応じた電流をそれぞれ出力する複数のチャージポンプ回路と、複数のチャージポンプ回路から出力電流を合成して、電流電圧変換及び平滑化した信号を与えられる電圧として電圧制御発振器に出力するループフィルタとを備えたので、消費電力の増大を抑えつつ位相雑音の低減を可能とすることができる。
実施の形態２．
　実施の形態２は、並列化したＰＦＤ４ａ～４ｄとチャージポンプ回路５ａ～５ｄの制御を電源制御回路で行うようにしたものである。
　図４に実施の形態２のＰＬＬ回路の構成を示す。実施の形態２のＰＬＬ回路は、基準信号源（ＲＥＦ）１、電圧制御発振器（ＶＣＯ）２、可変分周器３、位相周波数比較器（ＰＦＤ）４ａ～４ｄ、チャージポンプ回路５ａ～５ｄ、ループフィルタ６、電源制御回路９を備える。ここで、ＰＦＤ４ａ～４ｄとチャージポンプ回路５ａ～５ｄを４並列としている構成は実施の形態１と同様であるが、ＰＦＤ４ａ～４ｄに与える信号を第１のパルスセレクタ７ａと第２のパルスセレクタ７ｂ及びパルス選択回路８で選択していた実施の形態１とは異なり、信号はすべてのＰＦＤ４ａ～４ｄに入力されるよう構成されている。ただし、ＲＥＦ１をクロックとして動作する電源制御回路９により四つのＰＦＤ４ａ～４ｄとチャージポンプ回路５ａ～５ｄの電源が制御される。すなわち、電源制御回路９は、ＲＥＦ１からの基準信号に基づいて、ＰＦＤ４ａ～４ｄとチャージポンプ回路５ａ～５ｄにおける電源を時分割でオンするよう構成された回路である。
　次に、実施の形態２のＰＬＬ回路の動作について説明する。
　ＰＬＬ回路としての基本的な動作は実施の形態１と同様であるため、実施の形態１の動作とは異なる動作について説明する。
　図５は、実施の形態２のＰＬＬ回路の各部の動作を示す波形図である。図中、図５ＡにＲＥＦ１の出力波形を、図５Ｂに可変分周器３の出力波形を示す。
　ＰＦＤ４ａへの電源制御信号は、電源制御回路９から出力され，“Ｈｉｇｈ”の期間だけＰＦＤ４ａの電源をオンとし、“Ｌｏｗ”の期間はＰＦＤ４ａの電源をオフとする（図５Ｄ参照）。また、図５では省略しているが、チャージポンプ回路５ａへの電源制御も同様に行われる。電源制御回路９から出力されるＰＦＤ４ａ～４ｄとチャージポンプ回路５ａ～５ｄとの制御信号は、それぞれ全体の１／４の時間だけ“Ｈｉｇｈ”となり、四つの信号は順次“Ｈｉｇｈ”となる（図５Ｄ、Ｆ、Ｈ、Ｊ参照）。これにより、それぞれのＰＦＤ４ａ～４ｄには常時信号が入力されていても（図５Ｃ、Ｅ、Ｇ、Ｉ参照）、それに対応するチャージポンプ回路５ａ～５ｄからの出力電流は、制御信号が“Ｈｉｇｈ”となっている区間、つまり４回に１回しか出力されないことになる。よって図５Ｋに示す通りループフィルタ６の入力電流は、それぞれのチャージポンプ回路５ａ～５ｄからの電流が順番に出力され、実施の形態１によるＰＬＬ回路と同じ動作と位相雑音低減の効果が得られる。また、実施の形態２では、実施の形態１で必要であった二つの第１のパルスセレクタ７ａ及び第２のパルスセレクタ７ｂと一つのパルス選択回路８の代わりに、一つの電源制御回路９で所望の動作が実現できるため、より低消費電力特性を得ることができる。
　以上説明したように、実施の形態２のＰＬＬ回路によれば、与えられる電圧に対応した周波数の信号を出力する電圧制御発振器と、電圧制御発振器の出力信号を分周する可変分周器と、可変分周器からの出力信号と基準信号源からの基準信号とをそれぞれ入力し、これら信号の比較をそれぞれ行う複数の位相周波数比較器と、複数の位相周波数比較器の比較結果の信号に応じた電流をそれぞれ出力する複数のチャージポンプ回路と、複数の位相周波数比較器及び複数のチャージポンプ回路の電源を時分割でオンとする制御を行う電源制御回路と、複数のチャージポンプ回路から出力電流を合成して、電流電圧変換及び平滑化した信号を与えられる電圧として電圧制御発振器に出力するループフィルタとを備えたので、実施の形態１の効果に加えて、より低消費電力特性を得ることができる。
実施の形態３．
　実施の形態３は、実施の形態１の回路においてチャージポンプ回路５ａ～５ｄのみを並列化したものである。
　図６に実施の形態３のＰＬＬ回路の構成を示す。実施の形態３のＰＬＬ回路は、基準信号源（ＲＥＦ）１、電圧制御発振器（ＶＣＯ）２、可変分周器３、位相周波数比較器（ＰＦＤ）４、チャージポンプ回路５ａ～５ｄ、ループフィルタ６、パルスセレクタ７ｃ、パルス選択回路８を備える。位相周波数比較器（以下、ＰＦＤという）４は、可変分周器３の出力信号とＲＥＦ１の出力信号を入力として、これら信号を比較し、その比較結果を示す信号（ＵＰ信号及びＤＮ信号）を出力する回路である。パルスセレクタ７ｃは、ＰＦＤ４から出力される信号を入力とし、パルス選択回路８から与えられる選択制御信号に基づいて、時分割でそれぞれのチャージポンプ回路５ａ～５ｄに出力する回路である。すなわち、実施の形態３のＰＬＬ回路は、実施の形態１の構成に対して、ＰＦＤは並列化せずチャージポンプ回路５ａ～５ｄのみを並列化したものである。
　次に、実施の形態３のＰＬＬ回路の動作について説明する。
　実施の形態３においても、ＰＬＬ回路としての基本的な動作は実施の形態１と同様であるため、実施の形態１の動作とは異なる動作について説明する。
　パルスセレクタ７ｃは、信号を出力する端子を四つの端子から順に時分割で切り替えるため、ある瞬間には四つチャージポンプ回路５ａ～５ｄのうちのいずれか一つに信号が入力されていることになる。結果として、チャージポンプ回路５ａ～５ｄに入力される電流パルスは、並列化前と同じであるが、パルス毎に出力元のループフィルタ６は異なることとなる。
　従って、実施の形態３のＰＬＬ回路では、低減される１／ｆ雑音領域の位相雑音は、チャージポンプ回路５ａ～５ｄに起因する成分のみであるが、十分低雑音化の効果が得られる。また、実施の形態１と比較して位相周波数比較器やパルスセレクタの数が少なくて良いため、回路全体のサイズと消費電力を抑えることができる。
　以上説明したように、実施の形態３のＰＬＬ回路によれば、複数の位相周波数比較器に代えて単一の位相周波数比較器とすると共に、第１のパルスセレクタと第２のパルスセレクタに代えてパルスセレクタとし、パルスセレクタは、位相周波数比較器からの出力を入力として、時分割で複数のチャージポンプ回路に対してそれぞれ位相周波数比較器の出力を与えるようにしたので、消費電力の増大を抑えつつ位相雑音の低減を可能とすることができる。また、実施の形態１の構成に対して、回路全体のサイズと消費電力を抑えることができる。
実施の形態４．
　実施の形態４は、実施の形態２の回路においてチャージポンプ回路５ａ～５ｄのみを並列化したものである。
　図７に実施の形態４のＰＬＬ回路の構成を示す。実施の形態４のＰＬＬ回路は、基準信号源（ＲＥＦ）１、電圧制御発振器（ＶＣＯ）２、可変分周器３、位相周波数比較器（ＰＦＤ）４、チャージポンプ回路５ａ～５ｄ、ループフィルタ６、電源制御回路９を備える。ここで、ＰＦＤ４は、図６に示した実施の形態３のＰＦＤ４と同様に、可変分周器３の出力信号とＲＥＦ１の出力信号を入力として、これら信号を比較し、その比較結果を示す信号（ＵＰ信号及びＤＮ信号）を出力する回路である。電源制御回路９は、図４に示した実施の形態２の電源制御回路９と同様に、ＲＥＦ１からの基準信号に基づいて、チャージポンプ回路５ａ～５ｄにおける電源を時分割でオンするよう構成された回路である。ただし、実施の形態４ではＰＦＤ４は一つだけであるため、チャージポンプ回路５ａ～５ｄの電源制御のみを行う。他の構成は図４に示した実施の形態２の構成と同様である。
　次に、実施の形態４のＰＬＬ回路の動作について説明する。
　可変分周器３からの出力と、ＲＥＦ１からの信号は、ＰＦＤ４に入力される。ＰＦＤ４からの出力信号（ＵＰ信号とＤＮ信号の二つ）は４分岐され、並列化された四つのチャージポンプ回路５ａ～５ｄに与えられる。これらのチャージポンプ回路５ａ～５ｄの出力は合成されてループフィルタ６に与えられる。
　電源制御回路９の動作原理は実施の形態２と同様であり、ＲＥＦ１の基準信号をクロックとして動作して、四つのチャージポンプ回路５ａ～５ｄの電源を順にオン／オフ制御する。これにより、ある瞬間には四つの中のいずれか一つのチャージポンプ回路５ａ～５ｄのみの電源がオンとなり、結果として、ループフィルタ６に入力される電流パルスは、並列化前と同じであるが、パルス毎に出力元のチャージポンプ回路５ａ～５ｄは異なることとなる。
　実施の形態４のＰＬＬ回路では、低減される１／ｆ雑音領域の位相雑音は、チャージポンプ回路５ａ～５ｄに起因する成分のみであるが、十分低雑音化の効果が得られる。また、実施の形態２と比較してＰＦＤやパルスセレクタ回路が少なくて良いため、回路全体のサイズと消費電力を抑えることができる。
　以上説明したように、実施の形態４のＰＬＬ回路によれば、複数の位相周波数比較器に代えて単一の位相周波数比較器とし、電源制御回路は、複数のチャージポンプ回路の電源を時分割でオンとする制御を行うようにしたので、消費電力の増大を抑えつつ位相雑音の低減を可能とすることができる。また、実施の形態１の構成に対して、回路全体のサイズと消費電力を抑えることができる。
実施の形態５．
　実施の形態５は、実施の形態１におけるＰＦＤとチャージポンプ回路を一つの単位回路として、この単位回路を２並列としたものである。
　図８は、実施の形態５のＰＬＬ回路を示す構成図である。実施の形態５のＰＬＬ回路は、基準信号源（ＲＥＦ）１、電圧制御発振器（ＶＣＯ）２、可変分周器３、位相周波数比較器（ＰＦＤ）４ａ～４ｈ、チャージポンプ回路５ａ～５ｈ、ループフィルタ６、第１のパルスセレクタ７ａ、第２のパルスセレクタ７ｂ、パルス選択回路８を備える。ここで、ＰＦＤ４ａ～４ｄ及びチャージポンプ回路５ａ～５ｄは、図１に示した実施の形態１のＰＦＤ４ａ～４ｄ及びチャージポンプ回路５ａ～５ｄと同様である。ＰＦＤ４ｅ～４ｈ及びチャージポンプ回路５ｅ～５ｈは、それぞれＰＦＤ４ａ～４ｄと同じ入力となる回路である。すなわち、ＰＦＤ４ａ～４ｄとチャージポンプ回路５ａ～５ｄに対して、ＰＦＤ４ｅ～４ｈとチャージポンプ回路５ｅ～５ｈとが並列接続されている。他の構成は図１に示した実施の形態１と同様である。
　実施の形態５のＰＬＬ回路の動作としては、ＰＦＤ４ａ～４ｄとチャージポンプ回路５ａ～５ｄに対して、ＰＦＤ４ｅ～４ｈとチャージポンプ回路５ｅ～５ｈとが並列動作する以外は実施の形態１と同様である。
　このように構成された実施の形態５のＰＬＬ回路により、実施の形態１で説明した１／ｆ雑音領域の位相雑音低減効果（６ｄＢ）と、回路全体を２並列化したことによるループ帯域内領域の位相雑音低減効果（３ｄＢ）の両方が得られる。図９に、本回路による出力雑音のイメージを示す。縦軸が位相雑音（Ｐｈａｓｅ　Ｎｏｉｓｅ）を、横軸が離調周波数（Ｏｆｆｓｅｔ　Ｆｒｅｑｕｅｎｃｙ）を示し、実線で示す特性９０１が本実施の形態の並列ありの構成であり、破線で示す特性９０２が並列無しの構成である。
　なお、上記例では、単位回路を２並列とした場合を示したが、３並列以上としても良い。また、上記例では、実施の形態１の構成に対して複数のＰＦＤと複数のチャージポンプ回路を並列化した構成を示したが、実施の形態２～実施の形態４の構成についても同様に複数のＰＦＤまたは単一のＰＦＤと複数のチャージポンプ回路を並列化するようにしても良い。
　以上説明したように、実施の形態５のＰＬＬ回路によれば、実施の形態１または実施の形態２のＰＬＬ回路において、複数の位相周波数比較器と複数のチャージポンプ回路を一つの単位回路として、単位回路を複数並列接続したので、実施の形態１または実施の形態２の効果に加えて、より位相雑音の低減を図ることができる。
　また、実施の形態５のＰＬＬ回路によれば、実施の形態３または実施の形態４のＰＬＬ回路において、位相周波数比較器と複数のチャージポンプ回路を一つの単位回路として、単位回路を複数並列接続したので、実施の形態３または実施の形態４の効果に加えて、より位相雑音の低減を図ることができる。
　なお、本願発明はその発明の範囲内において、各実施の形態の自由な組み合わせ、あるいは各実施の形態の任意の構成要素の変形、もしくは各実施の形態において任意の構成要素の省略が可能である。
　以上のように、この発明に係るＰＬＬ回路は、チャージポンプ回路を並列化した場合の消費電力の低減と位相雑音の低減を実現する構成に関するものであり、例えば、ＣＭＯＳトランジスタを用いた回路に対して適用した場合に特に有効である。
　１　基準信号源（ＲＥＦ）、２　電圧制御発振器（ＶＣＯ）、３　可変分周器、４，４ａ～４ｈ　位相周波数比較器（ＰＦＤ）、５ａ～５ｈ　チャージポンプ回路、６　ループフィルタ、７ａ　第１のパルスセレクタ、７ｂ　第２のパルスセレクタ、７ｃ　パルスセレクタ、８　パルス選択回路、９　電源制御回路。

Claims (6)

  1. 　与えられる電圧に対応した周波数の信号を出力する電圧制御発振器と、
    　前記電圧制御発振器の出力信号を分周する可変分周器と、
    　前記可変分周器の出力信号を複数の出力端子から時分割で出力する第１のパルスセレクタと、
    　基準信号源からの基準信号を複数の出力端子から時分割で出力する第２のパルスセレクタと、
    　前記第１のパルスセレクタと前記第２のパルスセレクタから出力される時分割の信号をそれぞれ入力し、前記第１のパルスセレクタの出力信号と前記第２のパルスセレクタの出力信号の比較を行う複数の位相周波数比較器と、
    　前記複数の位相周波数比較器の比較結果の信号に応じた電流をそれぞれ出力する複数のチャージポンプ回路と、
    　前記複数のチャージポンプ回路から出力電流を合成して、電流電圧変換及び平滑化した信号を前記与えられる電圧として前記電圧制御発振器に出力するループフィルタとを備えたＰＬＬ回路。
  2. 　与えられる電圧に対応した周波数の信号を出力する電圧制御発振器と、
    　前記電圧制御発振器の出力信号を分周する可変分周器と、
    　前記可変分周器からの出力信号と基準信号源からの基準信号とをそれぞれ入力し、これら信号の比較をそれぞれ行う複数の位相周波数比較器と、
    　前記複数の位相周波数比較器の比較結果の信号に応じた電流をそれぞれ出力する複数のチャージポンプ回路と、
    　前記複数の位相周波数比較器及び前記複数のチャージポンプ回路の電源を時分割でオンとする制御を行う電源制御回路と、
    　前記複数のチャージポンプ回路から出力電流を合成して、電流電圧変換及び平滑化した信号を前記与えられる電圧として前記電圧制御発振器に出力するループフィルタとを備えたＰＬＬ回路。
  3. 　前記複数の位相周波数比較器に代えて単一の位相周波数比較器とすると共に、前記第１のパルスセレクタと前記第２のパルスセレクタに代えてパルスセレクタとし、
    　前記パルスセレクタは、前記位相周波数比較器からの出力を入力として、時分割で前記複数のチャージポンプ回路に対してそれぞれ前記位相周波数比較器の出力を与えることを特徴とする請求項１記載のＰＬＬ回路。
  4. 　前記複数の位相周波数比較器に代えて単一の位相周波数比較器とし、前記電源制御回路は、前記複数のチャージポンプ回路の電源を時分割でオンとする制御を行うことを特徴とする請求項２記載のＰＬＬ回路。
  5. 　前記複数の位相周波数比較器と前記複数のチャージポンプ回路を一つの単位回路として、当該単位回路を複数並列接続したことを特徴とする請求項１または請求項２記載のＰＬＬ回路。
  6. 　前記位相周波数比較器と前記複数のチャージポンプ回路を一つの単位回路として、当該単位回路を複数並列接続したことを特徴とする請求項３または請求項４記載のＰＬＬ回路。
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