TWI481199B - 延遲鎖相迴路電路及延遲鎖相方法 - Google Patents

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TWI481199B TW101104014A TW101104014A TWI481199B TW I481199 B TWI481199 B TW I481199B TW 101104014 A TW101104014 A TW 101104014A TW 101104014 A TW101104014 A TW 101104014A TW I481199 B TWI481199 B TW I481199B
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Description

延遲鎖相迴路電路及延遲鎖相方法
本發明係指一種延遲鎖相迴路電路及延遲鎖相方法，尤指一種反饋一反相訊號的延遲鎖相迴路電路及延遲鎖相方法。
在先前技術中，延遲鎖相迴路電路必須透過N個延遲元件，將輸入時脈源進行時序上的N級延遲，並反饋一正相時脈訊號，用以栓鎖特定相位的時脈源。請參考第1圖，第1圖為習知技術一延遲鎖相迴路電路10之示意圖。如第1圖所示，延遲鎖相迴路電路10包含一壓控延遲線路100、一相位/頻率偵測器102、一電荷泵浦104以及一迴路濾波器106。壓控延遲線路100接收一輸入時脈源CLK_IN後，透過N個延遲單元DC_1～DC_N產生N級延遲，以直接產生一反饋訊號CLK_FB至相位/頻率偵測器102。相位/頻率偵測器102同時比較輸入時脈源CLK_IN以及反饋訊號CLK_FB間的相位差異，以輸出一第一偵測訊號UP及一第二偵測訊號DN至電荷泵浦104。電荷泵浦104根據第一偵測訊號UP及第二偵測訊號DN，進一步產生控制電壓VC並輸出至迴路濾波器106。最後，迴路濾波器106送出穩壓後的控制電壓VC至壓控延遲線路100，提供N個延遲單元DC_1～DC_N為判斷基準，以輸出一輸出時脈源CLK_OUT。
因此，透過習知技術，電路設計者必須透過N個延遲單元DC_1～DC_N及反饋訊號CLK_FB，以實現不同需求的特定相位時脈源，電路設計上較缺乏彈性；再者，受限於必須使用N個延遲單元DC_1～DC_N，輸出的特定相位時脈源才能有360/N的解析度，對於低成本、低功耗、高效率的需求而言，將難以同時達成此目的。
在此，提供一種延遲鎖相迴路電路及延遲鎖相方法，其可同時提高解析度並降低成本。
根據一方面，揭露一種延遲鎖相迴路電路，用以選擇一輸出時脈源，該延遲鎖相迴路電路包含有一壓控延遲線路，用來根據一輸入時脈源以及一控制電壓，產生複數個特定相位差動訊號以及一反饋訊號；一相位/頻率偵測器，用來比較該輸入時脈源以及該反饋訊號之相位與頻率當中至少之一者，以產生至少一偵測訊號；一電荷泵浦，用來根據該至少一偵測訊號產生該控制電壓；以及一相位選擇暫存器，用來根據該複數個特定相位差動訊號，產生該輸出時脈源；其中該複數個特定相位差動訊號之每一特定相位差動訊號包含至少一正相訊號以及一反相訊號，且該反饋訊號係為該複數個特定相位差動訊號當中之一者之該反相訊號。
根據另一方面，揭露一種延遲鎖相方法，包含有根據一輸入時脈源以及一控制電壓，產生複數個特定相位差動訊號以及一反饋訊號；比較該輸入時脈源以及該反饋訊號之相位與頻率當中至少之一者，以產生至少一偵測訊號；根據該至少一偵測訊號產生該控制電壓；以及根據該複數個特定相位差動訊號，產生一輸出時脈源；其中該複數個特定相位差動訊號之每一特定相位差動訊號包含至少一正相訊號以及一反相訊號，且該反饋訊號係為該複數個特定相位差動訊號當中之一者之該反相訊號。
請參考第2圖，第2圖為本實施例一延遲鎖相迴路電路20之示意圖。如第2圖所示，延遲鎖相迴路電路20除包含一壓控延遲線路200、一偵測器202、電荷泵浦204以及一迴路濾波器206外，更包含一相位選擇暫存器208。
偵測器202係經配置以比較一輸入時脈源CLK_IN以及一反饋訊號CLK_FB之相位或頻率當中至少之一者，以產生至少一偵測訊號代表比較結果。第2圖亦顯示相位/頻率相位/頻率偵測器202之細部結構之一實施例。於此實施例中，偵測器202可包含一相位偵測器2020。相位偵測器2020比較輸入時脈源CLK_IN以及反饋訊號CLK_FB之間的相位差異，以分別輸出第一偵測訊號UP1、UP2之偵測結果至電荷泵浦204。此外，偵測器202可更包含一頻率偵測器2022，串接至電荷泵浦204。此頻率偵測器2022可比較輸入時脈源CLK_IN以及反饋訊號CLK_FB之間的頻率差異，第二偵測訊號DN1、DN2之偵測結果至電荷泵浦204。
電荷泵浦204係依據偵測器202所輸出之至少一個偵測訊號，輸出一控制電壓至迴路濾波器206。迴路濾波器206繼而可將控制電壓VC穩定在一預設電壓範圍，並輸出至壓控延遲線路200。第2圖亦顯示偵測器202之細部結構之一實施例。電荷泵浦204可由至少一個電荷泵浦單元構成。於此實施例中，電荷泵浦204包括第一與第二電荷泵浦單元2040、2042，分別根據第一偵測訊號UP1、UP2與第二偵測訊號DN1、DN2，判斷輸入時脈源CLK_IN及反饋訊號CLK_FB之間的相位差異以及頻率差異，進而判斷時序上需要提供輸入時脈源CLK_IN多少的補償電壓值，並輸出控制電壓VC至迴路濾波器206。
壓控延遲線路200係經配置以根據輸入時脈源CLK_IN以及一控制電壓VC，產生複數個特定相位差動訊號CLK_SEL1～CLK_SELm並提供給相位選擇暫存器208，以及產生一反饋訊號CLK_FB並提供給偵測器202。其中每一特定相位差動訊號皆包含一正相訊號以及一反相訊號。而反饋訊號CLK_FB為該複數個特定相位差動訊號CLK_SEL1～CLK_SELm當中之一者之反相訊號。
第2圖亦顯示壓控延遲線路200之細部結構之一實施例。於此實施例中，壓控延遲線路200包含延遲單元DN_1～DN_m、一相位選擇器2002以及一轉換模組2004。首先，壓控延遲線路200接收一輸入時脈源CLK_IN後，先透過轉換模組2004轉換為一輸入差動訊號，以提供給最前一延遲單元DN_1作為輸入訊號。接著，藉由延遲單元DN_1～DN_m彼此串接，輸入時脈源CLK_IN在時序上係依序產生不同相位延遲的特定相位差動訊號CLK_SEL1～CLK_SELm，而每一特定相位差動訊號皆包含一正相訊號以及一反相訊號，其中正相訊號及反相訊號具有相同的振幅但相位相差180度，而最後一個延遲單元DN_m輸出其特定相位差動訊號(包含正相訊號與反相訊號)至相位選擇器2002。延遲單元DN_1～DN_m將控制電壓VC當作一判斷基準，動態地調整原先各自輸出的特定相位差動訊號CLK_SEL1～CLK_SELm，使之穩定於一預設時間(可依據使用者需求定義之)內，並於達到穩態後才進行後續操作。接下來，相位選擇器2002根據使用者需求，用來產生反饋訊號CLK_FB至偵測器202。較佳地，相位選擇器2002可根據一致能訊號PN_SEL，選擇任一特定相位差動訊號之反相訊號為反饋訊號CLK_FB以作為後續操作的參考。
值得注意地，上述操作係形成一重複動作，用來穩定延遲單元DN_1～DN_m輸出的特定相位差動訊號CLK_SEL1～CLK_SELm。接著，達穩態後的延遲單元DN_1～DN_m再根據一致能訊號PHASE_SEL，將特定相位差動訊號CLK_SEL1～CLK_SELm傳輸至相位選擇暫存器208。最後，相位選擇暫存器208即可根據複數個特定相位差動訊號CLK_SEL1～CLK_SELm，產生一輸出時脈源CLK_OUT。
請參考第3圖，第3圖為第2圖中相位選擇暫存器208之細部示意圖。在此實施例中，相位選擇暫存器208可包含一選擇器2080以及一轉換模組2082，並可利用致能訊號PHASE_SEL以及選擇器2080，將特定相位差動訊號CLK_SEL1～CLK_SELm當中之一者選出作為一選定相位差動訊號CLK_SEL，此時選定相位差動訊號CLK_SEL仍為一差動訊號，即選定相位差動訊號CLK_SEL亦包含正相訊號與反相訊號。最後，轉換模組2082將選定相位差動訊號CLK_SEL之正相訊號與反相訊號轉換為輸出時脈源CLK_OUT，用來輸出輸出時脈源CLK_OUT至任一被動負載電路(圖中未示)，如此，即完成延遲鎖相迴路電路20轉換輸入時脈源CLK_IN為輸出時脈源CLK_OUT之操作。
簡單來說，延遲鎖相迴路電路20將欲轉換的輸入時脈源CLK_IN輸入壓控延遲線路200，透過壓控延遲線路200的延遲單元DN_1～DN_m產生時序上的相位延遲，並透過相位選擇器2002反饋任一特定相位差動訊號之一反相訊號至偵測器202，經電荷泵浦204以及迴路濾波器206，最後產生控制電壓VC來鎖定輸入時脈源CLK_IN，動態地調整特定相位差動訊號CLK_SEL1～CLK_SELm以達穩態，故本領域具通常知識者可依據此實施例進行修改/新增其電路設計，用以將輸入時脈源CLK_IN轉換為反相訊號之目的者，皆為本發明之範疇。
再者，特定相位差動訊號CLK_SEL1～CLK_SELm輸入至相位選擇暫存器208，利用選擇器2080以及轉換模組2082來挑選特定相位差動訊號CLK_SEL1～CLK_SELm中之一者形成輸出時脈源CLK_OUT，其中使用者可依據實際需求，預先挑選並保留特定相位差動訊號CLK_SEL1～CLK_SELm中之多者以進行下一步，或是先轉換特定相位差動訊號CLK_SEL1～CLK_SELm為複數個特定相位訊號，即整合每一特定相位差動訊號的正相訊號與反相訊號為一特定相位訊號後，再由所有特定相位訊號中挑選至少一者，輸出為輸出時脈源CLK_OUT。
更進一步，用於延遲鎖相迴路電路20的一延遲鎖相方法，可歸納為一延遲鎖相流程40。請參考第4圖，第4圖為本實施例之延遲鎖相流程40示意圖，而延遲鎖相流程40包含以下步驟：
步驟400：開始
步驟402：根據一輸入時脈源以及一控制電壓，產生複數個特定相位差動訊號以及一反饋訊號CLK_FB。
步驟404：比較該輸入時脈源以及該反饋訊號之相位與頻率當中至少之一者，以產生至少一偵測訊號。譬如可以比較輸入時脈源CLK_IN以及反饋訊號CLK_FB之相位，產生第一偵測訊號UP1、UP2。此外，可更比較輸入時脈源CLK_IN以及反饋訊號CLK_FB之頻率，以產生第二偵測訊號DN1、DN2。
步驟406：根據該至少一偵測訊號產生該控制電壓。譬如可根據第一偵測訊號UP1、UP2，或可更根據第二偵測訊號DN1、DN2，產生控制電壓VC。
步驟408：根據至少一偵測訊號，產生控制電壓VC。。
步驟410：根據該複數個特定相位差動訊號，產生一輸出時脈源。
步驟412：結束。
該複數個特定相位差動訊號之每一特定相位差動訊號包含至少一正相訊號以及一反相訊號，且該反饋訊號係為該複數個特定相位差動訊號當中之一者之該反相訊號。綜上，延遲鎖相流程40之各步驟之相關細節可依據延遲鎖相迴路電路20、第2圖以及第3圖之相關說明來進一步了解，在此不贅述。
值得注意地，延遲鎖相迴路電路20透過相位選擇器2002反饋反相訊號，相較於習知技術反饋一正相訊號之操作，可提高產品的解析度。請參考第5圖，第5圖為本實施例之複數個特定相位差動訊號之時序關係相較於習知技術之示意圖，其左邊對應為習知技術而其右邊對應為本實施例之技術。如第5圖所示，輸入時脈源CLK_IN在一週期TCK下，於如第1圖之延遲鎖相迴路電路10之習知技術中，利用N個延遲單元來輸出的特定相位差動訊號，可得到360/N之解析度，即在週期TCK中，特定相位差動訊號中任兩者時序上的延遲僅相距360/N。然而，上述實施例透過反饋反相訊號，可將特定相位差動訊號CLK_SEL1～CLK_SELm中之每一者進行相位的反轉。在一情況下，若將m設定為N/2，則延遲鎖相迴路電路20可達到相同的解析度360/N，進而使用者可藉此可降低電路面積或減少輸入功率。在另外一個情況下，若將m設定為N，則能提供較佳的解析度為360/2N，適當地讓使用者來選擇輸出時脈源。
請參考第6圖，第6圖為本實施例延遲鎖相迴路電路20於不同輸入時脈源CLK_IN下相較於習知技術之示意圖。如第6圖所示，習知技術在不同輸入時脈源T_CK1或T_CK2，壓控延遲線路100之操作範圍分別定義為T_DELAY=TOLD_VC1或T_DELAY=TOLD_VC2，即無法透過改變控制電壓，進一步改變壓控延遲線路100之操作範圍。然而，延遲鎖相迴路電路20提供另外一種設計，在輸入時脈源T_CK1時，提供操作範圍為T_DELAY=TNEW_VC3+(T_CK1/2)，或改寫為TNEW_VC3=T_DELAY-(T_CK1/2)，若將輸入時脈源T_CK1增加為輸入時脈源T_CK2時，壓控延遲線路200之反應時間將從TNEW_VC3改為TNEW_VC4，亦滿足TNEW_VC4=T_DELAY-(T_CK2/2)，換句話說，改變壓控延遲線路200的控制電壓，可改變壓控延遲線路200之操作範圍，俾使使用者在不同需求下獲得較彈性的操作範圍。
總而言之，上述實施例所提供之延遲鎖相迴路電路以及延遲鎖相方法，藉由一壓控延遲線路之一相位選擇器預先處理一輸入時脈源，並反饋一反相訊號，用來動態地調整壓控延遲線路產生之複數個特定相位差動訊號以達成一穩態，再藉由一相位選擇暫存器，轉換複數個特定相位差動訊號來輸出一輸出時脈源。若在固定數量的延遲單元下，相較於習知技術可提供較佳的兩倍解析度輸出；若於不同的輸入時脈源下，亦可提供壓控延遲線路較彈性的操作範圍，據以提高產品的應用範圍。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10、20．．．延遲鎖相迴路電路
100、200．．．壓控延遲線路
102．．．相位/頻率偵測器
104、204．．．電荷泵浦
2040、2042．．．電荷泵浦單元
106、206‧‧‧迴路濾波器
2002‧‧‧相位選擇器
202‧‧‧偵測器
2020‧‧‧偵測器
2022‧‧‧頻率偵測器
208‧‧‧相位選擇暫存器
2080‧‧‧選擇器
2082‧‧‧轉換模組
CLK_FB‧‧‧反饋訊號
CLK_IN、T_CK1、T_CK2‧‧‧輸入時脈源
CLK_OUT‧‧‧輸出時脈源
CLK_SEL1~CLK_SELm‧‧‧特定相位差動訊號
DC_1~DC_N、DN_1~DN_m‧‧‧延遲單元
DN1、DN2‧‧‧第二偵測訊號
PHASE_SEL、PN_SEL‧‧‧致能訊號
TCK‧‧‧週期
T_DELAY‧‧‧操作範圍
TOLD_VC1、TOLD_VC2、TNEW_VC3、TNEW_VC4‧‧‧反應時間
UP1、UP2‧‧‧第一偵測訊號
VC‧‧‧控制電壓
第1圖為習知技術一延遲鎖相迴路電路之示意圖。
第2圖為本實施例一延遲鎖相迴路電路之示意圖。
第3圖為第2圖中相位選擇暫存器之細部示意圖。
第4圖為本實施例之一延遲鎖相流程之示意圖。
第5圖為本實施例之複數個特定相位差動訊號相較於習知技術之示意圖。
第6圖為本實施例延遲鎖相迴路電路於不同輸入時脈源下相較於習知技術之示意圖。
20．．．延遲鎖相迴路電路
200．．．壓控延遲線
2002．．．相位選擇器
202．．．偵測器
2020．．．相位偵測器
2022．．．頻率偵測器
204．．．電荷泵浦
2040、2042．．．電荷泵浦單元
206．．．迴路濾波器
208．．．相位選擇暫存器
CLK_FB．．．反饋訊號
CLK_IN．．．輸入時脈源
CLK_OUT．．．輸出時脈源
CLK_SEL1～CLK_SELm．．．特定相位差動訊號
DN_1～DN_m．．．延遲單元
DN1、DN2．．．第二偵測訊號
PHASE_SEL、PN_SEL．．．致能訊號
UP1、UP2．．．第一偵測訊號
VC．．．控制電壓

Claims (10)

  1. 一種延遲鎖相迴路電路，包含有：一壓控延遲線路(voltage controlled delay line，VCDL)，包含有：複數個延遲單元，用來根據一輸入時脈源以及一控制電壓，產生複數個特定相位差動訊號；以及一相位選擇器，用來接收該複數個特定相位差動訊號當中之一者，並輸出該特定相位差動訊號之該者之一反相訊號作為一反饋訊號；一偵測器，用來比較該輸入時脈源以及該反饋訊號之相位與頻率當中至少之一者，以產生至少一偵測訊號；一電荷泵浦，用來根據該至少一偵測訊號產生該控制電壓；以及一相位選擇暫存器，用來根據該複數個特定相位差動訊號，產生一輸出時脈源；其中該複數個特定相位差動訊號之每一特定相位差動訊號包含至少一正相訊號以及一反相訊號。
  2. 如請求項1所述之延遲鎖相迴路電路，其中該相位選擇暫存器包含有：一選擇器，用來根據一致能訊號，從該複數個特定相位差動訊號當中之一至多者中選擇出一選定相位差動訊號，其中該選定相位差動訊號包含一正相訊號以及一反相訊號。
  3. 如請求項2所述之延遲鎖相迴路電路，其中該相位選擇暫存器更包含有：一轉換模組，用來轉換該選定相位差動訊號之該正相訊號以及該反相訊號為一單相訊號之該輸出時脈源。
  4. 如請求項1所述之延遲鎖相迴路電路，其中該壓控延遲線路更包含一轉換模組，用來轉換該輸入時脈源為一輸入差動訊號至該複數個延遲單元當中之一者。
  5. 如請求項1所述之延遲鎖相迴路電路，其更包含一迴路濾波器(loop filter)，耦接至該電荷泵浦與該壓控延遲線路之間。
  6. 如請求項1所述之延遲鎖相迴路電路，其中該偵測器包含一相位偵測器，用來比較該輸入時脈源以及該反饋訊號之相位，以產生該至少一偵測訊號當中之一者。
  7. 如請求項6所述之延遲鎖相迴路電路，其中該偵測器更包含一頻率偵測器，用來比較該輸入時脈源以及該反饋訊號之頻率，以產生該至少一偵測訊號當中之另一者。
  8. 一種延遲鎖相方法，包含有：進行複數次延遲操作，以根據一輸入時脈源以及一控制電壓，產生複數個特定相位差動訊號；以及 接收該複數個特定相位差動訊號當中之一者，並輸出該特定相位差動訊號之該者之一反相訊號作為一反饋訊號；比較該輸入時脈源以及該反饋訊號之相位與頻率當中至少之一者，以產生至少一偵測訊號；根據該至少一偵測訊號產生該控制電壓；以及根據該複數個特定相位差動訊號，產生一輸出時脈源；其中該複數個特定相位差動訊號之每一特定相位差動訊號包含至少一正相訊號以及一反相訊號。
  9. 如請求項8所述之延遲鎖相方法，其中接收該複數個特定相位差動訊號當中之該者，並輸出該特定相位差動訊號之該者之該反相訊號作為該反饋訊號之步驟，包含有：根據一致能訊號，從該複數個特定相位差動訊號當中之一至多者中選擇出一選定相位差動訊號，其中該選定相位差動訊號包含一正相訊號以及一反相訊號；以及轉換該選定相位差動訊號之該正相訊號以及該反相訊號為一單相訊號之該輸出時脈源。
  10. 如請求項8所述之延遲鎖相方法，更包含於進行該複數次延遲操作之前，轉換該輸入時脈源為一輸入差動訊號，並利用該輸入差動訊號進行該複數次延遲操作當中之一者。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8704570B2 (en) * 2011-12-20 2014-04-22 Mosys, Inc. Delay-locked loop with phase adjustment
EP2959587B1 (en) * 2013-02-20 2020-04-01 SI-Ware Systems Single insertion trimming of highly accurate reference oscillators

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815986B2 (en) * 2002-07-16 2004-11-09 Sun Microsystems, Inc. Design-for-test technique for a delay locked loop

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815986B2 (en) * 2002-07-16 2004-11-09 Sun Microsystems, Inc. Design-for-test technique for a delay locked loop

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
Chua-Chin Wang; Yih-Long Tseng; Hsien-Chih She; Hu, R., "A 1.2 GHz programmable DLL-based frequency multiplier for wireless applications," Very Large Scale Integration (VLSI) Systems, IEEE Transactions on , vol.12, no.12, pp.1377,1381, Dec. 2004 *
Hsiang-Hui Chang; Rong-Jyi Yang; Shen-Iuan Liu, "Low jitter and multirate clock and data recovery circuit using a MSADLL for chip-to-chip interconnection," Circuits and Systems I: Regular Papers, IEEE Transactions on , vol.51, no.12, pp.2356,2364, Dec. 2004 *
Ro-Min Weng; Tung-Hui Su; Chuan-Yu Liu; Yue-Fang Kuo, "A CMOS Delay-Locked Loop Based Frequency Multiplier for Wide-range Operation," Electron Devices and Solid-State Circuits, 2005 IEEE Conference on , vol., no., pp.419,422, 19-21 Dec. 2005 *

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