KR101765306B1 - 분수형 주파수체배 지연고정루프 - Google Patents

분수형 주파수체배 지연고정루프 Download PDF

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Abstract

본 발명의 분수형 주파수체배 지연고정루프는 주입 주파수 신호 및 피드백된 출력 주파수 신호 중 하나를 선택적으로 입력받고, 상기 출력 주파수 신호를 출력하는 제1 전압제어 지연라인(voltage-controlled delay-line); 기준 주파수 신호를 입력받고, 피드백된 상기 출력 주파수 신호를 참조하여, 복수의 위상 지연 주파수 신호를 생성하는 제2 전압제어 지연라인; 및 상기 복수의 위상 지연 주파수 신호 중 하나를 상기 주입 주파수 신호로 선택하는 제1 위상 멀티플렉서(phase multiplexer)를 포함한다.

Description

분수형 주파수체배 지연고정루프{FRACTIONAL FREQUENCY MULTIPLYING DELAY LOCKED LOOP}
본 발명은 분수형 주파수체배 지연고정루프에 관한 것이다.
MDLL(Multiplying delay-locked loop)을 이용한 클록 체배 기법(clock multiplication)은 클록/주파수 합성기 설계에 있어서 최근 들어 가장 각광받는 연구분야이다. 깔끔한 클록 엣지(clean clock edge)가 오실레이터(oscillator)에 매 기준 사이클(reference cycle)마다 주입되기 때문에, 누적된 지터(jitter)가 주기적으로 제거될 수 있고, 기준 주파수(reference frequency)의 0.1 배로 대역폭이 제한되는 PLL(phased-locked loop)의 경우보다 더 나은 위상 잡음 성능(phase noise performance)을 보여준다. 그러나, 종래의 MDLL 아키텍쳐는, 그 주입-고정 특성(injection-locked nature) 때문에, 기준 클록의 정수형 체배만을 허용하는 문제점이 있었다(비특허문헌 1 참조).
따라서, 링 전압-제어 오실레이터(ring voltage-controlled oscillator)에서 주입 위치를 교체하는(alternating) 분수형 주입 고정 방식(fractional injection locking)이 도입되었고, 이는 분수형-N PLL(fractional-N PLL)에 적용되었다. 그러나, 보다 미세한 분수형 해상도를 위해 증가된 딜레이 스테이지(delay stages)의 개수로 인해서, 오실레이터의 전력 소비량이 매우 증가되는 문제점이 있다(비특허문헌 2 참조).
또한, MDLL을 위한 변조된 주입 클록을 분수적으로 생성하는 복수의 DTC(digital-to-time converter)를 사용하는 방법이 제안되었다. 비록 DTC는 디지털 제어로 매우 미세한 분수형 해상도를 제공할 수 있으나, 2 개의 DTC 사이의 불일치(mismatch)로 인해서 넓은 칩 면적이 필요한 추가적인 확장 보상 루프가 필요한 문제점이 있다(비특허문헌 3 참조).
추가적인 분주기(divider)를 갖는 3-1 멀티플렉서를 사용하는 방법은, 매우 간단한 방식으로 MDLL에서 분수형 주파수체배를 구현할 수 있으나, 그 주파수 해상도 및 잡음 성능이 기준 분주기에 매우 제한되는 문제점이 있다(비특허문헌 4 참조).
Jee, D.-W., Sylvester, D., Blaauw, D., and Sim, J.-Y.: 'Digitally controlled leakage-based oscillator and fast relocking MDLL for ultra-low power sensor platform', IEEE J. Solid-State Circuits, 2015, 50, pp. 1263-1274. Park, P., Park, J., Park, H., and Cho, S.: 'An all-digital clock generator using a fractionally injection-locked oscillator in 65 nm CMOS'. Int. Solid-State Circuits Conf., San Francisco, February 2012, pp. 336-337. Marucci, G., Fenaroli, A., Marzin, G., Levantino, S., Samori, C., and Lacaita, A.L.: 'A 1.7 GHz MDLL-based fractional-N frequency synthesizer with 1.4 ps RMS integrated jitter and 3 mW power using a 1b TDC'. Int. Solid-State Circuits Conf., San Francisco, February 2014, pp. 360-361. Han, S., Kim, J., and Kim, J.: 'Programmable fractional-ratio frequency multiplying clock generator', Electron. Lett., 2014, 50, pp. 163-165.
해결하고자 하는 기술적 과제는, MDLL을 위한 주입 클록을 생성할 뿐만 아니라, 분수형 분주기로부터 야기되는 지터를 상쇄시킬 수 있고, MDLL 동작의 위상 비교에서 생성된 주입 클록이 또한 사용됨으로써 추가적인 캘리브레이션 루프가 불필요한 분수형 주파수체배 지연고정루프를 제공하는 데 있다.
본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프는 주입 주파수 신호 및 피드백된 출력 주파수 신호 중 하나를 선택적으로 입력받고, 상기 출력 주파수 신호를 출력하는 제1 전압제어 지연라인(voltage-controlled delay-line); 기준 주파수 신호를 입력받고, 피드백된 상기 출력 주파수 신호를 참조하여, 복수의 위상 지연 주파수 신호를 생성하는 제2 전압제어 지연라인; 및 상기 복수의 위상 지연 주파수 신호 중 하나를 상기 주입 주파수 신호로 선택하는 제1 위상 멀티플렉서(phase multiplexer)를 포함한다.
상기 분수형 주파수체배 지연고정루프는 상기 복수의 위상 지연 주파수 신호 중 하나를 지연 주파수 신호로 선택하는 제2 위상 멀티플렉서를 더 포함하고, 상기 제2 전압제어 지연라인은 상기 지연 주파수 신호 및 피드백된 상기 출력 주파수 신호의 위상 차이를 참조하여 상기 복수의 위상 지연주파수 신호를 생성할 수 있다.
상기 지연 주파수 신호 및 상기 주입 주파수 신호의 위상 차이는 상기 출력 주파수 신호의 주기에 대응할 수 있다.
상기 제1 위상 멀티플렉서는 상기 출력 주파수 신호의 위상 오류를 보상하도록 상기 주입 주파수 신호를 선택할 수 있다.
상기 제2 전압제어 지연라인은 복수의 딜레이 유닛을 포함하고, 상기 복수의 위상 지연 주파수 신호는 상기 기준 주파수 신호가 상기 복수의 딜레이 유닛을 통과함에 대응하여 생성될 수 있다.
상기 제1 위상 멀티플렉서는 상기 복수의 딜레이 유닛 중 어느 하나의 출력단으로부터 상기 주입 주파수 신호를 선택하고, 상기 제2 위상 멀티플렉서는 상기 복수의 딜레이 유닛 중 다른 어느 하나의 출력단으로부터 상기 지연 주파수 신호를 선택할 수 있다.
상기 분수형 주파수체배 지연고정루프에서, 상기 주입 주파수 신호가 A 번째 딜레이 유닛에서 출력되고, 상기 지연 주파수 신호가 A+m 번째 딜레이 유닛에서 출력되며, 상기 출력 주파수 신호의 주기가 Tout인 경우, 상기 위상 오류에 대한 보상 해상도는 Tout/m일 수 있다.
상기 분수형 주파수체배 지연고정루프는 상기 주입 주파수 신호 및 피드백된 상기 출력 주파수 신호를 입력받아 그 중 하나를 상기 제1 전압제어 지연라인으로 출력하는 입력 멀티플렉서를 더 포함할 수 있다.
상기 분수형 주파수체배 지연고정루프는 상기 주입 주파수 신호 및 피드백된 상기 출력 주파수 신호를 입력받아 그 위상 차이를 제1 위상 차이 검출 신호로 출력하는 제1 위상 차이 검출기를 더 포함할 수 있다.
상기 분수형 주파수체배 지연고정루프는 상기 제1 위상 차이 검출 신호에 대응하여 전하를 공급하는 제1 전하 펌프를 더 포함할 수 있다.
상기 분수형 주파수체배 지연고정루프는 상기 제1 전하 펌프의 출력단 및 상기 제1 전압제어 지연라인의 전압 제어단 사이에 위치하는 제1 루프 필터를 더 포함할 수 있다.
상기 분수형 주파수체배 지연고정루프는 상기 지연 주파수 신호 및 피드백된 상기 출력 주파수 신호를 입력받아 그 위상 차이를 제2 위상 차이 검출 신호로 출력하는 제2 위상 차이 검출기를 더 포함할 수 있다.
상기 분수형 주파수체배 지연고정루프는 상기 제2 위상 차이 검출 신호에 대응하여 전하를 공급하는 제2 전하 펌프를 더 포함할 수 있다.
상기 분수형 주파수체배 지연고정루프는 상기 제2 전하 펌프의 출력단 및 상기 제2 전압제어 지연라인의 전압 제어단 사이에 위치하는 제2 루프 필터를 더 포함할 수 있다.
상기 분수형 주파수체배 지연고정루프는 상기 제1 위상 멀티플렉서, 상기 제2 위상 멀티플렉서, 상기 입력 멀티플렉서, 상기 제1 전하 펌프, 및 상기 제2 전하 펌프 각각에 대한 선택 신호를 생성하는 선택 신호 생성기를 더 포함할 수 있다.
상기 선택 신호 생성기는 상기 출력 주파수 신호의 N 번째 또는 N+1 번째 엣지(edge)에서 상기 입력 멀티플렉서가 상기 주입 주파수 신호를 통과시키도록 선택 신호를 생성할 수 있다.
상기 분수형 주파수체배 지연고정루프는 주파수 제어 명령(frequency control words)을 수신받아 상기 선택 신호 생성기에 대한 제어 신호를 생성하는 델타 시그마 모듈레이터를 더 포함할 수 있다.
본 발명에 따른 분수형 주파수체배 지연고정루프는 MDLL을 위한 주입 클록을 생성할 뿐만 아니라, 분수형 분주기로부터 야기되는 지터를 상쇄시킬 수 있고, MDLL 동작의 위상 비교에서 생성된 주입 클록이 또한 사용됨으로써 추가적인 캘리브레이션 루프가 불필요하다.
도 1은 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프를 설명하기 위한 도면이다.
도 2는 본 발명의 한 실시예에 따른 제2 전압제어 지연라인, 제1 위상 멀티플렉서, 및 제2 위상 멀티플렉서를 설명하기 위한 도면이다.
도 3은 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프의 동작을 설명하기 위한 도면이다.
도 4는 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프에 의해 시뮬레이션된 출력 주파수 신호를 설명하기 위한 도면이다.
도 5는 종래 기술에 의해 시뮬레이션된 출력 주파수 신호를 설명하기 위한 도면이다.
도 6은 예시적인 대역폭에 대해 제1 제어 전압 및 제2 제어 전압의 시뮬레이션된 세틀링(settling)을 설명하기 위한 도면이다.
도 7은 다른 예시적인 대역폭에 대해 제1 제어 전압 및 제2 제어 전압의 시뮬레이션된 세틀링을 설명하기 위한 도면이다.
도 8은 예시적인 구현 결과에 따른 고정 동작(locking behaviour)을 설명하기 위한 도면이다.
도 9는 예시적인 구현 결과에 따른 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프의 레이아웃을 설명하기 위한 도면이다.
도 10은 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프와 종래 기술을 성능 비교하기 위한 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시 예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 과장되게 나타낼 수 있다.
도 1은 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프를 설명하기 위한 도면이다.
도 1을 참조하면 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프(10)는 제1 전압제어 지연라인(100), 제2 전압제어 지연라인(200), 및 제1 위상 멀티플렉서(300)를 포함한다.
제1 전압제어 지연라인(voltage-controlled delay-line)(100)은 주입 주파수 신호(finj) 및 피드백된 출력 주파수 신호(fout) 중 하나를 선택적으로 입력받고, 출력 주파수 신호(fout)를 출력한다.
제1 전압제어 지연라인(100)은 내부에 복수의 딜레이 유닛(delay unit)을 포함하여 입력되는 주파수 신호의 위상을 단계별로 지연시킬 수 있다. 제1 전압제어 지연라인(100)의 구성은 제2 전압제어 지연라인(200)의 구성과 유사할 수 있다.
제1 전압제어 지연라인(100)은 MDLL(multiplying delay-locked loop)인 제1 루프를 형성할 수 있다. 이에 대해서는 더 상세히 후술한다.
제2 전압제어 지연라인(200)은 기준 주파수 신호(fref)를 입력받고, 피드백된 출력 주파수 신호(fout)를 참조하여, 복수의 위상 지연 주파수 신호를 생성한다. 제2 전압제어 지연라인(200)의 상세한 구조 및 블록(20) 내부의 연결 구조에 대해서는 도 2를 참조하여 후술한다.
제2 전압제어 지연라인(200)은 DLL(delay-locked loop)인 제2 루프를 형성할 수 있다. 따라서 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프(10)는 제1 전압제어 지연라인(100)으로 형성되는 제1 루프와 제2 전압제어 지연라인(200)으로 형성되는 제2 루프를 포함할 수 있다.
제2 루프에서는 제1 루프에서 피드백되는 출력 주파수 신호(fout)를 참조하여 그 위상 오류를 보상하도록 주입 주파수 신호(finj)를 생성할 수 있다.
제1 위상 멀티플렉서(phase multiplexer)(300)는 복수의 위상 지연 주파수 신호 중 하나를 주입 주파수 신호(finj)로 선택한다. 제1 위상 멀티플렉서(300)의 블록(20) 내부의 연결 구조에 대해서는 도 2를 참조하여 후술한다.
한 실시예에서, 제1 위상 멀티플렉서(300)는 출력 주파수 신호(fout)의 위상 오류를 보상하도록 주입 주파수 신호(finj)를 선택할 수 있다. 출력 주파수 신호(fout)의 위상 오류 보상에 대해서는 도 3을 참조하여 상세히 설명한다.
이외에도, 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프(10)는 제2 위상 멀티플렉서(400), 입력 멀티플렉서(500), 제1 위상 차이 검출기(PD1), 제1 전하 펌프(CP1), 제1 루프 필터(LF1), 제2 위상 차이 검출기(PD2), 제2 전하 펌프(CP2), 제2 루프 필터(LF2), 선택 신호 생성기(600), 및 델타 시그마 모듈레이터(700) 중 적어도 하나를 더 포함할 수 있다.
전술한 제1 루프는, 입력 멀티플렉서(500), 제1 위상 차이 검출기(PD1), 제1 전하 펌프(CP1), 제1 루프 필터(LF1), 및 제1 전압제어 지연라인(100)을 포함할 수 있다.
전술한 제2 루프는, 제2 위상 차이 검출기(PD2), 제2 전하 펌프(CP2), 제2 루프 필터(LF2), 제1 위상 멀티플렉서(300), 제2 위상 멀티플렉서(400), 및 제2 전압제어 지연라인(200)을 포함할 수 있다.
제2 위상 멀티플렉서(400)는 복수의 위상 지연 주파수 신호 중 하나를 지연 주파수 신호(fdel)로 선택할 수 있다. 제2 위상 멀티플렉서(400)의 블록(20) 내부의 연결 구조에 대해서는 도 2를 참조하여 후술한다. 이때, 제2 전압제어 지연라인(200)은 지연 주파수 신호(fdel) 및 피드백된 출력 주파수 신호(fout)의 위상 차이를 참조하여 복수의 위상 지연주파수 신호를 생성할 수 있다. 이에 대해서는 제2 위상 차이 검출기(PD2)를 참조하여 후술한다.
입력 멀티플렉서(500)는 주입 주파수 신호(f-inj) 및 피드백된 출력 주파수 신호(fout)를 입력받아 그 중 하나를 제1 전압제어 지연라인(100)으로 출력할 수 있다. 예를 들어, 입력 멀티플렉서(500)는 선택 신호(selPD1)가 0일 때 출력 주파수 신호(fout)를 출력하고, 선택 신호(selPD1)가 1일 때 주입 주파수 신호(finj)를 출력할 수 있다.
제1 위상 차이 검출기(phase detector)(PD1)는 주입 주파수 신호(finj) 및 피드백된 출력 주파수 신호(fout)를 입력받아 그 위상 차이를 제1 위상 차이 검출 신호로 출력할 수 있다.
제1 위상 차이 검출기(PD1)는 선택 신호(selPD1)에 따라 그 기능의 수행 여부가 결정될 수 있는데, 예를 들어 선택 신호(selPD1)가 1일 때 위상 차이 검출 기능을 수행하고, 선택 신호(selPD1)가 0일 때 위상 차이 검출 기능을 수행하지 않을 수 있다.
제1 전하 펌프(charge pump)(CP1)는 제1 위상 차이 검출 신호에 대응하여 전하를 공급할 수 있다. 공급되는 전하량에 따라 제1 제어 전압(VC1)이 결정될 수 있다.
제1 루프 필터(loop filter)(LF1)는 제1 전하 펌프(CP1)의 출력단 및 제1 전압제어 지연라인(100)의 전압 제어단 사이에 위치할 수 있다. 제1 루프 필터(LF1)는 제1 커패시터(C1)를 포함할 수 있으며, 제1 커패시터(C1)는 제1 전하 펌프(CP1)로부터 공급되는 전하를 축적 또는 방출할 수 있다.
이에 따라 최종적으로 결정된 제1 제어 전압(VC1)이 제1 전압제어 지연라인(100)의 전압 제어단에 인가될 수 있다. 이러한 제1 제어 전압(VC1)은, 예를 들어, 제1 전압제어 지연라인(100)이 포함하는 복수의 딜레이 유닛을 제어하는 데 이용될 수 있다.
제2 위상 차이 검출기(PD2)는 지연 주파수 신호(fdel) 및 피드백된 출력 주파수 신호(fout)를 입력받아 그 위상 차이를 제2 위상 차이 검출 신호로 출력할 수 있다.
제2 위상 차이 검출기(PD2)는 선택 신호(selPD2)에 따라 그 기능의 수행 여부가 결정될 수 있는데, 예를 들어 선택 신호(selPD2)가 1일 때 위상 차이 검출 기능을 수행하고, 선택 신호(selPD2)가 0일 때 위상 차이 검출 기능을 수행하지 않을 수 있다.
제2 전하 펌프(CP2)는 제2 위상 차이 검출 신호에 대응하여 전하를 공급할 수 있다. 공급되는 전하량에 따라 제2 제어 전압(VC2)이 결정될 수 있다.
제2 루프 필터(LF2)는 제2 전하 펌프(CP2)의 출력단 및 제2 전압제어 지연라인(200)의 전압 제어단 사이에 위치할 수 있다. 제2 루프 필터(LF2)는 제2 커패시터(C2)를 포함할 수 있으며, 제2 커패시터(C2)는 제2 전하 펌프(CP2)로부터 공급되는 전하를 축적 또는 방출할 수 있다.
이에 따라 최종적으로 결정된 제2 제어 전압(VC2)이 제2 전압제어 지연라인(200)의 전압 제어단에 인가될 수 있다. 이러한 제2 제어 전압(VC2)은, 예를 들어, 제2 전압제어 지연라인(200)이 포함하는 복수의 딜레이 유닛을 제어하는 데 이용될 수 있다.
선택 신호 생성기(600)는 제1 위상 멀티플렉서(300), 제2 위상 멀티플렉서(400), 입력 멀티플렉서(500), 제1 전하 펌프(CP1), 및 제2 전하 펌프(CP2) 각각에 대한 선택 신호를 생성할 수 있다.
선택 신호 생성기(600)는 출력 주파수 신호(fout)의 N 번째 또는 N+1 번째 엣지에서 입력 멀티플렉서(500)가 주입 주파수 신호(finj)를 통과시키도록 선택 신호(selPD1)를 생성할 수 있다. 이때 N은 자연수인 정수일 수 있다. 예를 들어, 선택 신호(selPD1)는 출력 주파수 신호(fout)의 N 번째 또는 N+1 번째 엣지에서 1이고, 나머지의 경우엔 0일 수 있다.
따라서, 선택 신호 생성기(600)는 출력 주파수 신호(fout)에 대한 분주기(divider)로서의 역할을 수행할 수 있다.
예를 들어, 선택 신호 생성기(600)는, 제1 루프의 입력 주파수 신호에 대해 출력 주파수 신호(fout)를 정수형인 N 배로 주파수체배 하고자 하는 경우, 피드백되는 출력 주파수 신호(fout)의 N 번째 엣지에서 선택 신호(selPD1)를 1로 설정하여 출력할 수 있다.
다른 예를 들어, 선택 신호 생성기(600)가 제1 루프의 입력 주파수 신호에 대해서 출력 주파수 신호(fout)를 분수형인 N+1/m 배로 주파수체배 하고자 하는 경우, 첫 번째부터 m-1 번째까지 출력 주파수 신호(fout)의 N 번째 엣지에서 선택 신호(selPD1)를 1로 설정하여 출력하고, m 번째에서 출력 주파수 신호(fout)의 N+1 번째 엣지에서 선택 신호(selPD1)를 1로 설정하여 출력할 수 있다. m은 자연수인 정수일 수 있다. 이때 N+1/m을 분주 비율(division ratio)라고 하고, N을 정수형 분주 비율(integer division ratio)이라 하고, m을 분수형 분주 비율(fractional division ratio)이라고 할 수 있다. 예를 들어, m이 4인 경우, 선택 신호 생성기(600)는 출력 주파수 신호(fout)의 N, N, N, N+1 번째 엣지에서 각각 선택 신호(selPD1)를 1로 설정하여 출력할 수 있다.
종래의 MDLL 아키텍쳐의 경우, 상술한 바와 같이 분수형으로 주파수체배하는 경우에 순시 위상 오류(instantaneous phase error)가 발생하고, 이러한 오류는 출력으로 직접적으로 전달되며, 이는 곧 큰 결정론적인 지터(deterministic jitter)를 야기한다. 예를 들어, 분주기에서 N, N, N, N+1 순서로 분주하는 경우, 순시 위상 에러는 아래 수학식 1과 같이 결정론적인 순서(deterministic sequence)로 나타난다.
[수학식 1]
Figure 112016080805776-pat00001
여기서, Tout은 출력 주파수 신호(fout)의 주기이다.
이러한 위상 오류를 보상하기 위해서, 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프(10)가 제안된다. 위상 오류의 보상에 대해서는 도 3을 참조하여 상세히 후술한다.
한 실시예에서, 선택 신호 생성기(600)는, 선택 신호(selPD1)를 1로 설정한 다음 Tout이 경과한 이후에 선택 신호(selPD2)를 1로 설정할 수 있다.
선택 신호(sel_finj, sel_fdel)에 대해서는 도 3을 참조하여 후술한다.
선택 신호 생성기(600)는, 예를 들어, FSM(finite-state-machine) 등으로 구성될 수 있다.
델타 시그마 모듈레이터(delta sigma modulator)(700)는 주파수 제어 명령(frequency control words, FCW)을 수신받아 선택 신호 생성기(600)에 대한 제어 신호(selFSM)를 생성할 수 있다.
도 2는 본 발명의 한 실시예에 따른 제2 전압제어 지연라인, 제1 위상 멀티플렉서, 및 제2 위상 멀티플렉서를 설명하기 위한 도면이다.
도 2를 참조하면, 도 1의 블록(20) 내부에서 예시적으로 서로 연결된 제2 전압제어 지연라인(200), 제1 위상 멀티플렉서(300), 및 제2 위상 멀티플렉서(400)가 도시되어 있다.
제2 전압제어 지연라인(200)은 복수의 딜레이 유닛(D1, D2, ..., Dx-m, Dm+1, Dm+2, ... , Dx)을 포함할 수 있다. 복수의 딜레이 유닛 (D1, D2, ..., Dx-m, Dm+1, Dm+2, ... , Dx)은 순차적으로 서로 연결될 수 있다. 이때, x는 자연수인 정수일 수 있다. 한 실시예에서, x는 2m 이상일 수 있다. 본 실시예에서는 x=8, m=4를 가정하여, 딜레이 유닛(Dx-m)이 딜레이 유닛(Dm+1)의 전단에 배치되었지만, 타 실시예에서 x 값 및 m 값이 변경됨에 따라 딜레이 유닛(Dx-m)이 딜레이 유닛(Dm+1)의 후단 측에 배치될 수도 있다.
제2 제어 전압(VC2)는 복수의 딜레이 유닛 (D1, D2, ... , Dx-m, Dm+1, Dm+2, ... , Dx)을 제어하는 데 이용될 수 있다.
복수의 위상 지연 주파수 신호는 기준 주파수 신호(fref)가 복수의 딜레이 유닛(D1, D2, ... , Dx-m, Dm+1, Dm+2, ... , Dx)을 통과함에 대응하여 생성될 수 있다. 복수의 위상 지연 주파수 신호의 형태에 대해서는 도 3을 참조한다.
제1 위상 멀티플렉서(300)는 복수의 딜레이 유닛(D1, D2, ... , Dx-m) 중 어느 하나의 출력단으로부터 주입 주파수 신호(finj)를 선택할 수 있다. 이때, 제1 위상 멀티플렉서(300)는 선택 신호(sel_finj)에 따라 주입 주파수 신호(finj)를 선택할 수 있다.
제1 위상 멀티플렉서(300)는 복수의 딜레이 유닛(D1, D2, ... , Dx-m) 의 개수에 대응하는 개수의 복수의 입력단을 포함할 수 있다. 이러한 입력단 각각은 대응하는 딜레이 유닛의 출력단에 연결될 수 있다.
제2 위상 멀티플렉서(400)는 복수의 딜레이 유닛(Dm+1, Dm+2, ... , Dx) 중 어느 하나의 출력단으로부터 지연 주파수 신호(fdel)를 선택할 수 있다. 이때, 제2 위상 멀티플렉서(400)는 선택 신호(sel_fdel)에 따라 지연 주파수 신호(fdel)를 선택할 수 있다.
제2 위상 멀티플렉서(400)는 복수의 딜레이 유닛 (Dm+1, Dm+2, ... , Dx)의 개수에 대응하는 개수의 복수의 입력단을 포함할 수 있다. 이러한 입력단 각각은 대응하는 딜레이 유닛의 출력단에 연결될 수 있다.
한 실시예에서, 지연 주파수 신호(fdel) 및 주입 주파수 신호(finj)의 위상 차이는 출력 주파수 신호(fout)의 주기(Tout)에 대응할 수 있다. 한 실시예에서, 제1 위상 멀티플렉서(300)는 출력 주파수 신호(fout)의 위상 오류를 보상하도록 주입 주파수 신호(finj)를 선택할 수 있다. 이에 대해서는 도 3을 참조하여 후술한다.
도 3은 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프의 동작을 설명하기 위한 도면이다.
도 3을 참조하면, MDLL이 락(locked)된 경우의 신호 다이어그램(signal diagram)이 도시되어 있다. 본 실시예에서는, 한 예로서, N이 5이고, m은 4인 경우를 설명한다.
루프가 락된 경우, 본 실시예에 따른 분수형 주파수체배 지연고정루프(100)에서, 지연 주파수 신호(fdel) 및 주입 주파수 신호(finj)의 위상 차이는 출력 주파수 신호(fout)의 한 주기(Tout)가 된다. 이러한 지연 주파수 신호(fdel) 및 주입 주파수 신호(finj)의 위상 차이인 Tout은, 출력 주파수 신호(fout)의 위상 오류를 보정하는 데 있어서 기준이 된다.
즉, 주입 주파수 신호(finj)가 A 번째 딜레이 유닛에서 출력되고, 지연 주파수 신호(fdel)가 A+m 번째 딜레이 유닛에서 출력되는 경우, 위상 오류에 대한 보상 해상도(compensation resolution)는 Tout/m가 될 수 있다. 예를 들어, m이 4인 경우, 보상 해상도는 Tout/4가 될 수 있다. 이때 A는 자연수인 정수일 수 있다.
선택 신호 생성기(600)는 전술한 바와 같이 형성된 보상 해상도에 기초하여, 출력 주파수 신호(fout)의 위상 오류를 보상하도록 선택 신호(sel_finj)를 생성할 수 있다.
도 3을 참조하면, 기준 주파수 신호(fref)를 기준으로 다단계적으로 지연된 예시적인 8 개의 복수의 위상 지연 주파수 신호가 도시된다. 예를 들어, 선택 신호(sel_finj)는 순차적으로 제3 딜레이 유닛의 위상 지연 주파수 신호(
Figure 112016080805776-pat00002
), 제2 딜레이 유닛(D2)의 위상 지연 주파수 신호(
Figure 112016080805776-pat00003
), 제1 딜레이 유닛(D1)의 위상 지연 주파수 신호(
Figure 112016080805776-pat00004
), 제4 딜레이 유닛(Dx-m)의 위상 지연 주파수 신호(
Figure 112016080805776-pat00005
)를 선택하도록 설정될 수 있다. 이에 따라, 주입 주파수 신호(finj)의 위상은 위상 지연 주파수 신호(
Figure 112016080805776-pat00006
)를 기준으로 아래 수학식 2와 같이 변화한다.
[수학식 2]
Figure 112016080805776-pat00007
수학식 1 및 수학식 2를 비교하면, 주입 주파수 신호(finj)의 단계별 위상 변화가 출력 주파수 신호(fout)의 단계별 위상 오류를 완전히 보상하는 것을 확인할 수 있다. 따라서, 본 실시예에 따른 분수형 주파수체배 지연고정루프(100)는 루프가 락된 경우, 분수형 주파수체배에도 불구하고 출력 주파수 신호(fout)의 위상 오류를 매우 신뢰성있게 보상할 수 있다.
도 4는 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프에 의해 시뮬레이션된 출력 주파수 신호를 설명하기 위한 도면이고, 도 5는 종래 기술에 의해 시뮬레이션된 출력 주파수 신호를 설명하기 위한 도면이다.
도 3을 다시 참조하면, 제2 전압제어 지연라인(200)의 m-위상 지연(m-phase delay)은, 출력 주파수 신호(fout)의 첫 번째 엣지와 지연 주파수 신호(fdel)를 비교함으로써 Tout으로 락된다. 선택 신호 생성기(600)는 이러한 비교를 위해서, 선택 신호(selPD2) 및 선택 신호(sel_fdel)를 각각 생성한다. 따라서, 주입 클록인 finj의 위상 해상도(phase resolution)는 Tout/m이고, 이는 제안된 MDLL이 최대로 성취가능한 분수형 해상도(fractional resolution)를 제한할 수 있다(예를 들어, m이 4이면, 참조 클록의 1/4). 예를 들어, 제2 전압제어 지연라인(200)은 1/32 분수형 해상도(m=32)를 달성하고, 위상 에러를 Tout까지 커버하기 위해서, 전체 64 위상을 생성할 수 있다. 한 실시예에서, 제1 전압제어 지연라인(100) 및 제2 전압제어 지연라인(200)은 전류 제한 지연 셀(current starved delay cell)을 포함할 수 있다. 순차적으로 선택된 주입 주파수 신호(finj)는 항상 출력 주파수 신호(fout)에 정렬될 수 있으므로, 분수형 분주에 의한 결정론적인 지터는 제거될 수 있다.
도 4 및 도 5를 비교하면, 도 4에 도시된 출력 주파수 신호(fout)의 시뮬레이션 파형으로부터 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프(10)의 효과가 잘 나타난다.
도 6은 예시적인 대역폭에 대해 제1 제어 전압 및 제2 제어 전압의 시뮬레이션된 세틀링(settling)을 설명하기 위한 도면이고, 도 7은 다른 예시적인 대역폭에 대해 제1 제어 전압 및 제2 제어 전압의 시뮬레이션된 세틀링을 설명하기 위한 도면이다.
제1 전압제어 지연라인(100)을 갖는 MDLL의 루프 역학(loop dynamics)은 다음 수학식 3과 같이 표현될 수 있다.
[수학식 3]
Figure 112016080805776-pat00008
여기서,
Figure 112016080805776-pat00009
은 제1 전압제어 지연라인(100)의 위상 이득(phase gain)이고(rad/V),
Figure 112016080805776-pat00010
은 제1 차지 펌프(CP1)의 차지 펌프 전류이고,
Figure 112016080805776-pat00011
은 루프 필터 커패시턴스(loop filter capacitance)이다.
다음으로, MDLL인 제1 루프의 루프 대역폭(loop bandwidth)
Figure 112016080805776-pat00012
은 다음 수학식 4와 같이 표현될 수 있다.
[수학식 4]
Figure 112016080805776-pat00013
유사하게, 제2 전압제어 지연라인(200)을 갖는 DLL인 제2 루프의 루프 대역폭
Figure 112016080805776-pat00014
은 다음 수학식 5와 같이 표현될 수 있다.
[수학식 5]
Figure 112016080805776-pat00015
MDLL 및 DLL이 모두 싱글-폴 시스템(single-pole system)이기 때문에, MDLL 및 DLL 각각은 그들의 루프 대역폭과 무관하게 조건없이 안정적이게 된다. 그러나, 제안된 아키텍쳐에서, 제2 루프의 루프 대역폭
Figure 112016080805776-pat00016
은 제1 루프의 루프 대역폭
Figure 112016080805776-pat00017
보다 작은 것이 바람직하다. 이는 DLL이 MDLL을 위한 입력 클록을 제공하기 때문이다.
예를 들어,
Figure 112016080805776-pat00018
이
Figure 112016080805776-pat00019
의 1/3 수준으로 설정되면 제안된 아키텍쳐에서 안정성이 담보될 수 있다(도 6 참조).
만약,
Figure 112016080805776-pat00020
이
Figure 112016080805776-pat00021
보다 큰 경우라면(예를 들어,
Figure 112016080805776-pat00022
이
Figure 112016080805776-pat00023
의 3 배), DLL은 MDLL의 저주파수 폴(low frequency pole) 때문에 불안정해질 수 있고, 위상 오류 상쇄를 위한 바람직한 주입 주파수 신호(finj)를 생성하는 데 실패할 수도 있다(도 7 참조).
도 8은 예시적인 구현 결과에 따른 고정 동작(locking behaviour)을 설명하기 위한 도면이고, 도 9는 예시적인 구현 결과에 따른 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프의 레이아웃을 설명하기 위한 도면이다.
예시적으로 제안된 분수형-N MDLL은 0.18um CMOS 기술로 설계되었으며, 저전력 센서 인터페이스 시스템-온-칩(SoC)을 위한 31.25 kHz(기준 주파수 신호(fref)의 1/32)의 주파수 해상도를 갖는 10 MHz 클록을 생성한다.
DLL이 충분히 세틀(settled)(>50us, 도 6의 제1 제어 전압(VC1) 참조)된 후에, MDLL은 안정적인 10.03125 MHz 클록을 생성한다(분주 비율은 10.03125).
도 10은 본 발명의 한 실시예에 따른 분수형 주파수체배 지연고정루프와 종래 기술을 성능 비교하기 위한 도면이다.
표 1(Table 1)은 다른 주입-기반 분수형 클록 생성기와 성능 비교를 위한 것이다. 종래 기술 1(conventional work 1)은 비특허문헌 2에 의해 구현된 클록 생성기이고, 종래 기술 2(conventional work 2)는 비특허문헌 3에 의해 구현된 클록 생성기이다.
본 발명의 실시예에 따른 MDLL은 10 MHz 생성에 단 45 uW를 소비하며, 동일한 분수형 주파수 해상도(fref/32)에서 종래 기술 2에 비해 3.8 배 더 나은 에너지 효율(uW/MHz)을 보여준다.
또한, 종래 기술 3과 비교했을 때, 제안된 아키텍쳐의 완전한 집적화(full integration)에 7.3 배 더 작은 액티브 영역(active area)(0.055mm2)이 사용되었다.
분수형 분주로 인한 가장 나쁜 케이스의 지터는 3.7 mUIrms로 시뮬레이션되었으며, 이는 다른 기술과 비교할 수 있는 정도이다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 분수형 주파수체배 지연고정루프
100: 제1 전압제어 지연라인
200: 제2 전압제어 지연라인
300: 제1 위상 멀티플렉서
400: 제2 위상 멀티플렉서
500: 입력 멀티플렉서
600: 선택 신호 생성기
700: 델타 시그마 모듈레이터
PD1, PD2: 위상 차이 검출기
CP1, CP2: 전하 펌프
LF1, LF2: 루프 필터

Claims (17)

  1. 주입 주파수 신호 및 피드백된 출력 주파수 신호 중 하나를 선택적으로 입력받고, 상기 출력 주파수 신호를 출력하는 제1 전압제어 지연라인(voltage-controlled delay-line);
    기준 주파수 신호를 입력받고, 피드백된 상기 출력 주파수 신호를 참조하여, 복수의 위상 지연 주파수 신호를 생성하는 제2 전압제어 지연라인;
    상기 복수의 위상 지연 주파수 신호 중 하나를 상기 주입 주파수 신호로 선택하는 제1 위상 멀티플렉서(phase multiplexer); 및
    상기 복수의 위상 지연 주파수 신호 중 하나를 지연 주파수 신호로 선택하는 제2 위상 멀티플렉서를 포함하고,
    상기 지연 주파수 신호 및 상기 주입 주파수 신호의 위상 차이는 상기 출력 주파수 신호의 주기에 대응하는,
    분수형 주파수체배 지연고정루프.
  2. 제1 항에 있어서,
    상기 제2 전압제어 지연라인은 상기 지연 주파수 신호 및 피드백된 상기 출력 주파수 신호의 위상 차이를 참조하여 상기 복수의 위상 지연주파수 신호를 생성하는,
    분수형 주파수체배 지연고정루프.
  3. 삭제
  4. 제2 항에 있어서,
    상기 제1 위상 멀티플렉서는 상기 출력 주파수 신호의 위상 오류를 보상하도록 상기 주입 주파수 신호를 선택하는,
    분수형 주파수체배 지연고정루프.
  5. 제4 항에 있어서,
    상기 제2 전압제어 지연라인은 복수의 딜레이 유닛을 포함하고,
    상기 복수의 위상 지연 주파수 신호는 상기 기준 주파수 신호가 상기 복수의 딜레이 유닛을 통과함에 대응하여 생성되는,
    분수형 주파수체배 지연고정루프.
  6. 제5 항에 있어서,
    상기 제1 위상 멀티플렉서는 상기 복수의 딜레이 유닛 중 어느 하나의 출력단으로부터 상기 주입 주파수 신호를 선택하고,
    상기 제2 위상 멀티플렉서는 상기 복수의 딜레이 유닛 중 다른 어느 하나의 출력단으로부터 상기 지연 주파수 신호를 선택하는,
    분수형 주파수체배 지연고정루프.
  7. 제6 항에 있어서,
    상기 주입 주파수 신호가 A 번째 딜레이 유닛에서 출력되고, 상기 지연 주파수 신호가 A+m 번째 딜레이 유닛에서 출력되며, 상기 출력 주파수 신호의 주기가 Tout인 경우,
    상기 위상 오류에 대한 보상 해상도는 Tout/m인,
    분수형 주파수체배 지연고정루프.
  8. 제2 항에 있어서,
    상기 주입 주파수 신호 및 피드백된 상기 출력 주파수 신호를 입력받아 그 중 하나를 상기 제1 전압제어 지연라인으로 출력하는 입력 멀티플렉서를 더 포함하는
    분수형 주파수체배 지연고정루프.
  9. 제8 항에 있어서,
    상기 주입 주파수 신호 및 피드백된 상기 출력 주파수 신호를 입력받아 그 위상 차이를 제1 위상 차이 검출 신호로 출력하는 제1 위상 차이 검출기를 더 포함하는
    분수형 주파수체배 지연고정루프.
  10. 제9 항에 있어서,
    상기 제1 위상 차이 검출 신호에 대응하여 전하를 공급하는 제1 전하 펌프를 더 포함하는
    분수형 주파수체배 지연고정루프.
  11. 제10 항에 있어서,
    상기 제1 전하 펌프의 출력단 및 상기 제1 전압제어 지연라인의 전압 제어단 사이에 위치하는 제1 루프 필터를 더 포함하는
    분수형 주파수체배 지연고정루프.
  12. 제11 항에 있어서,
    상기 지연 주파수 신호 및 피드백된 상기 출력 주파수 신호를 입력받아 그 위상 차이를 제2 위상 차이 검출 신호로 출력하는 제2 위상 차이 검출기를 더 포함하는
    분수형 주파수체배 지연고정루프.
  13. 제12 항에 있어서,
    상기 제2 위상 차이 검출 신호에 대응하여 전하를 공급하는 제2 전하 펌프를 더 포함하는
    분수형 주파수체배 지연고정루프.
  14. 제13 항에 있어서,
    상기 제2 전하 펌프의 출력단 및 상기 제2 전압제어 지연라인의 전압 제어단 사이에 위치하는 제2 루프 필터를 더 포함하는
    분수형 주파수체배 지연고정루프.
  15. 제14 항에 있어서,
    상기 제1 위상 멀티플렉서, 상기 제2 위상 멀티플렉서, 상기 입력 멀티플렉서, 상기 제1 전하 펌프, 및 상기 제2 전하 펌프 각각에 대한 선택 신호를 생성하는 선택 신호 생성기를 더 포함하는
    분수형 주파수체배 지연고정루프.
  16. 제15 항에 있어서,
    상기 선택 신호 생성기는 상기 출력 주파수 신호의 N 번째 또는 N+1 번째 엣지(edge)에서 상기 입력 멀티플렉서가 상기 주입 주파수 신호를 통과시키도록 선택 신호를 생성하는,
    분수형 주파수체배 지연고정루프.
  17. 제16 항에 있어서,
    주파수 제어 명령(frequency control words)을 수신받아 상기 선택 신호 생성기에 대한 제어 신호를 생성하는 델타 시그마 모듈레이터를 더 포함하는
    분수형 주파수체배 지연고정루프.
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