KR101363798B1 - 제로 스큐 기능을 가지는 분수배 주파수 합성기 - Google Patents

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Abstract

제로 스큐를 지원하는 멀티플라잉 지연 고정 루프 기반의 주파수 합성기가 개시된다. 주파수 합성기는 입력 클럭의 주파수의 정수배 뿐만 아니라 분수배 주파수를 갖는 출력 클럭을 생성할 수 있으며, 멀티플라잉 지연 고정 루프를 기반으로 하기 때문에 지터 누적이 발생하지 않고 클럭 스큐를 갖지 않는 출력 클럭을 생성할 수 있다.

Description

제로 스큐 기능을 가지는 분수배 주파수 합성기 {FRACTIONAL RATIO FREQUENCY SYNTHESIZER WITH ZERO-SKEW CAPABILITY}
본 발명은 주파수 합성기에 관한 것으로, 보다 구체적으로는 입력 클럭의 주파수에 대해 정수배와 분수배의 주파수를 가지는 출력 클럭을 프로그래머블하게 발생시키는 주파수 증배기로서, 입력 클럭과 출력 클럭 간의 클럭 스큐(Clock-Skew)를 제거할 수 있다.
고속 집적 회로의 경우, 전력 소모를 줄이고 데이터 전송속도를 향상시키기 위하여 칩과 칩 사이의 I/O 인터페이스에 주파수 합성기 (Frequency Synthesizer) 또는 주파수 합성기 (Frequency multiplier)가 사용된다. 이 때, 주파수 합성기와 증배기는 위상 고정 루프 (PLL : Phase locked loop), 지연 고정 루프(DLL : Delay locked loop) 또는 멀티플라잉 지연 고정 루프 (MDLL : Multiplying DLL)등의 3가지 타입의 회로를 기반으로 만들어 진다.
위상 고정 루프 (PLL) 기반의 주파수 합성기는 비교적 간단한 알고리즘을 이용하여 입력 클럭의 주파수에 대해 정수배 또는 분수배의 주파수를 가지는 출력 클럭을 생성할 수 있는 장점이 있다. 그러나 위상 고정 루프 기반의 주파수 합성기는 2차(Second-order) 이상의 전달 함수를 갖기 때문에, 안정성 문제가 있고, 위상 고정 루프 내의 전압 제어 오실레이터로부터 지터 축적 현상이 발생하는 치명적인 단점이 있다.
앞서 설명한 위상 고정 루프 기반의 주파수 합성기의 문제점을 해결하기 위해, 지연 고정 루프 (DLL) 기반의 주파수 합성기가 제안되었다. 위상 고정 루프 기반의 주파수 합성기와 달리 지연 고정 루프 기반의 주파수 합성기는 1차 전달함수를 갖기 때문에 안정성 문제가 발생하지 않는다. 또한, 지연 고정 루프 기반의 주파수 합성기는 전압 제어 오실레이터를 전압 제어 지연 라인으로 대체하므로, 지터 추적 현상이 발생하지 않는다. 하지만, 지연 고정 루프 기반의 주파수 합성기는 입력 클럭의 주파수에 대해 분수배의 주파수를 갖는 출력 클럭의 생성이 불가능한 문제점이 있다.
한편, 도 1의 위상 고정 루프 기반의 주파수 합성기는 입력단에 입력 디바이더(/M)를 배치하고, 출력단에 출력 디바이더(/N)를 배치함으로써 입력 클럭의 주파수에 비해 분수배인 N/M배의 주파수를 가지는 출력 클럭을 생성할 수 있다. 구체적으로, 위상 고정 루프 기반의 주파수 합성기는 입력 디바이더의 분배비(Division ratio) ‘/M’과 출력 디바이더의 분배비 ‘/N’ 을 조정함으로써 N/M배의 주파수를 가지는 출력 클럭을 생성할 수 있다. 그러나, 입력 디바이더의 지연 시간(TM)과 출력 디바이더의 지연 시간(TN)이 입력 주파수 및 디바이더의 분배비에 따라 의도하지 않은 변화가 발생하고, 이러한 지연 시간의 변화로 인해서 입력 클럭(CLKIN)과 출력 클럭(CLKOUT) 사이의 스큐가 발생하는 문제가 있다.
멀티플라잉 지연 고정 루프 (Multiplying Delay-Locked Loop) 기반의 주파수 합성기는 앞서 설명한 위상 고정 루프 기반의 증배기와 지연 고정 루프 기반의 주파수 합성기의 단점을 모두 극복하기 위해서 제시되었다. 멀티플라잉 지연 고정 루프 기반의 주파수 합성기는 멀티플라잉 지연 고정 루프를 통해 전압 제어 오실레이터와 전압 제어 지연 라인을 선택적으로 사용함으로써 지터 축적 현상을 제거할 수 있다.
하지만, 종래의 멀티플라잉 지연 고정 루프 기반의 주파수 합성기는 입력 클럭의 정수배 주파수를 갖는 출력 클럭을 생성할 수 있으나, 분수배 주파수를 갖는 출력 클럭을 출력하지 못한다. 이로 인해, 멀티플라잉 지연 고정 루프 기반의 주파수 합성기는 주파수 합성기의 성능과 유용성을 제한되는 문제가 있다.
본 발명은 입력 클럭의 정수배 또는 분수배의 주파수를 갖는 출력 클럭을 생성할 수 있는 동시에, 입력 클럭과 출력 클럭 간의 클럭 스큐를 제거할 수 있는 주파수 합성기를 제안한다.
본 발명의 일실시예에 따른 주파수 합성기는 입력 클럭의 주파수가 정수배 또는 분수배로 증배된 주파수를 가지는 출력 클럭을 출력하는 포워드 패스부; 상기 출력 클럭을 입력 클럭에 동기시키는 것을 제어하는 제어 전압을 생성하는 지연 제어 피드백 블록; 및 상기 입력 클럭의 주파수를 정수배 또는 분수배로 증배시키기 위해 상기 포워드 패스부와 상기 지연 제어 피드백 블록에 적용할 모드 전환을 위한 제어 신호를 생성하는 증배 제어 피드백 블록을 포함할 수 있다.
상기 포워드 패스부는, 상기 지연 제어 피드백 블록으로부터 입력된 제어 전압과 상기 증배 제어 피드백 블록으로부터 입력된 제어 신호를 이용하여 입력 클럭의 주파수를 정수배 또는 분수배만큼 증배시킬 수 있다.
상기 포워드 패스부는, 상기 입력 클럭, 출력 클럭, 서플라이 전압 및 그라운드 전압을 입력받고, 상기 증배 제어 피드백 블록으로부터 입력된 제어 신호에 기초한 동작 모드의 변경을 통해 입력 클럭의 주파수를 정수배 또는 분수배만큼 증배한 주파수를 갖는 출력 클럭을 출력할 수 있다.
상기 포워드 패스부는, 입력 클럭이 지연 제어 피드백 블록으로부터 생성되는 제어 전압에 의해 설정된 전압 제어 지연 라인의 지연 시간만큼 지연된 출력 클럭을 출력하는 전압 제어 지연 라인 모드; 입력 클럭이 지연 제어 피드백 블록으로부터 생성되는 제어 전압에 의해 설정된 전압 제어 지연 라인의 지연 시간을 반주기로 갖는 출력 클럭을 출력하는 전압 제어 오실레이터 모드; 및 서플라이 전압 및 그라운드 전압을 출력 클럭으로 출력하는 직류 전압 모드를 포함하는 동작 모드의 변경을 통해 입력 클럭의 주파수에 대해 정수배 또는 분수배만큼 증배된 주파수를 가지는 출력 클럭을 출력할 수 있다.
상기 지연 제어 피드백 블록은, 증배 제어 피드백 블록으로부터 전달된 제어 신호에 기초하여 입력 클럭과 출력 클럭 간의 위상 차이를 검출하는 위상 검출 구간으로 진입하고, 상기 위상 검출 구간에서 제어 전압을 생성할 수 있다.
상기 지연 제어 피드백 블록은, 상기 증배 제어 피드백 블록으로부터 전달된 제어 신호가 1인 경우, 위상 검출 구간으로 진입할 수 있다.
상기 포워드 패스부는, 상기 지연 제어 피드백 블록이 위상 검출 구간으로 진입하면, 동작 모드가 전압 제어 지연 라인 모드로 설정될 수 있다.
상기 증배 제어 피드백 블록은, 상기 입력 클럭과 출력 클럭 간의 증배비인 N/M (N, M은 정수)를 이용하여 상기 포워드 패스부와 지연 제어 피드백 블록을 제어하는 제어 신호를 생성할 수 있다.
상기 증배 제어 피드백 블록은, 상기 포워드 패스부를 전압 제어 오실레이터 모드, 전압 제어 지연 모드 및 전류 전압 모드 간의 동작 모드를 변환시키고, 상기 지연 제어 피드백 블록을 위상 검출 구간으로 진입시키도록 서로 다른 경우의 제어 신호를 생성할 수 있다.
상기 증배 제어 피드백 블록은, 입력 디바이더 및 출력 디바이더의 설정에 따라 입력 클럭의 주파수가 N/M만큼 증배된 주파수를 갖는 출력 클럭을 생성하도록 제어 신호를 생성할 수 있다.
상기 증배 제어 피드백 블록과 포워드 패스부는, 입력 클럭과 출력 클럭 간의 클럭 스큐가 발생하지 않도록 서로 병렬적으로 신호를 처리할 수 있다.
상기 포워드 패스부는, 상기 지연 제어 피드백 블록으로부터 전달된 제어 전압의 레벨이 증가하는 경우, 전압 제어 지연 라인에 포함된 복수의 단으로 구성된 지연 유닛의 내부 전류가 감소하여 전압 제어 지연 라인의 지연 시간을 증가시킬 수 있다.
상기 지연 제어 피드백 블록은, 상기 입력 클럭과 출력 클럭 간의 위상 에러에 기초하여 포워드 패스부의 전압 제어 지연 라인을 제어하는 제어 전압의 전압 레벨을 상승 또는 하강시킬 수 있다.
본 발명의 일실시예에 따른 주파수 합성기는 입력 클럭의 주파수에 대해 정수배 뿐만 아니라 분수배의 주파수를 갖는 출력 클럭을 생성할 수 있으며, 멀티플라잉 지연 고정 루프를 기반으로 하여 입력 클럭의 주파수를 증배하므로 지터 누적이 발생하지 않고 클럭 스큐 발생 문제를 제거할 수 있다.
도 1은 종래 기술에 따른 주파수 합성기의 문제점을 설명하기 위한 도면이다.
도 2는 본 발명의 일실시예에 따른 주파수 합성기의 세부 구성을 도시한 도면이다.
도 3은 본 발명의 일실시예에 따른 도 2의 주파수 합성기에 포함된 전압 제어 지연 라인을 구체화한 도면이다.
도 4는 본 발명의 일실시예에 따른 도 2의 주파수 합성기에 포함된 위상 검출기를 구체화한 도면이다.
도 5는 본 발명의 일실시예에 따른 도 2의 주파수 합성기에 포함된 증배 제어 피드백 블록을 도시한 도면이다.
도 6은 본 발명의 일실시예에 따른 주파수 합성기의 첫번째 동작을 설명하는 도면이다.
도 7은 본 발명의 일실시예에 따른 주파수 합성기의 두번째 동작을 설명하는 도면이다.
도 8은 본 발명의 일실시예에 따른 주파수 합성기의 세번째 동작을 설명하는 도면이다.
도 9는 본 발명의 일실시예에 따른 주파수 합성기의 시뮬레이션 결과를 도시한 도면이다.
도 10은 본 발명의 일실시예에 따른 주파수 합성기의 피크-피크 간 지터 퍼포먼스를 도시한 도면이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다. 이하의 실시예에서 블록은 부(unit)에 대응할 수 있다.
도 2는 본 발명의 일실시예에 따른 주파수 합성기의 세부 구성을 도시한 도면이다.
도 2를 참고하면, 주파수 합성기는 포워드 패스부(100), 지연 제어 피드백 블록(200), 증배 제어 피드백 블록(300)을 포함할 수 있다.
포워드 패스부(100)는 입력 클럭 'CLKIN / CLKINb'의 주파수가 정수배 또는 분수배로 증배된 주파수를 가진 출력 클럭 'CLKOUT / CLKOUTb'를 생성할 수 있다.
지연 제어 피드백 블록(200)은 포워드 패스부(100)를 제어하여 출력 클럭 'CLKOUT / CLKOUTb'의 주파수를 조절하여 입력 클럭 'CLKIN / CLKINb'에 동기시키기 위한 아날로그 제어 전압 'Vctrl'를 생성할 수 있다.
증배 제어 피드백 블록(300)은 포워드 패스부(100)와 지연 제어 피드백 블록(200)의 모드 전환 디지털 제어 신호인 'Ctrl[1:0]'를 생성할 수 있다.
구체적으로, 포워드 패스부(100)는 입력 클럭 'CLKIN / CLKINb'와 지연 제어 피드백 블록(200)으로부터 전달된 제어 신호인 제어 전압 Vctrl과 증배 제어 피드백 블록(300)으로부터 전달된 제어 신호인 'Ctrl[1:0]'을 이용하여 출력 클럭 'CLKOUT / CLKOUTb'를 생성할 수 있다.
포워드 패스부(100)는 6-to-2 멀티플렉서(110), 전압 제어 지연 라인(120)을 포함할 수 있다. 포워드 패스부(100)는 차동 입력 클럭 'CLKIN / CLKINb', 차동 출력 클럭 'CLKOUT / CLKOUTb', 서플라이 전압 및 그라운드 전압을 입력받을 수 있다.
포워드 패스부(100)는 증배 제어 피드백 블록(300)으로부터 전달된 모드 전환 제어 신호 'Ctrl[1:0]'에 기초하여 전압 제어 지연 라인 모드, 전압 제어 오실레이터 모드 및 직류 전압 모드로의 모드 변경할 수 있다. 포워드 패스부(100)는 모드 변경을 통해 입력 클럭 'CLKIN / CLKINb' 주파수의 정수배 또는 분수배의 주파수를 갖는 출력 클럭 'CLKOUT / CLKOUTb'를 생성할 수 있다.
일례로, 증배 제어 피드백 블록(300)으로부터 전달된 모드 전환 제어 신호 'Ctrl[1:0]'이 '01'일 경우, 포워드 패스부(100)는 전압 제어 지연 라인 모드로 동작한다. 이 때, 포워드 패스부(100)는 6-to-2 멀티플렉서(110)를 통해 'CLKMID / CLKMIDb' 신호를 입력 클럭 'CLKIN / CLKINb'와 연결할 수 있다.
그러면, 포워드 패스부(100)는 입력 클럭 'CLKIN / CLKINb'를 지연 제어 피드백 블록(200)으로부터 전달된 아날로그 제어 전압 'Vctrl'에 의해 제어되는 전압 제어 지연 라인(120)의 내부 지연 시간만큼 지연함으로써 출력 클럭 'CLKOUT / CLKOUTb'를 생성할 수 있다.
다른 일례로, 증배 제어 피드백 블록(300)으로부터 전달된 모드 전환 제어 신호 'Ctrl[1:0]'이 '00'일 경우, 포워드 패스부(100)는 전압 제어 오실레이터 모드로 동작한다. 이 때, 포워드 패스부(100)는 6-to-2 멀티플렉서(110)를 통해 'CLKMID / CLKMIDb' 신호를 출력 클럭 'CLKOUT / CLKOUTb' 신호와 연결할 수 있다.
그러면, 포워드 패스부(100)는 지연 제어 피드백 블록(200)으로부터 전달된 아날로그 제어 전압 'Vctrl'에 의해 제어되는 전압 제어 지연 라인(120)의 내부 지연 시간에 2배를 1주기로 하는 주파수를 갖는 출력 클럭 'CLKOUT / CLKOUTb'를 생성할 수 있다.
또 다른 일례로, 증배 제어 피드백 블록(300)으로부터 전달된 모드 전환 제어 신호 'Ctrl[1:0]'이 '10'일 경우, 포워드 패스부(100)는 직류 전압 모드로 동작할 수 있다.
이 때, 포워드 패스부(100)는 6-to-2 멀티플렉서(110)를 통해 'CLKMID / CLKMIDb' 신호를 서플라이 전압 및 그라운드 전압과 연결할 수 있다. 그러면, 포워드 패스부(100)는 서플라이 전압 및 그라운드 전압을 출력 클럭 'CLKOUT / CLKOUTb'으로 출력할 수 있다.
도 3은 본 발명의 일실시예에 따른 도 2의 주파수 합성기에 포함된 전압 제어 지연 라인을 구체화한 도면이다.
도 3을 참고하면, 전압 제어 지연 라인(120)은 3단으로 구성된 지연 유닛(121), 레벨 컨버터, 버퍼를 포함할 수 있다. 전압 제어 지연 라인(120)은 6-to-1 멀티플렉서(110)의 출력 신호 'CLKMID / CLKMIDb'와 지연 제어 피드백 블록(200)으로부터 전달된 아날로그 제어 전압 'Vctrl'을 이용하여 차동 출력 클럭 'CLKOUT / CLKOUTb'를 생성할 수 있다.
일례로, 아날로그 제어 전압 'Vctrl'의 레벨이 증가하는 경우, 지연 유닛(121)의 'AVDD' 노드를 통해 흐르는 전류가 감소하여 전압 제어 지연 라인(120)의 지연 시간이 증가할 수 있다.
반대로, 아날로그 제어 전압 'Vctrl'의 레벨이 감소하는 경우, 지연 유닛(121)의 'AVDD' 노드를 통해 흐르는 전류가 증가하여 전압 제어 지연 라인(120)의 지연 시간이 감소할 수 있다.
그러면, 전압 제어 지연 라인(120)의 후단에 위치한 레벨 컨버터와 버퍼가 출력 클럭 'CLKOUT / CLKOUTb'를 풀-스윙 신호로 유지시킬 수 있다.
도 4는 본 발명의 일실시예에 따른 도 2의 주파수 합성기에 포함된 위상 검출기를 구체화한 도면이다.
도 2에서 볼 수 있듯이, 지연 제어 피드백 블록(200)은 위상 검출기(210), 차지 펌프(220)를 포함할 수 있다.
지연 제어 피드백 블록(200)은 입력 클럭 'CLKIN'과 출력 클럭 'CLKOUT' 및 증배 제어 피드백 블록(300)으로부터 생성된 제어 신호 Ctrl[0]을 이용하여 전압 제어 지연 라인(120)을 제어하는 아날로그 제어 전압 'Vctrl'을 생성할 수 있다.
일례로, 증배 제어 피드백 블록(300)으로부터 생성되는 제어 신호 'Ctrl[0]'이 '1'의 디지털 값을 갖는 경우, 지연 제어 피드백 블록(200)은 위상 검출 구간에 진입할 수 있다. 그러면, 위상 검출기(210)은 입력 클럭 'CLKIN'과 출력 클럭 'CLKOUT' 간의 위상 에러를 검출할 수 있다.
이 때, 위상 검출기(210)는 입력 클럭 'CLKIN'과 출력 클럭 'CLKOUT' 간의 위상 에러를 검출하여 차지 펌프(220)의 입력으로 사용되는 'UP' 신호 또는 'DN' 신호를 생성할 수 있다. 그러면, 차지 펌프(220)는 위상 검출기(210)으로부터 전달된 'UP' 신호 또는 'DN' 신호에 기초하여 아날로그 제어 전압 'Vctrl'의 전압 레벨을 상승 또는 하강 시킨다. 따라서, 차지 펌프(220)는 'UP' 신호 또는 'DN' 신호가 발생한 시간동안 아날로그 제어 전압 'Vctrl'의 전압 레벨을 상승 또는 하강시킴으로써 포워드 패스부(100)에 포함된 전압 제어 지연 라인(120)의 내부 지연 시간을 조절할 수 있다.
다른 일례로, 증배 제어 피드백 블록(300)으로부터 생성되는 제어 신호 'Ctrl[0]'이 '0'의 디지털 값을 갖는 경우, 지연 제어 피드백 블록(200)은 위상 검출 구간에 진입하지 않는다. 즉, 위상 검출기(210)는 입력 클럭 'CLKIN'과 출력 클럭 'CLKOUT' 간의 위상 에러를 검출하지 않으므로, 'UP' 신호 또는 'DN' 신호 또한 발생시키지 않는다. 그러면, 차지 펌프(220)에 'UP' 신호 또는 'DN' 신호가 입력되지 않으므로, 차지 펌프(220)는 아날로그 제어 전압 'Vctrl'의 전압 레벨을 유지한다.
도 5는 본 발명의 일실시예에 따른 도 2의 주파수 합성기에 포함된 증배 제어 피드백 블록을 도시한 도면이다.
도 5를 참조하면, 증배 제어 피드백 블록(300)은 입력 디바이더(310), 논리 제어부(320) 그리고 출력 디바이더(330)를 포함할 수 있다.
입력 디바이더(310)의 출력 신호 'DIVM'은 입력 신호 M[1:0]의 디지털 값에 기초하여 입력 클럭 'CLKIN'의 주파수에 1/M배만큼의 주파수를 가질 수 있다. 구체적으로, 입력 디바이더(310)의 출력 신호 'DIVM'은 입력 클럭 'CLKIN'의 M·k(M,k=정수)번째 상승 에지부터 M·k+1(M,k=정수)번째 상승에지까지 '0'의 디지털 값을 유지하고 나머지 구간에서 '1'의 디지털 값을 갖는다.
출력 디바이더(330)의 출력 신호 'DIVN'은 입력 신호 N[1:0]의 디지털 값에 기초하여 출력 클럭 'CLKOUT'의 주파수에 1/N배만큼의 주파수를 가질 수 있다. 구체적으로, 출력 디바이더(330)의 출력 신호 'DIVN'은 출력 클럭 'CLKOUT'의 N·k(N,k=정수)번째 상승 에지부터 N·k+1(N,k=정수)번째 상승 까지 '0'의 디지털 값을 유지하고 나머지 구간에서 '1'의 디지털 값을 갖는다.
그러면, 논리 제어부(320)는 입력 클럭 'CLKIN', 출력 클럭 'CLKOUT'과 입력 디바이더(310)와 출력 디바이더(330)의 출력 신호 'DIVM', 'DIVN'을 이용하여 포워드 패스부(100)의 동작 모드와 지연 제어 피드백 블록(200)의 동작 모드를 제어하는 디지털 제어 신호 'Ctrl[1:0]'을 출력할 수 있다.
일례로, 출력 디바이더(330)의 출력 신호 'DIVN'이 '0'이고, 입력 디바이더(310)의 출력 신호 'DIVM'이 '1'이면, 출력 클럭 'CLKOUT'의 N·k(N,k=정수)번째 상승 에지가 입력 클럭 'CLKIN'의 M·k(M,k=정수)번째 상승에지보다 시간적으로 앞선다. 그러면, 논리 제어부(320)는 Ctrl[1:0]을 '10'의 디지털 값으로 출력하여 포워드 패스부(100)를 직류 전압 모드로 변경시킬 수 있다.
그리고, 논리 제어부(320)는 입력 디바이더(310)의 출력 신호 'DIVM'이 '0'이 될 때까지, 즉 입력 클럭 'CLKIN'이 M·k(M,k=정수)번째 상승 에지를 갖기 전까지 Ctrl[1:0]을 '10'으로 유지한다.
다른 일례로, 출력 클럭 'CLKOUT', 출력 디바이더(330)의 출력 신호 'DIVN', 그리고 입력 디바이더(310)의 출력 신호 'DIVM'이 모두 '0'의 디지털 값을 갖는 경우, 출력 클럭 'CLKOUT'의 M·k(M,k=정수)번째 상승 에지와 입력 클럭 'CLKIN'의 N·k(N,k=정수)번째 상승 에지가 모두 발생한 경우이다. 그러면, 논리 제어부(320)는 Ctrl[1:0]을 '01'의 디지털 값으로 출력하여 포워드 패스부(100)를 전압 제어 지연 라인 모드로 변경시킬 수 있다.
그리고, 논리 제어부(320)는 입력 디바이더(310)의 출력 신호 'DIVM'이 '1', 출력 클럭 'CLKOUT'이 '1'의 디지털 값을 가질 때까지, 즉 입력 클럭 'CLKIN'이 M?k+1(M,k=정수)번째 상승 에지를 가지며, 출력 클럭 'CLKOUT'이 '1'의 디지털 값을 갖기 전까지 Ctrl[1:0]을 '01'을 유지한다.
또 다른 일례로, 입력 디바이더(310)와 출력 디바이더(330)의 출력 신호 'DIVM', 'DIVN'이 모두 '1'의 값을 가지면, 입력 클럭 'CLKIN'과 출력 클럭 'CLKOUT'이 각각 M·k와 N·k(M,N,k=정수)번째 상승 에지가 발생하기 전이다. 그러면, 논리 제어부(320)는 Ctrl[1:0]을 '00'의 디지털 값으로 출력하여 상기 포워드 패스부(100)를 전압 제어 오실레이터 모드로 변경시킬 수 있다.
도 6은 본 발명의 일실시예에 따른 주파수 합성기의 첫번째 동작을 설명하는 도면이다.
도 6 내지 도 8은 멀티플라잉 지연 고정 루프 기반의 주파수 합성기의 동작을 나타낸다. 구체적으로, 주파수 합성기는 입력 클럭의 주파수보다 분수배(M/N)인 주파수를 갖는 출력 클럭을 출력할 수 있다. 도 6 내지 도 8은 M이 3이고, N이 10일 때 주파수 합성기의 동작을 단계적으로 나타낸다.
도 6은 본 발명의 실시예에 따른 주파수 합성기가 락(Lock)을 수행하는 전체 과정 중 초반부를 나타낸다. 구체적으로, 도 6은 주파수 합성기가 락을 수행하기 위해서, 출력 클럭의 N·k번째(N,k=정수) 상승 에지가 입력 클럭 'CLKIN'의 1주기인 'tcycle' 보다 긴 △t만큼 지연되어야만 하는 경우를 나타낸다.
다만, N과 M의 값에 따라 출력 클럭 'CLKOUT'의 목표 주파수가 초기에 생성되는 출력 클럭 'CLKOUT'의 주파수와 차이가 적은 경우(tcycle > △t), 초반부 과정이 생략될 수 있다. 도 6과 같이, M=3, N=10으로 설정된 경우, 증배 제어 피드백 블록(300)에서 입력 디바이더(310)의 출력 신호 'DIV3'와 출력 디바이더(330)의 출력 신호, 'DIV10'은 각각 입력 클럭 'CLKIN'과 출력 클럭 'CLKOUT'의 3·k번?, 10·k번째(k=정수)의 상승 에지에서 '1'의 디지털 값으로부터 '0'의 디지털 값으로 변화한다.
이 때, 입력 클럭 'CLKIN'의 3·k(M,k=정수)번째 상승에지와 출력 클럭 'CLKOUT'의 10·k(N,k=정수)번? 상승에지가 모두 발생하지 않은 경우, 입력 디바이더(310)의 출력 신호 'DIV3'과 출력 디바이더(330)의 출력 신호 'DIV10'이 모두 '1'의 디지털 값을 갖는다. 이 경우, Ctrl[1:0]은 '00'의 값을 가지며 포워드 패스부(100)는 전압 제어 오실레이터 모드로 동작한다.
주파수 합성기의 동작 초기에, 지연 제어 피드백 블록(200)으로부터 생성되는 아날로그 제어 전압 'Vctrl'은 생성 가능한 가장 낮은 전압 레벨을 갖는다. 따라서, 전압 제어 지연 라인(120)은 최저 지연 시간 'ti'을 갖고 주파수 합성기가 출력할 수 있는 최고 주파수 '2/ti'를 갖는 클럭 'CLKOUT / CLKOUTb'가 생성된다.
그리고, 도 6을 참고하면, 출력 디바이더(330)의 출력 신호 'DIV10'의 하강 에지가 입력 디바이더(310)의 출력 신호 'DIV3'의 하강 에지보다 시간적으로 앞서기 때문에 출력 디바이더(330)의 출력 신호 'DIV10'의 하강 에지가 발생하고 출력 클럭 'CLKOUT'이 '0'의 디지털 값을 갖는 순간 'Ctrl[1:0]'은 '10'의 디지털 값을 가지며 포워드 패스부(100)는 직류 전압 모드로 동작한다.
포워드 패스부(100)의 직류 전압 모드는 입력 디바이더(310)의 출력 신호 'DIV3'의 하강 에지가 발생할 때까지 유지되며, 'DIV3'신호의 발생 이후에는 'Ctrl[1:0]'이 '01'의 디지털 값을 가지며 포워드 패스부(100)는 전압 제어 지연 라인 모드로 변경된다.
또한, 전압 제어 지연 라인 모드에서는 'Ctrl[0]'가 '1'의 디지털 값을 가지므로 지연 제어 피드백 블록(200)은 위상 검출 구간으로 진입한다. 그러면, 위상 검출기(210)로부터 검출된 입력 클럭 'CLKIN'과 출력 클럭 'CLKOUT'의 위상 차이에 기초하여 지연 제어 피드백 블록(200)으로부터 출력되는 아날로그 제어 전압 'Vctrl'의 전압 레벨이 증가한다. 입력 클럭의 3·k+1(k=정수)번째 상승 에지로부터 다시 시작되는 전압 제어 오실레이터 모드에서 출력되는 출력 클럭 'CLKOUT'의 주파수가 감소된다.
도 7은 본 발명의 일실시예에 따른 주파수 합성기의 두번째 동작을 설명하는 도면이다.
도 7은 본 발명의 실시예에 따른 주파수 합성기가 락(Lock)을 수행하는 전체 과정 중 중반부를 나타낸다. 구체적으로, 도 7은 △t가 tcycle보다 적은 경우를 나타낸다.
입력 클럭 'CLKIN'의 3?k(k=정수)번째 상승에지와 출력 클럭 'CLKOUT'의 10·k(k=정수)번? 상승에지가 모두 발생하지 않은 경우 즉, 입력 디바이더(310)의 출력 신호 'DIVM'과 출력 디바이더(330)의 출력 신호 'DIV10'이 모두 '1'의 디지털 값을 갖는 경우 Ctrl[1:0]은 '00'의 값을 가지며 포워드 패스부(100)는 전압 제어 오실레이터 모드로 동작한다.
이후, 출력 디바이더(330)의 출력 신호 'DIV10'의 하강 에지와 입력 디바이더(310)의 출력 신호 'DIV3'의 하강 에지가 모두 발생하고 출력 클럭 'CLKOUT'이 '0'의 디지털 값을 갖는 순간 Ctrl[1:0]은 '01'의 디지털 값을 가지며 포워드 패스부(100)는 전압 제어 지연 라인 모드로 변경된다.
또한, 포워드 패스부(100)가 전압 제어 지연 라인 모드로 동작하는 동안, 락 과정의 초반부와 마찬가지로 'Ctrl[0]'가 '1'의 디지털 값을 가지므로 지연 제어 피드백 블록(200)이 위상 검출 구간으로 진입한다. 그러면, 주파수 합성기는 위상 검출기(210)로부터 검출된 입력 클럭 'CLKIN'과 출력 클럭 'CLKOUT'의 위상 차이에 기초하여 아날로그 제어 전압 'Vctrl'의 전압 레벨을 증가시켜 입력 클럭의 3·k+1(3,k=정수)번째 상승 에지로부터 다시 시작되는 전압 제어 오실레이터 모드에서 출력되는 출력 클럭 'CLKOUT'의 주파수를 감소시킨다.
도 8은 본 발명의 일실시예에 따른 주파수 합성기의 세번째 동작을 설명하는 도면이다.
도 7은 본 발명의 실시예에 따른 주파수 합성기가 락 상태에 진입한 경우, 즉 △t가 '0'인 경우를 나타낸다. 락 과정의 초반부 및 중반부와 마찬가지로 입력 클럭 'CLKIN'의 3·k(k=정수)번째 상승에지와 출력 클럭 'CLKOUT'의 10·k(k=정수)번? 상승에지가 모두 발생하지 않은 경우 즉, 입력 디바이더(310)의 출력 신호 'DIV3'과 출력 디바이더(330)의 출력 신호 'DIV10'이 모두 '1'의 디지털 값을 갖는다. 이 경우 Ctrl[1:0]은 '00'의 값을 가지며 포워드 패스부(100)는 전압 제어 오실레이터 모드로 동작한다.
이후, 출력 디바이더(330)의 출력 신호 'DIV10'의 하강 에지와 입력 디바이더(310)의 출력 신호 'DIV3'의 하강 에지가 모두 발생하고 출력 클럭 'CLKOUT'이 '0'의 디지털 값을 갖는 순간 Ctrl[1:0]이 '01'의 디지털 값을 가지며 포워드 패스부(100)는 전압 제어 지연 라인 모드로 변경된다.
락 상태에서는 전압 제어 지연 라인 모드에서 입력 클럭 'CLKIN'이 출력 클럭 'CLKOUT'와 출력 클럭 'CLKOUT'의 10·k(k=정수)번째 하강 에지부터 10·k+1(k=정수)번째 상승 에지까지 연결된다. 그래서, 출력 클럭 'CLKOUT'의 10·k+1(k=정수)번째 상승 에지에서 전압 제어 오실레이터 모드에서 축적된 지터가 제거된다.
또한, 전압 제어 지연 라인 모드에서 Ctrl[0]가 '1'의 디지털 값을 가지므로 지연 제어 피드백 블록(200)이 위상 검출 구간으로 진입한다. 하지만, 검출된 입력 클럭 'CLKIN'과 출력 클럭 'CLKOUT'의 위상 차이가 모두 제거되었으므로, 아날로그 제어 전압 'Vctrl'의 전압 레벨은 유지된다. 그래서, 입력 클럭 'CLKIN'의 3·k+1(k=정수)번째 상승 에지로부터 다시 시작되는 전압 제어 오실레이터 모드에서 출력되는 출력 클럭 'CLKOUT'의 주파수 또한 동일하게 유지된다.
도 6 내지 도 8의 동작 과정을 표로 나타내면 다음과 같다.
<표>
Figure 112013009922077-pat00001
도 9는 본 발명의 일실시예에 따른 주파수 합성기의 시뮬레이션 결과를 도시한 도면이다.
구체적으로, 도 9는 멀티플라잉 지연 고정 루프 기반의 주파수 합성기에서 입력 클럭의 주파수보다 정수배 또는 분수배의 주파수를 갖는 출력 클럭을 생성하는 과정을 시뮬레이션을 통해 입증한 것이다. 도 9에서 빨간색은 입력 클럭 'CLKIN / CLKINb'을 나타내고, 파란색은 출력 클럭 'CLKOUT / CLKOUTb'을 나타낸다.
도 9의 a 내지 c는 본 발명의 일실시예에 따른 주파수 합성기에 450MHz의 주파수를 갖는 입력 클럭 'CLKIN / CLKINb'가 입력되고, M[1:0]과 N[1:0]의 디지털 입력을 변화시켜 각각 다른 출력 주파수를 갖는 출력 클럭 'CLKOUT / CLKOUTb'을 출력하는 경우, 입력 클럭 'CLKIN'과 출력 클럭 'CLKOUT'의 파형을 나타낸다.
도 9의 a는 M=2, N=8로 설정하여 450MHz의 주파수를 갖는 입력 클럭 'CLKIN / CLKINb'의 주파수를 4배(N/M=4) 증배시켜 1.8GHz의 주파수를 갖는 출력 클럭 'CLKOUT / CLKOUTb'이 출력되는 경우를 나타낸다.
도 9의 b는 M=2, N=5로 설정하여 450MHz의 주파수를 갖는 입력 클럭 'CLKIN / CLKINb'를 2.5배(N/M=2.5) 증배시켜 1.125GHz의 주파수를 갖는 출력 클럭 'CLKOUT / CLKOUTb'이 출력되는 경우를 나타낸다.
도 9의 c는 M=2, N=4로 설정하여 450MHz의 주파수를 갖는 입력 클럭 'CLKIN / CLKINb'를 2배(N/M=2) 증배시켜 0.9GHz의 주파수를 갖는 출력 클럭 'CLKOUT / CLKOUTb'이 출력되는 경우를 나타낸다.
즉, 도 9의 a와 c는 입력 클럭의 주파수를 정수배만큼 증배된 주파수를 가지는 출력 클럭을 나타내고, b는 입력 클럭의 주파수를 분수배만큼 증배된 주파수를 가지는 출력 클럭을 나타낸다. 그리고, 도 9를 참고하면, 입력 클럭 'CLKIN / CLKINb'이 M번째 상승 에지와 출력 클럭 'CLKOUT / CLKOUTb'의 N번째 상승 에지가 정렬되어 일단 루프가 락이 되면 스큐가 발생하지 않는 것을 알 수 있다.
도 10은 본 발명의 일실시예에 따른 주파수 합성기의 피크-피크 간 지터 퍼포먼스를 도시한 도면이다.
도 10을 참고하면, 입력 클럭이 300MHz이고, 출력 클럭이 1GHz인 경우, 즉 N은 10이고, M은 3인 경우를 나타낸다. 도 10에서 피크-피크 간 지터는 1GHz에서 13ps를 나타낸다. 그리고, 본 발명의 일실시예에 따른 주파수 합성기는 1.5GHz에서 9.6mW가 소모되며, 활성 영역(active area)은 약 0.018mm2를 나타낸다.
즉, 본 발명의 일실시예에 따른 주파수 합성기는 분수배의 증배 특징이 부가되고 낮은 파워가 모소되며, 낮은 활성 영역만 필요하다.
본 발명의 일실시예에 따른 주파수 합성기는 입력 클럭 'CLKIN / CLKINb'와 증배 제어 피드백 블록(300) 및 지연 제어 피드백 블록(200)으로부터 생성되는 제어 신호 'Ctrl[1:0]', 'Vctrl'를 입력받아 출력 클럭 'CLKOUT / CLKOUTb'을 생성하는 포워드 패스부(100); 출력 클럭 'CLKOUT / CLKOUTb'를 입력 클럭 'CLKIN / CLKINb'에 동기시키는 것을 제어하는 아날로그 제어 전압 'Vctrl'를 생성하는 지연 제어 피드백 블록(200); 및 입력 클럭 'CLKIN / CLKINb'의 주파수를 정수배 또는 분수배로 증배시키기 위해 포워드 패스부(100)와 지연 제어 피드백 블록(200)의 모드 전환 디지털 제어 신호 'Ctrl[1:0]'를 생성하는 증배 제어 피드백 블록(300)를 포함할 수 있다.
이 때, 포워드 패스부(100)는 포워드 패스부(100)는 6-to-2 멀티플렉서(110), 전압 제어 지연 라인(120)을 포함할 수 있다.
이 때, 포워드 패스부(100)는, 차동 입력 클럭 'CLKIN / CLKINb', 차동 출력 클럭 'CLKOUT / CLKOUTb' 그리고 서플라이 전압 및 그라운드 전압을 입력 받고 상기 증배 제어 피드백 블록(300)을 통해 생성되는 'Ctrl[1:0]' 신호를 모드 전환 제어 신호로서 입력 받아 3가지의 모드 변경을 통해 입력 클럭 'CLKIN / CLKINb' 주파수의 정수배 또는 분수배의 주파수를 갖는 차동 출력 클럭 'CLKOUT / CLKOUTb'를 출력할 수 있다.
이 때, 포워드 패스부(100)의 3가지 동작 모드는 입력 클럭 'CLKIN / CLKINb'가 상기 지연 제어 피드백 루프로부터 생성되는 상기 아날로그 제어 전압 'Vctrl'에 의해 설정된 전압 제어 지연 라인(120)의 지연 시간만큼 지연된 출력 클럭 'CLKOUT / CLKOUTb'를 출력하는 상기 포워드 패스부(100)의 전압 제어 지연 라인 모드; 상기 지연 제어 피드백 루프로부터 생성되는 상기 아날로그 제어 전압 'Vctrl'에 의해 설정된 전압 제어 지연 라인(120)의 지연 시간을 반주기로 갖는 출력 클럭 'CLKOUT / CLKOUTb'를 출력하는 전압 제어 오실레이터 모드; 서플라이 전압 및 그라운드 전압을 출력 클럭 'CLKOUT / CLKOUTb'로 출력하는 직류 전압 모드를 포함할 수 있다.
지연 제어 피드백 블록(200)은 위상 검출기(210)와 차지 펌프(220)로 구성되고, 입력 클럭 'CLKIN', 출력 클럭 'CLKOUT' 그리고 상기 증배 제어 피드백 블록(300)으로부터 출력되는 모드 전환 디지털 제어 신호 'Ctrl[0]'를 입력받아 Ctrl[0]가 '1'의 디지털 값인 경우에만 위상 검출 구간으로 진입하여 아날로그 제어 전압 'Vctrl'을 생성할 수 있다.
상기 증배 제어 피드백 블록(300)은 입력 디바이더(310), 논리 제어부(320) 그리고 출력 디바이더(330)를 포함할 수 있다.
상기 증배 제어 피드백 블록(300)은 입력 클럭 'CLKIN', 출력 클럭 'CLKOUT' 그리고 증배비 설정을 위한 디지털 입력 M[n:0], N[n:0](n=정수)을 입력받아 상기 포워드 패스부(100)와 상기 지연 제어 피드백 블록(200)를 제어하는 디지털 제어 신호 'Ctrl[1:0]'을 생성할 수 있다.
상기 증배 제어 피드백 블록(300)으로부터 생성되는 디지털 제어 신호 'Ctrl[1:0]'은 3가지 경우의 다른 디지털 값을 출력하여 상기 포워드 패스부(100)를 전압 제어 오실레이터 모드, 전압 제어 지연 모드, 직류 전압 모드의 3가지 모드로 변환시키고, 상기 지연 제어 피드백 패스를 위상 검출 구간으로 진입시킬 수 있다.
상기 증배 제어 피드백 블록(300)의 입력 디바이더 및 출력 디바이더의 설정에 따라 입력 클럭 주파수가 임의의 N/M만큼 증배된 주파수를 갖는 출력 클럭을 생성해낼 수 있다.
상기 증배 제어 피드백 블록(300)과 상기 포워드 패스부(100)는 각자의 신호를 처리함에 있어서 서로 병렬로 작용하여 종래의 방식들과 다르게 클럭 스큐가 발생하지 않는다.
본 발명의 일실시예에 따르면, 입력 클럭의 주파수를 정수배 또는 분수배로 증배시키기 위한 제어 신호를 생성하는 증배 제어 피드백 블록; 출력 클럭을 입력 클럭에 동기시키기 위한 제어 신호를 생성하는 지연 제어 피드백 블록; 입력 클럭, 출력 클럭, 서플라이 전압과 그라운드 전압과 상기 증배 제어 피드백 블록 및 지연 제어 피드백 블록에서 생성된 제어 신호를 입력 받아 입력 클럭의 정수배 또는 분수배의 주파수를 갖는 출력 클럭을 생성하는 포워드 패스;를 포함하는 멀티플라잉 지연 고정 루프 기반의 주파수 합성기가 제공된다.
상기 증배 제어 피드백 블록은 입력 디바이더, 제어부, 출력 디바이더를 포함하며, 입력 클럭과 출력 클럭 그리고 분배비 설정을 위한 디지털 비트를 입력받아 상기 포워드 패스와 상기 지연 제어 피드백 블록의 모드 전환을 제어하는 디지털 제어 비트를 생성한다.
상기 지연 제어 피드백 블록은 위상 검출기와 차지 펌프로 구성되고 상기 증배 제어 피드백 블록으로부터 생성되는 디지털 제어 비트에 따라 위상 검출 주기를 가지며, 상기 위상 검출 주기 동안 입력 클럭과 출력 클럭 사이의 위상 차이를 검출하여 그에 따라 상기 전압 제어 지연 라인을 제어하는 제어 신호를 생성한다.
상기 포워드 패스는 6-to-2 멀티플렉서와 전압 제어 지연 라인을 포함하며, 상기 증배 제어 피드백 블록으로부터 생성되는 디지털 제어 비트에 따라 전압 제어 지연 라인 모드, 전압 제어 오실레이터 모드 그리고 직류 전압 모드로의 모드 변경을 통해 입력 클럭의 정수배 또는 분수배의 주파수를 갖는 출력 클럭을 출력한다.
본 발명의 실시 예에 따른 방법들은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100 : 포워드 패스부
110 : 6-to-2 멀티플렉서
120 : 전압 제어 지연 라인
121 : 커런트-스타브드 지연 유닛
200 : 지연 제어 피드백 블록
210 : 위상 검출기
220 : 차지 펌프
300 : 증배 제어 피드백 블록
310 : 입력 디바이더
320 : 논리 제어부
330 : 출력 디바이더

Claims (13)

  1. 입력 클럭의 주파수가 정수배 또는 분수배로 증배된 주파수를 가지는 출력 클럭을 출력하는 포워드 패스부;
    상기 출력 클럭을 입력 클럭에 동기시키는 것을 제어하는 제어 전압을 생성하는 지연 제어 피드백 블록; 및
    상기 입력 클럭의 주파수를 정수배 또는 분수배로 증배시키기 위해 상기 포워드 패스부와 상기 지연 제어 피드백 블록에 적용할 모드 전환을 위한 제어 신호를 생성하는 증배 제어 피드백 블록
    을 포함하고,
    상기 증배 제어 피드백 블록과 포워드 패스부는,
    입력 클럭과 출력 클럭 간의 클럭 스큐가 발생하지 않도록 서로 병렬적으로 신호를 처리하는 주파수 합성기.
  2. 입력 클럭의 주파수가 정수배 또는 분수배로 증배된 주파수를 가지는 출력 클럭을 출력하는 포워드 패스부;
    상기 출력 클럭을 입력 클럭에 동기시키는 것을 제어하는 제어 전압을 생성하는 지연 제어 피드백 블록; 및
    상기 입력 클럭의 주파수를 정수배 또는 분수배로 증배시키기 위해 상기 포워드 패스부와 상기 지연 제어 피드백 블록에 적용할 모드 전환을 위한 제어 신호를 생성하는 증배 제어 피드백 블록
    을 포함하고,
    상기 포워드 패스부는,
    상기 지연 제어 피드백 블록으로부터 입력된 제어 전압과 상기 증배 제어 피드백 블록으로부터 입력된 제어 신호를 이용하여 입력 클럭의 주파수를 정수배 또는 분수배만큼 증배시키는 주파수 합성기.
  3. 입력 클럭의 주파수가 정수배 또는 분수배로 증배된 주파수를 가지는 출력 클럭을 출력하는 포워드 패스부;
    상기 출력 클럭을 입력 클럭에 동기시키는 것을 제어하는 제어 전압을 생성하는 지연 제어 피드백 블록; 및
    상기 입력 클럭의 주파수를 정수배 또는 분수배로 증배시키기 위해 상기 포워드 패스부와 상기 지연 제어 피드백 블록에 적용할 모드 전환을 위한 제어 신호를 생성하는 증배 제어 피드백 블록
    을 포함하고,
    상기 포워드 패스부는,
    상기 입력 클럭, 출력 클럭, 서플라이 전압 및 그라운드 전압을 입력받고, 상기 증배 제어 피드백 블록으로부터 입력된 제어 신호에 기초한 동작 모드의 변경을 통해 입력 클럭의 주파수를 정수배 또는 분수배만큼 증배한 주파수를 갖는 출력 클럭을 출력하는 주파수 합성기.
  4. 제3항에 있어서,
    상기 포워드 패스부는,
    입력 클럭이 지연 제어 피드백 블록으로부터 생성되는 제어 전압에 의해 설정된 전압 제어 지연 라인의 지연 시간만큼 지연된 출력 클럭을 출력하는 전압 제어 지연 라인 모드;
    입력 클럭이 지연 제어 피드백 블록으로부터 생성되는 제어 전압에 의해 설정된 전압 제어 지연 라인의 지연 시간을 반주기로 갖는 출력 클럭을 출력하는 전압 제어 오실레이터 모드; 및
    서플라이 전압 및 그라운드 전압을 출력 클럭으로 출력하는 직류 전압 모드
    를 포함하는 동작 모드의 변경을 통해 입력 클럭의 주파수에 대해 정수배 또는 분수배만큼 증배된 주파수를 가지는 출력 클럭을 출력하는 주파수 합성기.
  5. 입력 클럭의 주파수가 정수배 또는 분수배로 증배된 주파수를 가지는 출력 클럭을 출력하는 포워드 패스부;
    상기 출력 클럭을 입력 클럭에 동기시키는 것을 제어하는 제어 전압을 생성하는 지연 제어 피드백 블록; 및
    상기 입력 클럭의 주파수를 정수배 또는 분수배로 증배시키기 위해 상기 포워드 패스부와 상기 지연 제어 피드백 블록에 적용할 모드 전환을 위한 제어 신호를 생성하는 증배 제어 피드백 블록
    을 포함하고,
    상기 지연 제어 피드백 블록은,
    증배 제어 피드백 블록으로부터 전달된 제어 신호에 기초하여 입력 클럭과 출력 클럭 간의 위상 차이를 검출하는 위상 검출 구간으로 진입하고, 상기 위상 검출 구간에서 제어 전압을 생성하는 주파수 합성기.
  6. 제5항에 있어서,
    상기 지연 제어 피드백 블록은,
    상기 증배 제어 피드백 블록으로부터 전달된 제어 신호가 1인 경우, 위상 검출 구간으로 진입하는 주파수 합성기.
  7. 제5항에 있어서,
    상기 포워드 패스부는,
    상기 지연 제어 피드백 블록이 위상 검출 구간으로 진입하면, 동작 모드가 전압 제어 지연 라인 모드로 설정되는 주파수 합성기.
  8. 입력 클럭의 주파수가 정수배 또는 분수배로 증배된 주파수를 가지는 출력 클럭을 출력하는 포워드 패스부;
    상기 출력 클럭을 입력 클럭에 동기시키는 것을 제어하는 제어 전압을 생성하는 지연 제어 피드백 블록; 및
    상기 입력 클럭의 주파수를 정수배 또는 분수배로 증배시키기 위해 상기 포워드 패스부와 상기 지연 제어 피드백 블록에 적용할 모드 전환을 위한 제어 신호를 생성하는 증배 제어 피드백 블록
    을 포함하고,
    상기 증배 제어 피드백 블록은,
    상기 입력 클럭과 출력 클럭 간의 증배비인 N/M (N, M은 정수)를 이용하여 상기 포워드 패스부와 지연 제어 피드백 블록을 제어하는 제어 신호를 생성하는 주파수 합성기.
  9. 제8항에 있어서,
    상기 증배 제어 피드백 블록은,
    상기 포워드 패스부를 전압 제어 오실레이터 모드, 전압 제어 지연 모드 및 전류 전압 모드 간의 동작 모드를 변환시키고,
    상기 지연 제어 피드백 블록을 위상 검출 구간으로 진입시키도록 서로 다른 경우의 제어 신호를 생성하는 주파수 합성기.
  10. 입력 클럭의 주파수가 정수배 또는 분수배로 증배된 주파수를 가지는 출력 클럭을 출력하는 포워드 패스부;
    상기 출력 클럭을 입력 클럭에 동기시키는 것을 제어하는 제어 전압을 생성하는 지연 제어 피드백 블록; 및
    상기 입력 클럭의 주파수를 정수배 또는 분수배로 증배시키기 위해 상기 포워드 패스부와 상기 지연 제어 피드백 블록에 적용할 모드 전환을 위한 제어 신호를 생성하는 증배 제어 피드백 블록
    을 포함하고,
    상기 증배 제어 피드백 블록은,
    입력 디바이더 및 출력 디바이더의 설정에 따라 입력 클럭의 주파수가 N/M만큼 증배된 주파수를 갖는 출력 클럭을 생성하도록 제어 신호를 생성하는 주파수 합성기.
  11. 삭제
  12. 입력 클럭의 주파수가 정수배 또는 분수배로 증배된 주파수를 가지는 출력 클럭을 출력하는 포워드 패스부;
    상기 출력 클럭을 입력 클럭에 동기시키는 것을 제어하는 제어 전압을 생성하는 지연 제어 피드백 블록; 및
    상기 입력 클럭의 주파수를 정수배 또는 분수배로 증배시키기 위해 상기 포워드 패스부와 상기 지연 제어 피드백 블록에 적용할 모드 전환을 위한 제어 신호를 생성하는 증배 제어 피드백 블록
    을 포함하고,
    상기 포워드 패스부는,
    상기 지연 제어 피드백 블록으로부터 전달된 제어 전압의 레벨이 증가하는 경우, 전압 제어 지연 라인에 포함된 복수의 단으로 구성된 지연 유닛의 전압 레벨이 증가하여 전압 제어 지연 라인의 지연 시간이 감소시키는 주파수 합성기.
  13. 입력 클럭의 주파수가 정수배 또는 분수배로 증배된 주파수를 가지는 출력 클럭을 출력하는 포워드 패스부;
    상기 출력 클럭을 입력 클럭에 동기시키는 것을 제어하는 제어 전압을 생성하는 지연 제어 피드백 블록; 및
    상기 입력 클럭의 주파수를 정수배 또는 분수배로 증배시키기 위해 상기 포워드 패스부와 상기 지연 제어 피드백 블록에 적용할 모드 전환을 위한 제어 신호를 생성하는 증배 제어 피드백 블록
    을 포함하고,
    상기 지연 제어 피드백 블록은,
    상기 입력 클럭과 출력 클럭 간의 위상 에러에 기초하여 포워드 패스부의 전압 제어 지연 라인을 제어하는 제어 전압의 전압 레벨을 상승 또는 하강시킬 수 있는 주파수 합성기.
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