KR20080014193A - 딜레이 셀들의 개수를 줄이기 위한 지연 고정 루프 및 지연신호 생성 방법 - Google Patents

딜레이 셀들의 개수를 줄이기 위한 지연 고정 루프 및 지연신호 생성 방법 Download PDF

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Abstract

지연 고정 루프는 딜레이 라인 및 위상 주파수 검출기를 포함한다. 딜레이 라인은 입력 신호를 소정의 시간 동안 순차적으로 지연하여 N/2 개의 (N은 2 이상의 짝수이고 소정의 출력해야하는 딜레이 신호들의 개수) 지연 신호들 및 상기 지연 신호들 각각에 대한 반전 신호들을 생성하고, 상기 지연 신호들 및 상기 반전 신호들 중 상기 입력 신호의 듀티 비에 상응하는 하나를 비교 신호로 출력한다. 위상 주파수 검출기는 상기 비교 신호와 현재의 입력 신호를 기초로 위상 및 주파수를 비교하고, 상기 비교 결과를 기초로 제어 신호들을 출력한다. 따라서 지연 고정 루프내의 딜레이 라인에 포함된 딜레이 셀들의 개수를 줄일 수 있다.
DLL, 지연 고정 루프, 딜레이 셀

Description

딜레이 셀들의 개수를 줄이기 위한 지연 고정 루프 및 지연 신호 생성 방법{DELAY LOCKED LOOP AND METHOD OF GENERATING DELAY SIGNALS FOR REDUCING THE NUMBER OF DELAY CELLS}
도 1은 일반적인 지연 고정 루프(DLL, Delay Locked Loop)를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 지연 고정 루프를 나타내는 블록도이다.
도 3은 도 2의 지연 고정 루프의 출력 신호들을 나타내는 타이밍도이다.
도 4는 본 발명의 다른 일 실시예에 따른 지연 고정 루프를 나타내는 블록도이다.
도 5는 듀티 비가 50% 보다 작은 외부 클록 신호의 예를 나타내는 타이밍도이다.
도 6은 도 4의 지연 고정 루프의 출력 신호들을 나타내는 타이밍도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 지연 고정 루프를 나타내는 블록도이다.
도 8는 듀티 비가 50% 보다 큰 외부 클록 신호의 예를 나타내는 타이밍도이다.
도 9는 도 7의 지연 고정 루프의 출력 신호들을 나타내는 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
210 : 딜레이 라인 220 : 위상 주파수 검출기
본 발명은 지연 고정 루프(DLL, Delay Locked Loop)에 관한 것으로 특히, 딜레이 라인에 포함된 딜레이 셀들의 개수를 줄이기 위한 지연 고정 루프 및 지연 고정 루프의 방법에 관한 것이다.
일반적으로, 지연 고정 루프(DLL, Delay Locked Loop)는 집적 회로의 동기화를 위하여 사용되는 회로이다.
지연 고정 루프는 집적 회로를 동기화시키기 위하여, 외부 클록과 동일한 주파수를 갖으나 각각의 위상 관계는 서로 다른 복수개의 내부 클록들을 생성한다. 즉, 지연 고정 루프는 외부 클록의 한주기를 N 개의 동일한 위상차를 갖는 N 개의 내부 클록들을 생성하며, N 개의 내부 클록들을 2π/N 의 위상차를 가진다.
지연 고정 루프는 N 개의 클록 신호들을 생성하기 위하여 N 개의 딜레이 셀들을 가지는 딜레이 라인을 포함하며, 외부 클록과 내부 클록의 위상차를 검출하기 위한 위상 주파수 검출기(PFD, Phase Frequency Detector), 딜레이 라인에 포함된 딜레이 셀들의 제어 전압을 생성하기 위한 펌프(CP, Charge Pump) 및 루프 필터를 포함한다.
일반적으로 지연 고정 루프 내의 딜레이 라인에 포함된 딜레이 셀의 개수가 증가함에 따라 지연 고정 루프의 스위칭 노이즈가 증가하는 문제점이 발생하고, 또한 지연 고정 루프의 면적이 증가하는 단점이 있다.
본 발명의 목적은 상기 종래 기술의 문제점을 해결하기 위하여 딜레이 라인에 포함된 딜레이 셀의 개수를 줄이기 위한 지연 고정 루프를 제공하는데 있다.
본 발명의 다른 목적은 상기 종래 기술의 문제점을 해결하기 위하여 딜레이 라인에 포함된 딜레이 셀의 개수를 줄이기 위한 지연 신호 생성 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 지연 고정 루프는 입력 신호를 소정의 시간 동안 순차적으로 지연하여 N/2 개의 (N은 2 이상의 짝수이고 소정의 출력해야하는 딜레이 신호들의 개수) 지연 신호들 및 상기 지연 신호들 각각에 대한 반전 신호들을 생성하고, 상기 지연 신호들 및 상기 반전 신호들 중 상기 입력 신호의 듀티 비에 상응하는 하나를 비교 신호로 출력하는 딜레이 라인 및 상기 비교 신호와 현재의 입력 신호를 기초로 위상 및 주파수를 비교하고, 상기 비교 결과를 기초로 제어 신호들을 출력하는 위상 주파수 검출기를 포함한다.
예를 들어, 상기 입력 신호의 듀티 비가 50%인 경우에는 상기 딜레이 라인은 N/2 번째 지연 신호에 대한 반전된 신호를 상기 위상 주파수 검출기에 출력할 수 있고, 상기 입력 신호의 듀티 비가 50% 미만인 경우에는 상기 딜레이 라인은 N X (H/T) 번째 지연 신호(T는 입력 신호의 주기, H는 입력 신호의 하이 레벨 구간)에 대한 반전된 신호를 상기 위상 주파수 검출기에 출력할 수 있으며, 상기 입력 신호의 듀티 비가 50% 초과인 경우에는 상기 딜레이 라인은 상기 입력 신호를 반전한 신호를 기초로 동작하고, 상기 딜레이 라인은 N X (L/T) 번째 지연 신호(T는 입력 신호의 주기, L은 입력 신호의 로우 레벨 구간)에 대한 반전 신호를 상기 위상 주파수 검출기에 출력할 수 있다.
루프 필터는 전류량을 기초로 전압을 제어하여 상기 딜레이 라인의 소정의 시간을 조절할 수 있으며, 펌프는 상기 제어 신호들을 기초로 상기 루프 필터의 전류량을 제어할 수 있다.
상기 목적을 달성하기 위하여 본 발명의 딜레이 신호 생성 방법은 입력 신호를 소정의 시간 동안 순차적으로 지연하여 N/2 개의 (N은 2 이상의 짝수이고 소정의 출력해야하는 딜레이 신호들의 개수) 지연 신호들 및 상기 지연 신호들 각각에 대한 반전 신호들을 생성하는 단계, 상기 지연 신호들 및 상기 반전 신호들 중 상기 입력 신호의 듀티 비에 상응하는 하나를 비교 신호로 출력하는 단계, 상기 비교 신호와 현재의 입력 신호를 기초로 위상 및 주파수를 비교하는 단계 및 상기 비교 결과를 기초로 제어 신호들을 출력하는 단계를 포함한다.
예를 들어, 상기 지연 신호들 및 상기 반전 신호들 중 상기 입력 신호의 듀티 비에 상응하는 하나를 비교 신호로 출력하는 단계는 상기 입력 신호의 듀티 비가 50%인 경우에는 상기 딜레이 라인은 N/2 번째 지연 신호에 대한 반전 신호를 상기 위상 주파수 검출기에 출력하는 단계, 또는 상기 입력 신호의 듀티 비가 50% 미만인 경우에는 상기 딜레이 라인은 N X (H/T) 번째 지연 신호(T는 입력 신호의 주 기, H는 입력 신호의 하이 레벨 구간)를 반전시킨 신호를 상기 위상 주파수 검출기에 출력하는 단계를 포함할 수 있다.
입력 신호를 소정의 시간 동안 순차적으로 지연하여 N/2 개의 (N은 2 이상의 짝수이고 소정의 출력해야하는 딜레이 신호들의 개수) 지연 신호들 및 상기 지연 신호들 각각에 대한 반전 신호들을 생성하는 단계는 상기 입력 신호를 반전시키는 단계를 포함할 수 있고, 상기 지연 신호들 및 상기 반전 신호들 중 상기 입력 신호의 듀티 비에 상응하는 하나를 비교 신호로 출력하는 단계는 N X (L/T) 번째 지연 신호(T는 입력 신호의 주기, L은 입력 신호의 로우 레벨 구간)에 대한 반전 신호를 상기 위상 주파수 검출기에 출력하는 단계를 포함할 수 있다.
또한, 딜레이 신호 생성 방법은 상기 제어 신호들을 기초로 전류량을 제어하는 단계 및 상기 제어된 전류량을 기초로 전압을 제어하여 상기 딜레이 라인의 소정의 시간을 조절하는 단계를 더 포함할 수 있다.
따라서 지연 고정 루프내의 딜레이 라인에 포함된 딜레이 셀들의 개수를 줄일 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하 본 발명의 실시예들을 도면과 함께 설명하고자 한다.
도 1은 일반적인 지연 고정 루프(DLL, Delay Locked Loop)를 나타내는 블록도이다.
도 1을 참조하면, 지연 고정 루프(100)는 딜레이 라인(110), 위상 주파수 검출기(120), 펌프(130) 및 루프 필터(140)를 포함한다.
딜레이 라인(110)은 N 개의 딜레이 셀들을 포함하고, 각각의 딜레이 셀들(111~114)은 입력 신호에 대하여 2π/N 의 위상차를 가지는 신호를 순차적으로 생성한다.
위상 주파수 검출기(PFD, Phase Frequency Detector)(120)는 외부 입력 신호와 N 번째 딜레이 셀(114)의 출력 신호를 기초로 위상차를 검출한다.
예를 들어, 외부 입력 신호의 위상차가 N 번째 딜레이 셀(114)의 위상차보다 큰 경우에는 위상 주파수 검출기(120)는 제1 제어 신호(예를 들어, UP 신호)를 출력하여 각 딜레이 셀들(111~114)의 위상차를 증가시킬 수 있고, 외부 입력 신호의 위상차가 N 번째 딜레이 셀(114)의 위상차보다 작은 경우에는 위상 주파수 검출기(120)는 제2 제어 신호(예를 들어, DN 신호)를 출력하여 각 딜레이 셀들(111~114)의 위상차를 감소시킬 수 있다.
펌프(130)는 위상 주파수 검출기(120)로부터 출력된 제어 신호들을 기초로 루프 필터(140)의 전류를 풀-다운 또는 풀-업한다. 즉, 루프 필터(140)의 전류량을 제어한다.
루프 필터(140)는 전류량을 기초로 전압을 제어하여 상기 딜레이 라인의 소정의 시간을 조절한다.
즉, 지연 고정 루프(110)는 N 개의 딜레이 셀들(111~114)을 이용하여 N 개의 내부 클록들(딜레이 신호들)을 생성한다.
도 2는 본 발명의 일 실시예에 따른 지연 고정 루프를 나타내는 블록도이다.
도 2에서 지연 고정 루프(200)는 듀티 비가 50% 인 외부 클록 신호를 입력받는다고 가정하였다.
도 2를 참조하면, 지연 고정 루프(120)는 딜레이 라인(210), 위상 주파수 검 출기(220), 펌프(130) 및 루프 필터(140)를 포함한다.
딜레이 라인(210)은 N/2 개의 딜레이 셀들(211~214) 및 각각의 딜레이 셀들(213~214)에 상응하는 인버터들(215~129)을 포함한다. 각각의 딜레이 셀들(111~114)은 입력 신호에 대하여 2π/N 의 위상차를 가지는 신호를 순차적으로 생성한다. 각각의 딜레이 셀들(211~214)에 상응하는 인버터들(215~219)은 입력 신호에 대하여 π 위상차를 가지는 신호를 순차적으로 생성한다. 따라서 딜레이 라인(210)은 N/2 개의 딜레이 셀들만을 사용하여 N 개의 딜레이 신호들을 생성할 수 있다.
또한, 딜레이 라인(210)은 N/2 번째 딜레이 셀(214)로부터 출력된 신호를 비교 신호로 위상 주파수 검출기(220)에 출력한다.
즉, 딜레이 라인(210)은 입력 신호를 소정의 시간 동안 순차적으로 지연하여 N/2 개의 (N은 2 이상의 짝수이고 소정의 출력해야하는 딜레이 신호들의 개수) 지연 신호들 및 지연 신호들 각각에 대한 반전 신호들을 생성하고, 지연 신호들 및 반전 신호들 중 상기 입력 신호의 듀티 비 50%에 상응하는 하나(N/2 번째 딜레이 셀(114)의 출력 신호)를 비교 신호로 출력한다.
위상 주파수 검출기(220)는 외부 입력 신호와 N/2 번째 딜레이 셀(114)의 출력 신호를 기초로 위상차를 검출하여 제어 신호들을 출력한다. 즉, 위상 주파수 검출기(220)는 비교 신호와 현재의 입력 신호를 기초로 위상 및 주파수를 비교하고, 상기 비교 결과를 기초로 제어 신호들을 출력한다.
도 3은 도 2의 지연 고정 루프의 출력 신호들을 나타내는 타이밍도이다.
도 3에 있어, 논리 하이인 신호들(P0~P4)은 각각 딜레이 셀들(211~214)에 의하여 출력된 신호들에 상응하며, 논리 로우인 신호들(P0'~P4')은 각각 인버터들(215~219)에 의하여 출력된 신호들에 상응한다.
도 4는 본 발명의 다른 일 실시예에 따른 지연 고정 루프를 나타내는 블록도이다.
도 4에서 지연 고정 루프(400)는 듀티 비가 50% 보다 작은 외부 클록 신호를 입력받는다고 가정하였고, 도 5는 듀티 비가 50% 보다 작은 외부 클록 신호의 예를 나타내는 타이밍도이다.
도 4를 참조하면, 지연 고정 루프(400)는 딜레이 라인(430), 위상 주파수 검출기(440), 펌프(140) 및 루프 필터(150)를 포함한다.
딜레이 라인(430)은 딜레이 셀 블록(410) 및 복제 딜레이 셀 블록(420)을 포함하며, 총 N/2 개의 딜레이 셀들을 포함한다.
딜레이 셀 블록(410)은 M 개의 딜레이 셀들(411~414) 및 각각의 딜레이 셀들(411~414)에 상응하는 인버터들(415~419)을 포함한다. 각각의 딜레이 셀들(411~414)은 입력 신호에 대하여 2π/N 의 위상차를 가지는 신호를 순차적으로 생성한다. 각각의 딜레이 셀들(411~414)에 상응하는 인버터들(415~429)은 입력 신호에 대하여 π 위상차를 가지는 신호를 순차적으로 생성한다.
복제 딜레이 셀 블록(420)은 (N-2M)/2 개의 딜레이 셀들(421~424) 및 각각의 딜레이 셀들(421~424)에 상응하는 인버터들(425~428)을 포함한다. 각각의 딜레이 셀들(421~424)은 입력 신호에 대하여 2π/N 의 위상차를 가지는 신호를 순차적으로 생성한다. 각각의 딜레이 셀들(421~424)에 상응하는 인버터들(425~428)은 입력 신호에 대하여 π 위상차를 가지는 신호를 순차적으로 생성한다.
딜레이 라인(430)은 입력 신호를 소정의 시간 동안 순차적으로 지연하여 N/2 개의 (N은 2 이상의 짝수이고 소정의 출력해야하는 딜레이 신호들의 개수) 지연 신호들 및 지연 신호들 각각에 대한 반전 신호들을 생성하고, 지연 신호들 및 반전 신호들 중 입력 신호의 듀티 비(50% 미만)에 상응하는 하나(M 번째 딜레이 셀(414)의 출력 신호)를 비교 신호로 출력한다.
즉, 딜레이 라인(430)은 입력 신호의 듀티 비가 50% 미만인 경우에는 딜레이 라인은 N X (H/T) 번째 지연 신호(T는 입력 신호의 주기, H는 입력 신호의 하이 레벨 구간)에 대한 반전된 신호를 비교 신호로 출력한다.
따라서 딜레이 라인(410)은 외부 신호의 듀티 비가 50% 보다 작은 경우라도 N/2 개의 딜레이 셀들만을 사용하여 N 개의 딜레이 신호들을 생성할 수 있다.
위상 주파수 검출기(440)는 외부 입력 신호와 M 번째 딜레이 셀(414)의 출력 신호를 기초로 위상차를 검출하여 제어 신호들을 출력한다. 즉, 위상 주파수 검출기(440)는 비교 신호와 다음의 입력 신호를 기초로 위상 및 주파수를 비교하고, 상기 비교 결과를 기초로 제어 신호들을 출력한다.
도 6은 도 4의 지연 고정 루프의 출력 신호들을 나타내는 타이밍도이다.
도 6에 있어, P0~P4 신호들은 각각 딜레이 셀들(411~414)에 의하여 출력된 신호들에 상응하며, P0'~P4' 신호들을 각각 인버터들(415~419)에 의하여 출력된 신호들에 상응한다. 또한, P0''~P4'' 신호들은 각각 딜레이 셀들(421~424)에 의하여 출력된 신호들에 상응하며, P0'''~P4''' 신호들은 각각 인버터들(425~428)에 의하여 출력된 신호들에 상응한다.
도 7은 본 발명의 또 다른 일 실시예에 따른 지연 고정 루프를 나타내는 블록도이다.
도 7에서 지연 고정 루프(700)는 듀티 비가 50% 보다 큰 외부 클록 신호를 입력받는다고 가정하였고, 도 8는 듀티 비가 50% 보다 큰 외부 클록 신호의 예를 나타내는 타이밍도이다.
도 7을 참조하면, 지연 고정 루프(700)는 딜레이 라인(730), 위상 주파수 검출기(740), 펌프(140) 및 루프 필터(150)를 포함한다.
딜레이 라인(730)은 딜레이 셀 블록(710) 및 복제 딜레이 셀 블록(720)을 포함하며, 총 N/2 개의 딜레이 셀들을 포함한다.
딜레이 라인(730)은 반전된 입력 신호(FINB)를 입력받는다. 즉, 딜레이 라인(730)은 상기 입력 신호를 반전한 신호를 기초로 동작한다.
딜레이 셀 블록(710)은 M 개의 딜레이 셀들(711~714) 및 각각의 딜레이 셀들(711~714)에 상응하는 인버터들(715~719)을 포함한다. 각각의 딜레이 셀들(711~714)은 입력 신호에 대하여 2π/N 의 위상차를 가지는 신호를 순차적으로 생성한다. 각각의 딜레이 셀들(711~714)에 상응하는 인버터들(715~729)은 입력 신호에 대하여 π 위상차를 가지는 신호를 순차적으로 생성한다.
복제 딜레이 셀 블록(720)은 (N-2M)/2 개의 딜레이 셀들(721~724) 및 각각의 딜레이 셀들(721~724)에 상응하는 인버터들(725~728)을 포함한다. 각각의 딜레이 셀들(721~724)은 입력 신호에 대하여 2π/N 의 위상차를 가지는 신호를 순차적으로 생성한다. 각각의 딜레이 셀들(721~724)에 상응하는 인버터들(725~728)은 입력 신호에 대하여 π 위상차를 가지는 신호를 순차적으로 생성한다.
딜레이 라인(730)은 입력 신호를 소정의 시간 동안 순차적으로 지연하여 N/2 개의 (N은 2 이상의 짝수이고 소정의 출력해야하는 딜레이 신호들의 개수) 지연 신호들 및 지연 신호들 각각에 대한 반전 신호들을 생성하고, 지연 신호들 및 반전 신호들 중 입력 신호의 듀티 비(50% 초과)에 상응하는 하나(M 번째 딜레이 셀(714)의 출력 신호)를 비교 신호로 출력한다.
즉, 딜레이 라인(430)은 입력 신호의 듀티 비가 50% 초과인 경우에는 딜레이 라인은 N X (L/T) 번째 지연 신호(T는 입력 신호의 주기, L은 입력 신호의 로우 레벨 구간)에 대한 반전된 신호를 비교 신호로 출력한다.
따라서 딜레이 라인(410)은 외부 신호의 듀티 비가 50% 보다 큰 경우라도 N/2 개의 딜레이 셀들만을 사용하여 N 개의 딜레이 신호들을 생성할 수 있다.
위상 주파수 검출기(740)는 외부 입력 신호와 M 번째 딜레이 셀(714)의 출력 신호를 기초로 위상차를 검출하여 제어 신호들을 출력한다. 즉, 위상 주파수 검출기(740)는 비교 신호와 다음의 입력 신호를 기초로 위상 및 주파수를 비교하고, 상기 비교 결과를 기초로 제어 신호들을 출력한다.
도 9는 도 7의 지연 고정 루프의 출력 신호들을 나타내는 타이밍도이다.
도 9에 있어, P0~P4 신호들은 각각 딜레이 셀들(711~714)에 의하여 출력된 신호들에 상응하며, P0'~P4' 신호들을 각각 인버터들(715~719)에 의하여 출력된 신 호들에 상응한다. 또한, P0''~P4'' 신호들은 각각 딜레이 셀들(721~724)에 의하여 출력된 신호들에 상응하며, P0'''~P4''' 신호들은 각각 인버터들(725~728)에 의하여 출력된 신호들에 상응한다.
상술한 바와 같이 본 발명에서는 딜레이 라인에 포함된 딜레이 셀의 개수를 줄일 수 있다.
또한, 딜레이 셀의 개수를 줄여 지연 고정 루프의 스위칭 노이즈 및 면적을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 입력 신호를 소정의 시간 동안 순차적으로 지연하여 N/2 개의 (N은 2 이상의 짝수이고 소정의 출력해야하는 딜레이 신호들의 개수) 지연 신호들 및 상기 지연 신호들 각각에 대한 반전 신호들을 생성하고, 상기 지연 신호들 및 상기 반전 신호들 중 상기 입력 신호의 듀티 비에 상응하는 하나를 비교 신호로 출력하는 딜레이 라인; 및
    상기 비교 신호와 현재의 입력 신호를 기초로 위상 및 주파수를 비교하고, 상기 비교 결과를 기초로 제어 신호들을 출력하는 위상 주파수 검출기를 포함하는 딜레이 고정 루프(Delay Locked Loop).
  2. 제1항에 있어서, 상기 입력 신호의 듀티 비가 50%인 경우에는 상기 딜레이 라인은 N/2 번째 지연 신호에 대한 반전된 신호를 상기 위상 주파수 검출기에 출력하는 것을 특징으로 하는 딜레이 고정 루프.
  3. 제1항에 있어서, 상기 입력 신호의 듀티 비가 50% 미만인 경우에는 상기 딜레이 라인은 N X (H/T) 번째 지연 신호(T는 입력 신호의 주기, H는 입력 신호의 하이 레벨 구간)에 대한 반전된 신호를 상기 위상 주파수 검출기에 출력하는 것을 특징으로 하는 딜레이 고정 루프.
  4. 제1항에 있어서, 상기 입력 신호의 듀티 비가 50% 초과인 경우에는 상기 딜레이 라인은 상기 입력 신호를 반전한 신호를 기초로 동작하고, 상기 딜레이 라인은 N X (L/T) 번째 지연 신호(T는 입력 신호의 주기, L은 입력 신호의 로우 레벨 구간)에 대한 반전 신호를 상기 위상 주파수 검출기에 출력하는 것을 특징으로 하는 딜레이 고정 루프.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    전류량을 기초로 전압을 제어하여 상기 딜레이 라인의 소정의 시간을 조절하는 루프 필터; 및
    상기 제어 신호들을 기초로 상기 루프 필터의 전류량을 제어하는 펌프를 더 포함하는 것을 특징으로 하는 딜레이 고정 루프.
  6. 입력 신호를 소정의 시간 동안 순차적으로 지연하여 N/2 개의 (N은 2 이상의 짝수이고 소정의 출력해야하는 딜레이 신호들의 개수) 지연 신호들 및 상기 지연 신호들 각각에 대한 반전 신호들을 생성하는 단계;
    상기 지연 신호들 및 상기 반전 신호들 중 상기 입력 신호의 듀티 비에 상응하는 하나를 비교 신호로 출력하는 단계;
    상기 비교 신호와 현재의 입력 신호를 기초로 위상 및 주파수를 비교하는 단계; 및
    상기 비교 결과를 기초로 제어 신호들을 출력하는 단계를 포함하는 딜레이 신호 생성 방법.
  7. 제6항에 있어서, 상기 지연 신호들 및 상기 반전 신호들 중 상기 입력 신호의 듀티 비에 상응하는 하나를 비교 신호로 출력하는 단계는 상기 입력 신호의 듀티 비가 50%인 경우에는 상기 딜레이 라인은 N/2 번째 지연 신호에 대한 반전 신호를 상기 위상 주파수 검출기에 출력하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제6항에 있어서, 상기 지연 신호들 및 상기 반전 신호들 중 상기 입력 신호의 듀티 비에 상응하는 하나를 비교 신호로 출력하는 단계는 상기 입력 신호의 듀티 비가 50% 미만인 경우에는 상기 딜레이 라인은 N X (H/T) 번째 지연 신호(T는 입력 신호의 주기, H는 입력 신호의 하이 레벨 구간)를 반전시킨 신호를 상기 위상 주파수 검출기에 출력하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 입력 신호를 소정의 시간 동안 순차적으로 지연하여 N/2 개의 (N은 2 이상의 짝수이고 소정의 출력해야하는 딜레이 신호들의 개수) 지연 신호들 및 상기 지연 신호들 각각에 대한 반전 신호들을 생성하는 단계는 상기 입력 신호를 반전시키는 단계를 포함하고,
    상기 지연 신호들 및 상기 반전 신호들 중 상기 입력 신호의 듀티 비에 상응하는 하나를 비교 신호로 출력하는 단계는 N X (L/T) 번째 지연 신호(T는 입력 신 호의 주기, L은 입력 신호의 로우 레벨 구간)에 대한 반전 신호를 상기 위상 주파수 검출기에 출력하는 것을 특징으로 하는 방법.
  10. 제6항 내지 제9항 중 어느 한 항에 있어서,
    상기 제어 신호들을 기초로 전류량을 제어하는 단계; 및
    상기 제어된 전류량을 기초로 전압을 제어하여 상기 딜레이 라인의 소정의 시간을 조절하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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