JP2011254218A - 位相差検出回路、定遅延時間周波数分周回路、および位相同期回路 - Google Patents
位相差検出回路、定遅延時間周波数分周回路、および位相同期回路 Download PDFInfo
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Abstract
【課題】より高い周波数において、高い精度で出力信号の位相(タイミング)変動を抑えることのできる位相差検出回路、定遅延時間周波数分周回路、および位相同期回路を得る。
【解決手段】入力信号をN分周し、パルス幅が前記入力信号の周期のB倍となる出力信号を生成し、ここで、Nは、任意の整数であり、Bは0<B<Nを満たす整数ではない実数として規定される分数パルス幅出力分周器(1)と、入力信号と出力信号の排他的論理和信号を生成する演算回路(2)と、排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、入力信号に対する出力信号の遅延時間に相当する値を位相差検出信号として出力する低域通過フィルタ(3)とを備える。
【選択図】図1
【解決手段】入力信号をN分周し、パルス幅が前記入力信号の周期のB倍となる出力信号を生成し、ここで、Nは、任意の整数であり、Bは0<B<Nを満たす整数ではない実数として規定される分数パルス幅出力分周器(1)と、入力信号と出力信号の排他的論理和信号を生成する演算回路(2)と、排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、入力信号に対する出力信号の遅延時間に相当する値を位相差検出信号として出力する低域通過フィルタ(3)とを備える。
【選択図】図1
Description
本発明は、異なる周波数間の位相を高精度で検出する位相差検出回路、定遅延時間周波数分周回路、および位相同期回路に関する。
図11は、一般的なPLL回路のブロック図である。PLL回路(Phase−Locked Loop回路:位相同期回路)は、入力された基準信号の分周信号と、VCO(Voltage Controlled Oscillator:電圧制御発振器)7の出力の分周信号との位相を比較する。そして、その比較結果をVCO7の周波数制御端子にフィードバックすることで、VCO出力信号(=PLL出力信号)を基準信号に位相同期させる回路である。
ここで、PLLを構成するバッファや分周器の遅延時間や位相周波数比較器5の特性に変動がある場合には、基準信号に対するVCO出力信号の位相差が変動する。このPLL出力信号の位相変動は、例えば、共通の基準信号が入力される複数のPLL回路を有するシステムに適用する際には、問題となる場合がある。そこで、例えば、基準信号が同一の複数のPLLに対して出力信号間の位相差を自動的に調整する方法がある(例えば、特許文献1参照)。
しかしながら、従来技術には、以下のような課題がある。
この特許文献1における回路は、出力信号のタイミング(位相)をタイミング検出回路で検出し、遅延回路を制御して、2つのPLL出力信号のタイミングを揃える構成を備えている。しかしながら、このタイミング検出回路は、位相の違う複数のクロックを利用した構成であり、この複数のクロック間による位相差の精度でしか、タイミング検出ができない。すなわち、出力タイミングの制御精度に限界がある。
この特許文献1における回路は、出力信号のタイミング(位相)をタイミング検出回路で検出し、遅延回路を制御して、2つのPLL出力信号のタイミングを揃える構成を備えている。しかしながら、このタイミング検出回路は、位相の違う複数のクロックを利用した構成であり、この複数のクロック間による位相差の精度でしか、タイミング検出ができない。すなわち、出力タイミングの制御精度に限界がある。
特に、PLLの出力周波数が高くなると、タイミング検出に用いられる複数のクロックの管理が難しくなり、タイミング検出回路自体の実現も難しくなる。
本発明は、前記のような課題を解決するためになされたものであり、より高い周波数において、高い精度で出力信号の位相(タイミング)変動を抑えることのできる位相差検出回路、定遅延時間周波数分周回路、および位相同期回路を得ることを目的とする。
本発明に係る位相差検出回路は、入力信号をN分周し、パルス幅が入力信号の周期のB倍となる出力信号を生成し、ここで、Nは、任意の整数であり、Bは0<B<Nを満たす整数ではない実数として規定される分数パルス幅出力分周器と、分数パルス幅出力分周器への入力信号と、分数パルス幅出力分周器からの出力信号とを入力し、排他的論理和信号を生成する演算回路と、演算回路により生成された排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、入力信号に対する出力信号の遅延時間に相当する値を位相差検出信号として出力する低域通過フィルタとを備えたものである。
また、本発明に係る定遅延時間周波数分周回路は、入力信号をN分周し、パルス幅が入力信号の周期のB倍となる出力信号を生成し、ここで、Nは、任意の整数であり、Bは0<B<Nを満たす整数ではない実数として規定される分数パルス幅出力分周器と、外部から取り込む遅延量制御信号に応じて、分数パルス幅出力分周器からの出力信号を遅延させて分周出力信号を生成する可変遅延回路と、分数パルス幅出力分周器への入力信号と、可変遅延回路からの分周出力信号とを入力し、排他的論理和信号を生成する演算回路と、演算回路により生成された排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、入力信号に対する分周出力信号の遅延時間に相当する値を遅延量制御信号として、可変遅延回路に出力する低域通過フィルタとを備え、可変遅延回路は、遅延量制御信号に基づいて、入力信号に対する位相を一定に保った信号として分周出力信号を出力するものである。
さらに、本発明に係る位相同期回路は、本発明に係る位相差検出回路、または本発明に係る定遅延時間周波数分周回路を含んで構成されるものである。
本発明に係る位相差検出回路、定遅延時間周波数分周回路、および位相同期回路によれば、入力信号をN分周し、出力信号のパルス幅が入力信号の周期のB倍(ただし、Bは0<B<Nを満たす整数ではない実数)となる分数パルス幅出力分周器を用いて、その入出力信号の排他的論理和をとり、ローパスフィルタを通過させた信号を位相差検出信号とする構成を備えることにより、より高い周波数において、高い精度で出力信号の位相(タイミング)変動を抑えることのできる位相差検出回路、定遅延時間周波数分周回路、および位相同期回路を得ることができる。
以下、本発明の位相差検出回路、定遅延時間周波数分周回路、および位相同期回路の好適な実施の形態につき図面を用いて説明する。
実施の形態1.
図1は、本発明の実施の形態1における位相差検出回路の構成図である。本実施の形態1における位相差検出回路20は、周波数分周器を兼ねており、周波数分周前後の信号の位相差を検出する。そして、図1に示す位相差検出回路20は、分数パルス幅出力分周器1、XOR(exclusice OR:排他的論理和)回路2、およびLPF(Low−Pass Filter:ローパスフィルタ)3を備えて構成されている。
図1は、本発明の実施の形態1における位相差検出回路の構成図である。本実施の形態1における位相差検出回路20は、周波数分周器を兼ねており、周波数分周前後の信号の位相差を検出する。そして、図1に示す位相差検出回路20は、分数パルス幅出力分周器1、XOR(exclusice OR:排他的論理和)回路2、およびLPF(Low−Pass Filter:ローパスフィルタ)3を備えて構成されている。
信号入力端子より入力された信号は、分数パルス幅出力分周器1に入力される。この分数パルス幅出力分周器1は、入力信号をN分周し、出力信号のパルス幅が入力信号の周期のB倍となる回路である。ここで、Nは、任意の整数であり、Bは0<B<Nを満たす整数ではない実数である。この分数パルス幅出力分周器1の入力信号と出力信号は、XOR回路2に入力される。そして、XOR回路2の出力信号が、LPF3に入力され、LPF3の出力が、位相差検出信号として出力される。
次に、図1に示す本実施の形態1における位相差検出回路20の具体的な動作について説明する。図2は、本発明の実施の形態1における位相差検出回路20のタイミングチャートを示す図である。具体的には、N=7、B=2.5としたときの、入力信号、分周器出力信号、およびXOR出力信号のそれぞれのタイミングチャートを示したものである。
また、この図2において、Tinは、入力信号の周期であり、Toutは、分数パルス幅出力分周器1の出力信号の周期であり、Tout=7×Tinとなる。また、Ton_outは、分数パルス幅出力分周器1の出力信号のパルス幅であり、Ton_out=2.5×Tinとなる。また、入力信号と出力信号の遅延時間をTdとする。
図3は、本発明の実施の形態1における位相差検出回路20による位相差検出信号出力の特性を示す図であり、遅延時間Tdに対する位相差検出信号のDC値の特性を示している。図2に示すように、0<B<Nを満たす整数ではない実数Bを用いた分周結果を用いることで、遅延時間Tdに対して、Tinの周期で位相差検出信号が変動する結果となる。すなわち、この位相差検出信号により、分周器入力信号と出力信号間の遅延時間、つまり位相差が検出できることになる。
なお、ここで用いたXOR回路2は、AND回路など他の演算回路を用いてもよいし、アナログのミクサ回路でもよい。
以上のように、実施の形態1によれば、入力信号をN分周し、出力信号のパルス幅が入力信号の周期のB倍(ただし、Bは0<B<Nを満たす整数ではない実数)となる分数パルス幅出力分周器を用いて、その入出力信号の排他的論理和をとり、ローパスフィルタを通過させた信号を位相差検出信号とする構成を備えている。この結果、より高い周波数においても、高い精度で出力信号の位相(タイミング)検出ができる位相差検出回路を実現することができる。
実施の形態2.
本実施の形態2では、先の実施の形態1で示した位相差検出回路20を用いて、入力信号と出力信号間の位相差を一定に保つ定遅延時間周波数分周回路を実現する場合について説明する。図4は、本発明の実施の形態2における定遅延時間周波数分周回路の構成図である。
本実施の形態2では、先の実施の形態1で示した位相差検出回路20を用いて、入力信号と出力信号間の位相差を一定に保つ定遅延時間周波数分周回路を実現する場合について説明する。図4は、本発明の実施の形態2における定遅延時間周波数分周回路の構成図である。
図4に示す定遅延時間周波数分周回路30は、分数パルス幅出力分周器1、XOR回路2、LPF3、および可変遅延回路4を備えて構成されている。信号入力端子より印加された信号は、分数パルス幅出力分周器1に入力され、分数パルス幅出力分周器1の出力は、可変遅延回路4に入力される。そして、可変遅延回路4の出力信号と、分数パルス幅出力分周器1の入力信号は、XOR回路2に入力される。さらに、XOR回路2の出力は、LPF4を通って可変遅延回路4の遅延量制御端子に印加される。
このような構成により、位相差検出回路の位相差に対する位相差検出信号の極性と、可変遅延回路4の遅延量制御信号に対する遅延量特性の極性とを逆としている。この結果、分周出力信号の位相に対する負帰還がかかり、入力信号に対する分周出力信号の位相を一定に保つことができる。
なお、ここで用いたXOR回路2は、AND回路など他の演算回路を用いてもよいし、アナログのミクサ回路でもよい。
以上のように、実施の形態2によれば、先の実施の形態1で示した位相差検出回路と可変遅延回路とを組み合わせた定遅延時間周波数分周回路を構成することで、入力信号に対する分周出力信号の位相を一定に保つことが可能となる。
実施の形態3.
本実施の形態3では、先の実施の形態2で示した定遅延時間周波数分周回路30を用いて、周波数分周器の遅延量ばらつきによる基準信号に対するPLL出力信号の位相変動を抑えたPLL回路を実現する場合について説明する。図5は、本発明の実施の形態3におけるPLL回路の構成図である。
本実施の形態3では、先の実施の形態2で示した定遅延時間周波数分周回路30を用いて、周波数分周器の遅延量ばらつきによる基準信号に対するPLL出力信号の位相変動を抑えたPLL回路を実現する場合について説明する。図5は、本発明の実施の形態3におけるPLL回路の構成図である。
図5に示すPLL回路は、定遅延時間周波数分周回路30a、30b、位相周波数比較器5、ループフィルタ6、およびVCO7を備えて構成されている。ここで、定遅延時間周波数分周回路30a、30bは、先の実施の形態2における図4で示した定遅延時間周波数分周回路30と同様の構成を備えている。
定遅延時間周波数分周回路30aは、VCO7の出力信号の分周を行い、一方、定遅延時間周波数分周回路30bは、入力基準信号の分周を行う。これらの定遅延時間周波数分周回路30a、30bのそれぞれの出力は、位相周波数比較器5で位相比較され、ループフィルタ6を通過して、VCO7の周波数制御端子に印加される。
このような構成回路とすることで、周波数分周器による遅延時間ばらつきがなくなるため、入力基準信号に対するPLL出力位相の変動を抑えたPLL回路を実現することができる。
以上のように、実施の形態3によれば、先の実施の形態2で示した定遅延時間周波数分周回路を用いた回路構成とすることで、入力基準信号に対するPLL出力位相の変動を抑えたPLL回路を実現することができる。
なお、図5に示したPLL回路においては、VCO出力信号の周波数分周器と、基準信号の周波数分周器の両方に、定遅延時間周波数分周回路30a、30bを用いている。しかしながら、VCO出力信号の周波数分周器と、基準信号の周波数分周器のどちらか片方のみに定遅延時間周波数分周回路を用い、一方は、従来の周波数分周器を用いることもできる。このようにして、回路規模・サイズの大きさや、所望の位相変動抑圧量のトレードオフから、最適な構成を選択できる。
また、当然VCO出力信号経路、基準信号経路のいずれか一方に分周器が存在しないPLLにおいても、本構成を適用することができる。
実施の形態4.
本実施の形態4では、先の実施の形態1で示した位相差検出回路20を用いて、周波数分周器の遅延量ばらつきによる基準信号に対するPLL出力信号の位相変動を抑えたPLL回路を実現する場合について説明する。図6は、本発明の実施の形態4におけるPLL回路の構成図である。
本実施の形態4では、先の実施の形態1で示した位相差検出回路20を用いて、周波数分周器の遅延量ばらつきによる基準信号に対するPLL出力信号の位相変動を抑えたPLL回路を実現する場合について説明する。図6は、本発明の実施の形態4におけるPLL回路の構成図である。
図6に示すPLL回路は、位相差検出回路20a、20b、位相周波数比較器5、ループフィルタ6、VCO7、LUT(Look Up Table:ルックアップテーブル)8、および可変遅延回路9を備えて構成されている。ここで、位相差検出回路20a、20bは、先の実施の形態1における図1で示した位相差検出回路20と同様の構成を備えている。
VCO7の出力信号は、可変遅延回路9を通って、位相差検出回路20a内の分数パルス幅出力分周器1aに入力される。一方、入力された基準信号も、同じく、先の実施の形態1で示した位相差検出回路20bに入力される。
位相差検出回路20aと位相差検出回路20bの分周出力信号のそれぞれは、位相周波数比較器5で位相比較され、ループフィルタ6を通過して、VCO7の周波数制御端子に印加される。
また、位相差検出回路20aと位相差検出回路20bの位相差検出信号のそれぞれは、LUT8に入力される。そして、LUT8は、入力された信号に応じた信号を出力し、この出力信号が可変遅延回路9の遅延量制御端子に印加される。そして、可変遅延回路9の出力が、位相差検出回路20aの出力となる。
本実施の形態4における図6のPLL回路は、図11に示した通常のPLL回路と同じく、位相同期動作をする。ただし、位相差検出回路20aと位相差検出回路20bにより、分周動作における信号遅延時間を検出し、検出した値に応じてLUT8によってVCO出力信号に適当な遅延を与えることで、PLL出力信号の位相変動を抑えることができる。
すなわち、LUT8は、位相差検出回路20aによる遅延時間変動と、位相差検出回路20bによる遅延時間変動との差分値を元に、PLL出力信号と入力基準信号の位相差が一定となるように、可変遅延回路を制御する。
なお、ここでのLUT8は、ディジタル処理による回路を想定したが、アナログ処理による2入力1出力回路とすることもできる。さらに、例えば、LUT8を、周囲温度データを用いて係数を適応的に変える構成とすると、温度変動のより小さな回路を実現できる。
以上のように、実施の形態4によれば、先の実施の形態1で示した位相差検出回路を用いた回路構成とすることで、入力基準信号とPLL出力信号の位相差を一定とするようなPLL回路を実現することができる。
実施の形態5.
本実施の形態5では、先の実施の形態4の構成の変形例について説明する。図7は、本発明の実施の形態5におけるPLL回路の構成図である。図7に示すPLL回路は、位相差検出回路20a、20b、位相周波数比較器5、ループフィルタ6、VCO7、LUT8、およびオフセット印加回路10を備えて構成されている。ここで、位相差検出回路20a、20bは、先の実施の形態1における図1で示した位相差検出回路20と同様の構成を備えている。
本実施の形態5では、先の実施の形態4の構成の変形例について説明する。図7は、本発明の実施の形態5におけるPLL回路の構成図である。図7に示すPLL回路は、位相差検出回路20a、20b、位相周波数比較器5、ループフィルタ6、VCO7、LUT8、およびオフセット印加回路10を備えて構成されている。ここで、位相差検出回路20a、20bは、先の実施の形態1における図1で示した位相差検出回路20と同様の構成を備えている。
先の実施の形態4では、出力位相の可変手段として、VCO7とPLL出力信号端子の間に可変遅延回路9を設けた構成としていた。これに対して、本実施の形態5では、位相周波数比較器5とループフィルタ6の間にオフセット印加回路10を設けた構成としている。このような図7の構成において、LUT8の出力データでオフセット印加回路10のオフセット量を制御することで、先の実施の形態4の可変遅延回路9でVCO7の出力信号の位相を調整するのと等価な効果を得ることができる。
以上のように、実施の形態5によれば、先の実施の形態1で示した位相差検出回路を用いた回路構成とすることで、先の実施の形態4とは異なる構成で、入力基準信号とPLL出力信号の位相差を一定とするようなPLL回路を実現することができる。
実施の形態6.
本実施の形態6では、先の実施の形態4、5の構成の変形例について説明する。図8は、本発明の実施の形態6におけるPLL回路の構成図である。図8に示すPLL回路は、位相差検出回路20a、XOR回路2b、LPF3b、位相周波数比較器5、ループフィルタ6、VCO7、可変遅延回路9、および差分検出回路11を備えて構成されている。ここで、位相差検出回路20aは、先の実施の形態1における図1で示した位相差検出回路20と同様の構成を備えている。
本実施の形態6では、先の実施の形態4、5の構成の変形例について説明する。図8は、本発明の実施の形態6におけるPLL回路の構成図である。図8に示すPLL回路は、位相差検出回路20a、XOR回路2b、LPF3b、位相周波数比較器5、ループフィルタ6、VCO7、可変遅延回路9、および差分検出回路11を備えて構成されている。ここで、位相差検出回路20aは、先の実施の形態1における図1で示した位相差検出回路20と同様の構成を備えている。
先の実施の形態4、5では、出力位相の調整を開ループ制御で行っていた。これに対して、本実施の形態6では、閉ループでPLL出力位相の制御を行っている。VCO7の出力信号は、可変遅延回路9を通って、位相差検出回路20a内の分数パルス幅出力分周器1aに入力される。一方、XOR回路2aとLPF3aは、位相差検出回路20a内の分数パルス幅出力分周器1aと合わせて、先の実施の形態1で示した位相差検出回路20を構成する。
位相周波数比較器5には、位相差検出回路20aの出力分周信号と、本PLL回路の入力基準信号が入力される。そして、位相周波数比較器5で位相比較された出力信号は、ループフィルタ6を通過して、VCO7の周波数制御端子に印加される。
また、基準信号と分数パルス幅出力分周器1aの出力信号は、XOR回路2bに入力され、さらにLPF3bを通過して、基準信号と分数パルス幅出力分周器1aの出力信号との位相差検出信号となる。そして、LPF3aとLPF3bの出力信号のそれぞれは、差分検出回路11に入力され、差分検出回路11の出力信号は、可変遅延回路9の遅延量制御端子に印加される。ここで、差分検出回路11より与える電圧を変化させることにより、位相同期状態における位相関係を設定することができる。
図8の回路中の各信号には、下式(1)〜(3)が成り立つ。
(LPF3の出力信号)
=(PLL出力信号の位相)−(分数パルス幅出力分周器1aの出力位相) (1)
(LPF3bの出力信号)
=(分数パルス幅出力分周器1aの出力位相)−(基準信号の位相) (2)
(差分検出回路11の出力信号)
=(LPF3aの出力信号)−(LPF3bの出力信号) (3)
(LPF3の出力信号)
=(PLL出力信号の位相)−(分数パルス幅出力分周器1aの出力位相) (1)
(LPF3bの出力信号)
=(分数パルス幅出力分周器1aの出力位相)−(基準信号の位相) (2)
(差分検出回路11の出力信号)
=(LPF3aの出力信号)−(LPF3bの出力信号) (3)
上式(1)〜(3)より、
(差分検出回路11の出力信号)
=(PLL出力信号の位相)−(基準信号の位相)
が成り立つ。つまり、差分検出回路11の出力で可変遅延回路9の遅延量制御を行えば、閉ループによりPLL出力信号と基準信号の位相差が0になるように自動制御される。
(差分検出回路11の出力信号)
=(PLL出力信号の位相)−(基準信号の位相)
が成り立つ。つまり、差分検出回路11の出力で可変遅延回路9の遅延量制御を行えば、閉ループによりPLL出力信号と基準信号の位相差が0になるように自動制御される。
なお、図8の構成では、LPF3aとLPF3bの出力の差分を差分検出回路11で生成したが、XOR回路2aとXOR回路2bの出力を差分検出回路に入力し、その後にLPF3を通す構成とすることも考えられる。
以上のように、実施の形態6によれば、先の実施の形態1で示した位相差検出回路を用いた回路構成とすることで、先の実施の形態4、5とは異なる構成で、入力基準信号とPLL出力信号の位相差を一定とするようなPLL回路を実現することができる。
実施の形態7.
本実施の形態7では、先の実施の形態6と異なる構成により、閉ループでPLL出力位相の制御を行う場合について説明する。図9は、本発明の実施の形態7におけるPLL回路の構成図である。図9に示すPLL回路は、位相差検出回路20a、XOR回路2b、LPF3b、位相周波数比較器5、ループフィルタ6、VCO7、オフセット印加回路10、および差分検出回路11を備えて構成されている。ここで、位相差検出回路20aは、先の実施の形態1における図1で示した位相差検出回路20と同様の構成を備えている。
本実施の形態7では、先の実施の形態6と異なる構成により、閉ループでPLL出力位相の制御を行う場合について説明する。図9は、本発明の実施の形態7におけるPLL回路の構成図である。図9に示すPLL回路は、位相差検出回路20a、XOR回路2b、LPF3b、位相周波数比較器5、ループフィルタ6、VCO7、オフセット印加回路10、および差分検出回路11を備えて構成されている。ここで、位相差検出回路20aは、先の実施の形態1における図1で示した位相差検出回路20と同様の構成を備えている。
先の実施の形態6では、出力位相の可変手段として、VCO7とPLL出力信号端子の間に可変遅延回路9を設けた構成としていた。これに対して、本実施の形態7では、位相周波数比較器5とループフィルタ6の間にオフセット印加回路10を設けた構成としている。このような図9の構成において、差分検出回路11の出力信号でオフセット印加回路10のオフセット量を制御することで、先の実施の形態6の可変遅延回路9でVCO7の出力信号の位相を調整するのと等価な効果を得ることができる。
以上のように、実施の形態7によれば、先の実施の形態1で示した位相差検出回路を用いた回路構成とすることで、先の実施の形態4〜6とは異なる構成で、入力基準信号とPLL出力信号の位相差を一定とするようなPLL回路を実現することができる。
実施の形態8.
本実施の形態8では、先の実施の形態6、7とは異なる構成により、閉ループでPLL出力位相の制御を行う場合について説明する。図10は、本発明の実施の形態8におけるPLL回路の構成図である。図10に示すPLL回路は、位相差検出回路20a、XOR回路2b、LPF3b、位相周波数比較器5、ループフィルタ6、VCO7、差分検出回路11、およびセレクタ12を備えて構成されている。ここで、位相差検出回路20aは、先の実施の形態1における図1で示した位相差検出回路20と同様の構成を備えている。
本実施の形態8では、先の実施の形態6、7とは異なる構成により、閉ループでPLL出力位相の制御を行う場合について説明する。図10は、本発明の実施の形態8におけるPLL回路の構成図である。図10に示すPLL回路は、位相差検出回路20a、XOR回路2b、LPF3b、位相周波数比較器5、ループフィルタ6、VCO7、差分検出回路11、およびセレクタ12を備えて構成されている。ここで、位相差検出回路20aは、先の実施の形態1における図1で示した位相差検出回路20と同様の構成を備えている。
本実施の形態8におけるPLL回路は、位相同期確立後、位相周波数比較器5の動作に依存せず、位相差検出回路20aとXOR回路2bによる位相差検出結果のみを使用して位相同期を継続する回路である。
VCO7の出力信号は、位相差検出回路20a内の分数パルス幅出力分周器1aに入力される。一方、XOR回路2aとLPF3aは、分数パルス幅出力分周器1aと合わせて、先の実施の形態1で示した位相差検出回路20を構成する。
位相周波数比較器5には、位相差検出回路20aの出力分周信号と、本PLL回路の入力基準信号が入力される。そして、位相周波数比較器5で位相比較された出力信号は、ループフィルタ6を通過して、セレクタ12の一方の入力端子に入力される。セレクタ12の出力信号は、VCO7の制御端子に印加される。
また、基準信号と分数パルス幅出力分周器1aの出力信号は、XOR回路2bに入力され、さらにLPF3bを通過して、基準信号と分数パルス幅出力分周器1aの出力信号との位相差検出信号となる。そして、LPF3aとLPF3bの出力信号のそれぞれは、差分検出回路11を通って、セレクタ12のもう一方の入力端子に入力される。ここで、差分検出回路11は、出力オフセット調整端子より与える電圧を変化させることにより、位相同期状態における位相関係を設定することができる。
本実施の形態8のPLL回路の初期動作状態においては、セレクタ12は、ループフィルタ6の出力信号をVCO7に接続する状態となっている。この状態では、通常、PLLの動作と同様に、入力基準信号にVCO7の出力信号が位相同期される。そして、一度位相同期が確立したことが検出されると、セレクタ12の選択を切り替え、差分検出回路11の出力をVCO7に接続する。
先の実施の形態6で説明したように、差分検出回路11の出力信号は、VCO7の出力信号と、入力基準信号との位相差に比例した値となっている。このため、差分検出回路11の出力信号をVCO7の周波数制御端子に印加することで、閉ループとなり、位相同期が持続する。
以上のように、実施の形態8によれば、VCOへフィードバックされる信号は、PLL出力信号と基準信号との位相差であり、分周器の遅延時間変動の影響が入らない。このため、基準信号とPLL出力信号間の位相差変動の小さなPLL回路が実現できる。さらに、位相同期時には位相周波数比較器の出力信号を用いないため、位相周波数比較器で発生する雑音の影響を受けず、PLL出力信号として低位相雑音な特性が得られる。
なお、本実施の形態8では、LPF3aとLPF3bの出力の差分を差分検出回路11で生成したが、XOR回路2aとXOR回路2bの出力を差分検出回路に入力し、そのあとにLPF3を通る構成も考えられる。
1、1a、1b 分数パルス幅出力分周器、2、2a、2b XOR回路(演算回路)、3、3a、3b LPF、4、4a、4b 可変遅延回路、5 位相周波数比較器、6 ループフィルタ、7 VCO、8 LUT、9 可変遅延回路、10 オフセット印加回路、11 差分検出回路、12 セレクタ、20、20a、20b 位相差検出回路、30、30a、30b 定遅延時間周波数分周回路。
Claims (8)
- 入力信号をN分周し、パルス幅が前記入力信号の周期のB倍となる出力信号を生成し、ここで、Nは、任意の整数であり、Bは0<B<Nを満たす整数ではない実数として規定される分数パルス幅出力分周器と、
前記分数パルス幅出力分周器への前記入力信号と、前記分数パルス幅出力分周器からの前記出力信号とを入力し、排他的論理和信号を生成する演算回路と、
前記演算回路により生成された排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、前記入力信号に対する前記出力信号の遅延時間に相当する値を位相差検出信号として出力する低域通過フィルタと
を備えたことを特徴とする位相差検出回路。 - 入力信号をN分周し、パルス幅が前記入力信号の周期のB倍となる出力信号を生成し、ここで、Nは、任意の整数であり、Bは0<B<Nを満たす整数ではない実数として規定される分数パルス幅出力分周器と、
外部から取り込む遅延量制御信号に応じて、前記分数パルス幅出力分周器からの前記出力信号を遅延させて分周出力信号を生成する可変遅延回路と、
前記分数パルス幅出力分周器への前記入力信号と、前記可変遅延回路からの分周出力信号とを入力し、排他的論理和信号を生成する演算回路と、
前記演算回路により生成された排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、前記入力信号に対する前記分周出力信号の遅延時間に相当する値を前記遅延量制御信号として、前記可変遅延回路に出力する低域通過フィルタと
を備え、
前記可変遅延回路は、前記遅延量制御信号に基づいて、前記入力信号に対する位相を一定に保った信号として前記分周出力信号を出力する
ことを特徴とする定遅延時間周波数分周回路。 - 基準周波数となる入力基準信号と、電圧に応じて周波数が変化する電圧制御発振器の出力信号のフィードバック信号との位相差を、前記電圧制御発振器に入力することで、前記入力基準信号と前記出力信号の位相を同期させてPLL出力信号を生成する位相同期回路であって、
前記電圧制御発振器からの出力信号を分周する請求項2に記載の第1の定遅延時間周波数分周回路と、
前記入力基準信号を分周する請求項2に記載の第2の定遅延時間周波数分周回路と、
前記第1の定遅延時間周波数分周回路から出力される第1の分周出力信号と、前記第2の定遅延時間周波数分周回路から出力される第2の分周出力信号とを入力し、位相比較結果信号を出力する位相周波数比較器と
を備え、
前記電圧制御発振器は、前記位相周波数比較器による前記位相比較結果信号を、ループフィルタを介して周波数制御端子に入力して出力信号を生成し、前記PLL出力信号として出力する
ことを特徴とする位相同期回路。 - 基準周波数となる入力基準信号と、電圧に応じて周波数が変化する電圧制御発振器の出力信号のフィードバック信号との位相差を、前記電圧制御発振器に入力することで、前記入力基準信号と前記出力信号の位相を同期させてPLL出力信号を生成する位相同期回路であって、
前記PLL出力信号を分周する請求項1に記載の第1の位相差検出回路と、
前記入力基準信号を分周する請求項1に記載の第2の位相差検出回路と、
前記第1の位相差検出回路内の第1の分数パルス幅出力分周器から出力される第1の分周出力信号と、前記第2の位相差検出回路内の第2の分数パルス幅出力分周器から出力される第2の分周出力信号とを入力し、位相比較結果信号を出力する位相周波数比較器と、
前記第1の位相差検出回路から出力される第1の位相差検出信号と、前記第2の位相差検出回路から出力される第2の位相差検出信号との入力に応じて決定される遅延量制御信号を出力するルックアップテーブル回路と、
前記ルックアップテーブル回路から出力される前記遅延量制御信号を遅延量制御端子に入力して、前記遅延量制御信号に基づいて前記電圧制御発振器からの出力信号を遅延させて前記PLL出力信号を出力する可変遅延回路と
を備えることを特徴とする位相同期回路。 - 基準周波数となる入力基準信号と、電圧に応じて周波数が変化する電圧制御発振器の出力信号のフィードバック信号との位相差を、前記電圧制御発振器に入力することで、前記入力基準信号と前記出力信号の位相を同期させてPLL出力信号を生成する位相同期回路であって、
前記電圧制御発振器からの出力信号を分周する請求項1に記載の第1の位相差検出回路と、
前記入力基準信号を分周する請求項1に記載の第2の位相差検出回路と、
前記第1の位相差検出回路内の第1の分数パルス幅出力分周器から出力される第1の分周出力信号と、前記第2の位相差検出回路内の第2の分数パルス幅出力分周器から出力される第2の分周出力信号とを入力し、位相比較結果信号を出力する位相周波数比較器と、
前記第1の位相差検出回路から出力される第1の位相差検出信号と、前記第2の位相差検出回路から出力される第2の位相差検出信号との入力に応じて決定されるオフセット量制御信号を出力するルックアップテーブル回路と、
前記ルックアップテーブル回路から出力される前記オフセット量制御信号をオフセット量制御端子に入力して、前記オフセット量制御信号に基づいて前記位相周波数比較器から出力される前記位相比較結果信号をオフセットさせて出力するオフセット印加回路と
を備え、
前記電圧制御発振器は、前記オフセット印加回路によりオフセットされた位相比較結果信号を、ループフィルタを介して周波数制御端子に入力し、前記PLL出力信号を生成して出力する
ことを特徴とする位相同期回路。 - 基準周波数となる入力基準信号と、電圧に応じて周波数が変化する電圧制御発振器の出力信号のフィードバック信号との位相差を、前記電圧制御発振器に入力することで、前記入力基準信号と前記出力信号の位相を同期させてPLL出力信号を生成する位相同期回路であって、
前記PLL出力信号を分周する請求項1に記載の第1の位相差検出回路と、
前記第1の位相差検出回路内の第1の分数パルス幅出力分周器から出力される第1の分周出力信号と、前記入力基準信号とを入力し、位相比較結果信号を出力する位相周波数比較器と、
前記第1の位相差検出回路内の第1の分数パルス幅出力分周器から出力される第1の分周出力信号と、前記入力基準信号とを入力し、排他的論理和信号を生成する第2の演算回路と、
前記第2の演算回路により生成された排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、前記入力基準信号に対する前記第1の分周出力信号の遅延時間に相当する値を第2の位相差検出信号として出力する第2の低域通過フィルタと
前記第1の位相差検出回路から出力される第1の位相差検出信号に対する、前記第2の低域通過フィルタから出力される前記第2の位相差検出信号の差分を遅延量制御信号として出力する差分検出回路と、
前記差分検出回路から出力される前記遅延量制御信号を遅延量制御端子に入力して、前記遅延量制御信号に基づいて前記電圧制御発振器からの出力信号を遅延させて前記PLL出力信号を出力する可変遅延回路と
を備えることを特徴とする位相同期回路。 - 基準周波数となる入力基準信号と、電圧に応じて周波数が変化する電圧制御発振器の出力信号のフィードバック信号との位相差を、前記電圧制御発振器に入力することで、前記入力基準信号と前記出力信号の位相を同期させてPLL出力信号を生成する位相同期回路であって、
前記電圧制御発振器からの出力信号を分周する請求項1に記載の第1の位相差検出回路と、
前記第1の位相差検出回路内の第1の分数パルス幅出力分周器から出力される第1の分周出力信号と、前記入力基準信号とを入力し、位相比較結果信号を出力する位相周波数比較器と、
前記第1の位相差検出回路内の第1の分数パルス幅出力分周器から出力される第1の分周出力信号と、前記入力基準信号とを入力し、排他的論理和信号を生成する第2の演算回路と、
前記第2の演算回路により生成された排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、前記入力基準信号に対する前記第1の分周出力信号の遅延時間に相当する値を第2の位相差検出信号として出力する第2の低域通過フィルタと
前記第1の位相差検出回路から出力される第1の位相差検出信号に対する、前記第2の低域通過フィルタから出力される前記第2の位相差検出信号の差分をオフセット量制御信号として出力する差分検出回路と、
前記差分検出回路から出力される前記オフセット量制御信号をオフセット量制御端子に入力して、前記オフセット量制御信号に基づいて前記位相周波数比較器から出力される前記位相比較結果信号をオフセットさせて出力するオフセット印加回路と
を備え、
前記電圧制御発振器は、前記オフセット印加回路によりオフセットされた位相比較結果信号を、ループフィルタを介して周波数制御端子に入力し、前記PLL出力信号を生成して出力する
ことを特徴とする位相同期回路。 - 基準周波数となる入力基準信号と、電圧に応じて周波数が変化する電圧制御発振器の出力信号のフィードバック信号との位相差を、前記電圧制御発振器に入力することで、前記入力基準信号と前記出力信号の位相を同期させてPLL出力信号を生成する位相同期回路であって、
前記電圧制御発振器からの出力信号を分周する請求項1に記載の第1の位相差検出回路と、
前記第1の位相差検出回路内の第1の分数パルス幅出力分周器から出力される第1の分周出力信号と、前記入力基準信号とを入力し、位相比較結果信号を出力する位相周波数比較器と、
前記第1の位相差検出回路内の第1の分数パルス幅出力分周器から出力される第1の分周出力信号と、前記入力基準信号とを入力し、排他的論理和信号を生成する第2の演算回路と、
前記第2の演算回路により生成された排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、前記入力基準信号に対する前記第1の分周出力信号の遅延時間に相当する値を第2の位相差検出信号として出力する第2の低域通過フィルタと、
前記第1の位相差検出回路から出力される第1の位相差検出信号に対する、前記第2の低域通過フィルタから出力される前記第2の位相差検出信号の差分を位相差比例信号として出力する差分検出回路と、
前記位相周波数比較器から出力されループフィルタを介して取得した前記位相比較結果信号と、前記差分検出回路から出力される前記位相差比例信号とを入力し、いずれか一方の信号を選択して出力するセレクタと
を備え、
前記電圧制御発振器は、前記セレクタにより選択された信号を周波数制御端子に入力し、前記PLL出力信号を生成して出力する
ことを特徴とする位相同期回路。
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- 2010-06-01 JP JP2010125782A patent/JP2011254218A/ja active Pending
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