JP2011254218A - 位相差検出回路、定遅延時間周波数分周回路、および位相同期回路 - Google Patents

Abstract

【課題】より高い周波数において、高い精度で出力信号の位相（タイミング）変動を抑えることのできる位相差検出回路、定遅延時間周波数分周回路、および位相同期回路を得る。
【解決手段】入力信号をＮ分周し、パルス幅が前記入力信号の周期のＢ倍となる出力信号を生成し、ここで、Ｎは、任意の整数であり、Ｂは０＜Ｂ＜Ｎを満たす整数ではない実数として規定される分数パルス幅出力分周器（１）と、入力信号と出力信号の排他的論理和信号を生成する演算回路（２）と、排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、入力信号に対する出力信号の遅延時間に相当する値を位相差検出信号として出力する低域通過フィルタ（３）とを備える。
【選択図】図１

Description

本発明は、異なる周波数間の位相を高精度で検出する位相差検出回路、定遅延時間周波数分周回路、および位相同期回路に関する。

図１１は、一般的なＰＬＬ回路のブロック図である。ＰＬＬ回路（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ回路：位相同期回路）は、入力された基準信号の分周信号と、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ：電圧制御発振器）７の出力の分周信号との位相を比較する。そして、その比較結果をＶＣＯ７の周波数制御端子にフィードバックすることで、ＶＣＯ出力信号（＝ＰＬＬ出力信号）を基準信号に位相同期させる回路である。

ここで、ＰＬＬを構成するバッファや分周器の遅延時間や位相周波数比較器５の特性に変動がある場合には、基準信号に対するＶＣＯ出力信号の位相差が変動する。このＰＬＬ出力信号の位相変動は、例えば、共通の基準信号が入力される複数のＰＬＬ回路を有するシステムに適用する際には、問題となる場合がある。そこで、例えば、基準信号が同一の複数のＰＬＬに対して出力信号間の位相差を自動的に調整する方法がある（例えば、特許文献１参照）。

特開２００４−２２９０２０号公報

しかしながら、従来技術には、以下のような課題がある。
この特許文献１における回路は、出力信号のタイミング（位相）をタイミング検出回路で検出し、遅延回路を制御して、２つのＰＬＬ出力信号のタイミングを揃える構成を備えている。しかしながら、このタイミング検出回路は、位相の違う複数のクロックを利用した構成であり、この複数のクロック間による位相差の精度でしか、タイミング検出ができない。すなわち、出力タイミングの制御精度に限界がある。

特に、ＰＬＬの出力周波数が高くなると、タイミング検出に用いられる複数のクロックの管理が難しくなり、タイミング検出回路自体の実現も難しくなる。

本発明は、前記のような課題を解決するためになされたものであり、より高い周波数において、高い精度で出力信号の位相（タイミング）変動を抑えることのできる位相差検出回路、定遅延時間周波数分周回路、および位相同期回路を得ることを目的とする。

本発明に係る位相差検出回路は、入力信号をＮ分周し、パルス幅が入力信号の周期のＢ倍となる出力信号を生成し、ここで、Ｎは、任意の整数であり、Ｂは０＜Ｂ＜Ｎを満たす整数ではない実数として規定される分数パルス幅出力分周器と、分数パルス幅出力分周器への入力信号と、分数パルス幅出力分周器からの出力信号とを入力し、排他的論理和信号を生成する演算回路と、演算回路により生成された排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、入力信号に対する出力信号の遅延時間に相当する値を位相差検出信号として出力する低域通過フィルタとを備えたものである。

また、本発明に係る定遅延時間周波数分周回路は、入力信号をＮ分周し、パルス幅が入力信号の周期のＢ倍となる出力信号を生成し、ここで、Ｎは、任意の整数であり、Ｂは０＜Ｂ＜Ｎを満たす整数ではない実数として規定される分数パルス幅出力分周器と、外部から取り込む遅延量制御信号に応じて、分数パルス幅出力分周器からの出力信号を遅延させて分周出力信号を生成する可変遅延回路と、分数パルス幅出力分周器への入力信号と、可変遅延回路からの分周出力信号とを入力し、排他的論理和信号を生成する演算回路と、演算回路により生成された排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、入力信号に対する分周出力信号の遅延時間に相当する値を遅延量制御信号として、可変遅延回路に出力する低域通過フィルタとを備え、可変遅延回路は、遅延量制御信号に基づいて、入力信号に対する位相を一定に保った信号として分周出力信号を出力するものである。

さらに、本発明に係る位相同期回路は、本発明に係る位相差検出回路、または本発明に係る定遅延時間周波数分周回路を含んで構成されるものである。

本発明に係る位相差検出回路、定遅延時間周波数分周回路、および位相同期回路によれば、入力信号をＮ分周し、出力信号のパルス幅が入力信号の周期のＢ倍（ただし、Ｂは０＜Ｂ＜Ｎを満たす整数ではない実数）となる分数パルス幅出力分周器を用いて、その入出力信号の排他的論理和をとり、ローパスフィルタを通過させた信号を位相差検出信号とする構成を備えることにより、より高い周波数において、高い精度で出力信号の位相（タイミング）変動を抑えることのできる位相差検出回路、定遅延時間周波数分周回路、および位相同期回路を得ることができる。

本発明の実施の形態１における位相差検出回路の構成図である。 本発明の実施の形態１における位相差検出回路のタイミングチャートを示す図である。 本発明の実施の形態１における位相差検出回路による位相差検出信号出力の特性を示す図である。 本発明の実施の形態２における定遅延時間周波数分周回路の構成図である。 本発明の実施の形態３におけるＰＬＬ回路の構成図である。 本発明の実施の形態４におけるＰＬＬ回路の構成図である。 本発明の実施の形態５におけるＰＬＬ回路の構成図である。 本発明の実施の形態６におけるＰＬＬ回路の構成図である。 本発明の実施の形態７におけるＰＬＬ回路の構成図である。 本発明の実施の形態８におけるＰＬＬ回路の構成図である。 一般的なＰＬＬ回路のブロック図である。

以下、本発明の位相差検出回路、定遅延時間周波数分周回路、および位相同期回路の好適な実施の形態につき図面を用いて説明する。

実施の形態１．
図１は、本発明の実施の形態１における位相差検出回路の構成図である。本実施の形態１における位相差検出回路２０は、周波数分周器を兼ねており、周波数分周前後の信号の位相差を検出する。そして、図１に示す位相差検出回路２０は、分数パルス幅出力分周器１、ＸＯＲ（ｅｘｃｌｕｓｉｃｅ ＯＲ：排他的論理和）回路２、およびＬＰＦ（Ｌｏｗ−Ｐａｓｓ Ｆｉｌｔｅｒ：ローパスフィルタ）３を備えて構成されている。

信号入力端子より入力された信号は、分数パルス幅出力分周器１に入力される。この分数パルス幅出力分周器１は、入力信号をＮ分周し、出力信号のパルス幅が入力信号の周期のＢ倍となる回路である。ここで、Ｎは、任意の整数であり、Ｂは０＜Ｂ＜Ｎを満たす整数ではない実数である。この分数パルス幅出力分周器１の入力信号と出力信号は、ＸＯＲ回路２に入力される。そして、ＸＯＲ回路２の出力信号が、ＬＰＦ３に入力され、ＬＰＦ３の出力が、位相差検出信号として出力される。

次に、図１に示す本実施の形態１における位相差検出回路２０の具体的な動作について説明する。図２は、本発明の実施の形態１における位相差検出回路２０のタイミングチャートを示す図である。具体的には、Ｎ＝７、Ｂ＝２．５としたときの、入力信号、分周器出力信号、およびＸＯＲ出力信号のそれぞれのタイミングチャートを示したものである。

また、この図２において、Ｔｉｎは、入力信号の周期であり、Ｔｏｕｔは、分数パルス幅出力分周器１の出力信号の周期であり、Ｔｏｕｔ＝７×Ｔｉｎとなる。また、Ｔｏｎ_ｏｕｔは、分数パルス幅出力分周器１の出力信号のパルス幅であり、Ｔｏｎ＿ｏｕｔ＝２．５×Ｔｉｎとなる。また、入力信号と出力信号の遅延時間をＴｄとする。

図３は、本発明の実施の形態１における位相差検出回路２０による位相差検出信号出力の特性を示す図であり、遅延時間Ｔｄに対する位相差検出信号のＤＣ値の特性を示している。図２に示すように、０＜Ｂ＜Ｎを満たす整数ではない実数Ｂを用いた分周結果を用いることで、遅延時間Ｔｄに対して、Ｔｉｎの周期で位相差検出信号が変動する結果となる。すなわち、この位相差検出信号により、分周器入力信号と出力信号間の遅延時間、つまり位相差が検出できることになる。

なお、ここで用いたＸＯＲ回路２は、ＡＮＤ回路など他の演算回路を用いてもよいし、アナログのミクサ回路でもよい。

以上のように、実施の形態１によれば、入力信号をＮ分周し、出力信号のパルス幅が入力信号の周期のＢ倍（ただし、Ｂは０＜Ｂ＜Ｎを満たす整数ではない実数）となる分数パルス幅出力分周器を用いて、その入出力信号の排他的論理和をとり、ローパスフィルタを通過させた信号を位相差検出信号とする構成を備えている。この結果、より高い周波数においても、高い精度で出力信号の位相（タイミング）検出ができる位相差検出回路を実現することができる。

実施の形態２．
本実施の形態２では、先の実施の形態１で示した位相差検出回路２０を用いて、入力信号と出力信号間の位相差を一定に保つ定遅延時間周波数分周回路を実現する場合について説明する。図４は、本発明の実施の形態２における定遅延時間周波数分周回路の構成図である。

図４に示す定遅延時間周波数分周回路３０は、分数パルス幅出力分周器１、ＸＯＲ回路２、ＬＰＦ３、および可変遅延回路４を備えて構成されている。信号入力端子より印加された信号は、分数パルス幅出力分周器１に入力され、分数パルス幅出力分周器１の出力は、可変遅延回路４に入力される。そして、可変遅延回路４の出力信号と、分数パルス幅出力分周器１の入力信号は、ＸＯＲ回路２に入力される。さらに、ＸＯＲ回路２の出力は、ＬＰＦ４を通って可変遅延回路４の遅延量制御端子に印加される。

このような構成により、位相差検出回路の位相差に対する位相差検出信号の極性と、可変遅延回路４の遅延量制御信号に対する遅延量特性の極性とを逆としている。この結果、分周出力信号の位相に対する負帰還がかかり、入力信号に対する分周出力信号の位相を一定に保つことができる。

なお、ここで用いたＸＯＲ回路２は、ＡＮＤ回路など他の演算回路を用いてもよいし、アナログのミクサ回路でもよい。

以上のように、実施の形態２によれば、先の実施の形態１で示した位相差検出回路と可変遅延回路とを組み合わせた定遅延時間周波数分周回路を構成することで、入力信号に対する分周出力信号の位相を一定に保つことが可能となる。

実施の形態３．
本実施の形態３では、先の実施の形態２で示した定遅延時間周波数分周回路３０を用いて、周波数分周器の遅延量ばらつきによる基準信号に対するＰＬＬ出力信号の位相変動を抑えたＰＬＬ回路を実現する場合について説明する。図５は、本発明の実施の形態３におけるＰＬＬ回路の構成図である。

図５に示すＰＬＬ回路は、定遅延時間周波数分周回路３０ａ、３０ｂ、位相周波数比較器５、ループフィルタ６、およびＶＣＯ７を備えて構成されている。ここで、定遅延時間周波数分周回路３０ａ、３０ｂは、先の実施の形態２における図４で示した定遅延時間周波数分周回路３０と同様の構成を備えている。

定遅延時間周波数分周回路３０ａは、ＶＣＯ７の出力信号の分周を行い、一方、定遅延時間周波数分周回路３０ｂは、入力基準信号の分周を行う。これらの定遅延時間周波数分周回路３０ａ、３０ｂのそれぞれの出力は、位相周波数比較器５で位相比較され、ループフィルタ６を通過して、ＶＣＯ７の周波数制御端子に印加される。

このような構成回路とすることで、周波数分周器による遅延時間ばらつきがなくなるため、入力基準信号に対するＰＬＬ出力位相の変動を抑えたＰＬＬ回路を実現することができる。

以上のように、実施の形態３によれば、先の実施の形態２で示した定遅延時間周波数分周回路を用いた回路構成とすることで、入力基準信号に対するＰＬＬ出力位相の変動を抑えたＰＬＬ回路を実現することができる。

なお、図５に示したＰＬＬ回路においては、ＶＣＯ出力信号の周波数分周器と、基準信号の周波数分周器の両方に、定遅延時間周波数分周回路３０ａ、３０ｂを用いている。しかしながら、ＶＣＯ出力信号の周波数分周器と、基準信号の周波数分周器のどちらか片方のみに定遅延時間周波数分周回路を用い、一方は、従来の周波数分周器を用いることもできる。このようにして、回路規模・サイズの大きさや、所望の位相変動抑圧量のトレードオフから、最適な構成を選択できる。

また、当然ＶＣＯ出力信号経路、基準信号経路のいずれか一方に分周器が存在しないＰＬＬにおいても、本構成を適用することができる。

実施の形態４．
本実施の形態４では、先の実施の形態１で示した位相差検出回路２０を用いて、周波数分周器の遅延量ばらつきによる基準信号に対するＰＬＬ出力信号の位相変動を抑えたＰＬＬ回路を実現する場合について説明する。図６は、本発明の実施の形態４におけるＰＬＬ回路の構成図である。

図６に示すＰＬＬ回路は、位相差検出回路２０ａ、２０ｂ、位相周波数比較器５、ループフィルタ６、ＶＣＯ７、ＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ：ルックアップテーブル）８、および可変遅延回路９を備えて構成されている。ここで、位相差検出回路２０ａ、２０ｂは、先の実施の形態１における図１で示した位相差検出回路２０と同様の構成を備えている。

ＶＣＯ７の出力信号は、可変遅延回路９を通って、位相差検出回路２０ａ内の分数パルス幅出力分周器１ａに入力される。一方、入力された基準信号も、同じく、先の実施の形態１で示した位相差検出回路２０ｂに入力される。

位相差検出回路２０ａと位相差検出回路２０ｂの分周出力信号のそれぞれは、位相周波数比較器５で位相比較され、ループフィルタ６を通過して、ＶＣＯ７の周波数制御端子に印加される。

また、位相差検出回路２０ａと位相差検出回路２０ｂの位相差検出信号のそれぞれは、ＬＵＴ８に入力される。そして、ＬＵＴ８は、入力された信号に応じた信号を出力し、この出力信号が可変遅延回路９の遅延量制御端子に印加される。そして、可変遅延回路９の出力が、位相差検出回路２０ａの出力となる。

本実施の形態４における図６のＰＬＬ回路は、図１１に示した通常のＰＬＬ回路と同じく、位相同期動作をする。ただし、位相差検出回路２０ａと位相差検出回路２０ｂにより、分周動作における信号遅延時間を検出し、検出した値に応じてＬＵＴ８によってＶＣＯ出力信号に適当な遅延を与えることで、ＰＬＬ出力信号の位相変動を抑えることができる。

すなわち、ＬＵＴ８は、位相差検出回路２０ａによる遅延時間変動と、位相差検出回路２０ｂによる遅延時間変動との差分値を元に、ＰＬＬ出力信号と入力基準信号の位相差が一定となるように、可変遅延回路を制御する。

なお、ここでのＬＵＴ８は、ディジタル処理による回路を想定したが、アナログ処理による２入力１出力回路とすることもできる。さらに、例えば、ＬＵＴ８を、周囲温度データを用いて係数を適応的に変える構成とすると、温度変動のより小さな回路を実現できる。

以上のように、実施の形態４によれば、先の実施の形態１で示した位相差検出回路を用いた回路構成とすることで、入力基準信号とＰＬＬ出力信号の位相差を一定とするようなＰＬＬ回路を実現することができる。

実施の形態５．
本実施の形態５では、先の実施の形態４の構成の変形例について説明する。図７は、本発明の実施の形態５におけるＰＬＬ回路の構成図である。図７に示すＰＬＬ回路は、位相差検出回路２０ａ、２０ｂ、位相周波数比較器５、ループフィルタ６、ＶＣＯ７、ＬＵＴ８、およびオフセット印加回路１０を備えて構成されている。ここで、位相差検出回路２０ａ、２０ｂは、先の実施の形態１における図１で示した位相差検出回路２０と同様の構成を備えている。

先の実施の形態４では、出力位相の可変手段として、ＶＣＯ７とＰＬＬ出力信号端子の間に可変遅延回路９を設けた構成としていた。これに対して、本実施の形態５では、位相周波数比較器５とループフィルタ６の間にオフセット印加回路１０を設けた構成としている。このような図７の構成において、ＬＵＴ８の出力データでオフセット印加回路１０のオフセット量を制御することで、先の実施の形態４の可変遅延回路９でＶＣＯ７の出力信号の位相を調整するのと等価な効果を得ることができる。

以上のように、実施の形態５によれば、先の実施の形態１で示した位相差検出回路を用いた回路構成とすることで、先の実施の形態４とは異なる構成で、入力基準信号とＰＬＬ出力信号の位相差を一定とするようなＰＬＬ回路を実現することができる。

実施の形態６．
本実施の形態６では、先の実施の形態４、５の構成の変形例について説明する。図８は、本発明の実施の形態６におけるＰＬＬ回路の構成図である。図８に示すＰＬＬ回路は、位相差検出回路２０ａ、ＸＯＲ回路２ｂ、ＬＰＦ３ｂ、位相周波数比較器５、ループフィルタ６、ＶＣＯ７、可変遅延回路９、および差分検出回路１１を備えて構成されている。ここで、位相差検出回路２０ａは、先の実施の形態１における図１で示した位相差検出回路２０と同様の構成を備えている。

先の実施の形態４、５では、出力位相の調整を開ループ制御で行っていた。これに対して、本実施の形態６では、閉ループでＰＬＬ出力位相の制御を行っている。ＶＣＯ７の出力信号は、可変遅延回路９を通って、位相差検出回路２０ａ内の分数パルス幅出力分周器１ａに入力される。一方、ＸＯＲ回路２ａとＬＰＦ３ａは、位相差検出回路２０ａ内の分数パルス幅出力分周器１ａと合わせて、先の実施の形態１で示した位相差検出回路２０を構成する。

位相周波数比較器５には、位相差検出回路２０ａの出力分周信号と、本ＰＬＬ回路の入力基準信号が入力される。そして、位相周波数比較器５で位相比較された出力信号は、ループフィルタ６を通過して、ＶＣＯ７の周波数制御端子に印加される。

また、基準信号と分数パルス幅出力分周器１ａの出力信号は、ＸＯＲ回路２ｂに入力され、さらにＬＰＦ３ｂを通過して、基準信号と分数パルス幅出力分周器１ａの出力信号との位相差検出信号となる。そして、ＬＰＦ３ａとＬＰＦ３ｂの出力信号のそれぞれは、差分検出回路１１に入力され、差分検出回路１１の出力信号は、可変遅延回路９の遅延量制御端子に印加される。ここで、差分検出回路１１より与える電圧を変化させることにより、位相同期状態における位相関係を設定することができる。

図８の回路中の各信号には、下式（１）〜（３）が成り立つ。
（ＬＰＦ３の出力信号）
＝（ＰＬＬ出力信号の位相）−（分数パルス幅出力分周器１ａの出力位相） （１）
（ＬＰＦ３ｂの出力信号）
＝（分数パルス幅出力分周器１ａの出力位相）−（基準信号の位相） （２）
（差分検出回路１１の出力信号）
＝（ＬＰＦ３ａの出力信号）−（ＬＰＦ３ｂの出力信号） （３）

上式（１）〜（３）より、
（差分検出回路１１の出力信号）
＝（ＰＬＬ出力信号の位相）−（基準信号の位相）
が成り立つ。つまり、差分検出回路１１の出力で可変遅延回路９の遅延量制御を行えば、閉ループによりＰＬＬ出力信号と基準信号の位相差が０になるように自動制御される。

なお、図８の構成では、ＬＰＦ３ａとＬＰＦ３ｂの出力の差分を差分検出回路１１で生成したが、ＸＯＲ回路２ａとＸＯＲ回路２ｂの出力を差分検出回路に入力し、その後にＬＰＦ３を通す構成とすることも考えられる。

以上のように、実施の形態６によれば、先の実施の形態１で示した位相差検出回路を用いた回路構成とすることで、先の実施の形態４、５とは異なる構成で、入力基準信号とＰＬＬ出力信号の位相差を一定とするようなＰＬＬ回路を実現することができる。

実施の形態７．
本実施の形態７では、先の実施の形態６と異なる構成により、閉ループでＰＬＬ出力位相の制御を行う場合について説明する。図９は、本発明の実施の形態７におけるＰＬＬ回路の構成図である。図９に示すＰＬＬ回路は、位相差検出回路２０ａ、ＸＯＲ回路２ｂ、ＬＰＦ３ｂ、位相周波数比較器５、ループフィルタ６、ＶＣＯ７、オフセット印加回路１０、および差分検出回路１１を備えて構成されている。ここで、位相差検出回路２０ａは、先の実施の形態１における図１で示した位相差検出回路２０と同様の構成を備えている。

先の実施の形態６では、出力位相の可変手段として、ＶＣＯ７とＰＬＬ出力信号端子の間に可変遅延回路９を設けた構成としていた。これに対して、本実施の形態７では、位相周波数比較器５とループフィルタ６の間にオフセット印加回路１０を設けた構成としている。このような図９の構成において、差分検出回路１１の出力信号でオフセット印加回路１０のオフセット量を制御することで、先の実施の形態６の可変遅延回路９でＶＣＯ７の出力信号の位相を調整するのと等価な効果を得ることができる。

以上のように、実施の形態７によれば、先の実施の形態１で示した位相差検出回路を用いた回路構成とすることで、先の実施の形態４〜６とは異なる構成で、入力基準信号とＰＬＬ出力信号の位相差を一定とするようなＰＬＬ回路を実現することができる。

実施の形態８．
本実施の形態８では、先の実施の形態６、７とは異なる構成により、閉ループでＰＬＬ出力位相の制御を行う場合について説明する。図１０は、本発明の実施の形態８におけるＰＬＬ回路の構成図である。図１０に示すＰＬＬ回路は、位相差検出回路２０ａ、ＸＯＲ回路２ｂ、ＬＰＦ３ｂ、位相周波数比較器５、ループフィルタ６、ＶＣＯ７、差分検出回路１１、およびセレクタ１２を備えて構成されている。ここで、位相差検出回路２０ａは、先の実施の形態１における図１で示した位相差検出回路２０と同様の構成を備えている。

本実施の形態８におけるＰＬＬ回路は、位相同期確立後、位相周波数比較器５の動作に依存せず、位相差検出回路２０ａとＸＯＲ回路２ｂによる位相差検出結果のみを使用して位相同期を継続する回路である。

ＶＣＯ７の出力信号は、位相差検出回路２０ａ内の分数パルス幅出力分周器１ａに入力される。一方、ＸＯＲ回路２ａとＬＰＦ３ａは、分数パルス幅出力分周器１ａと合わせて、先の実施の形態１で示した位相差検出回路２０を構成する。

位相周波数比較器５には、位相差検出回路２０ａの出力分周信号と、本ＰＬＬ回路の入力基準信号が入力される。そして、位相周波数比較器５で位相比較された出力信号は、ループフィルタ６を通過して、セレクタ１２の一方の入力端子に入力される。セレクタ１２の出力信号は、ＶＣＯ７の制御端子に印加される。

また、基準信号と分数パルス幅出力分周器１ａの出力信号は、ＸＯＲ回路２ｂに入力され、さらにＬＰＦ３ｂを通過して、基準信号と分数パルス幅出力分周器１ａの出力信号との位相差検出信号となる。そして、ＬＰＦ３ａとＬＰＦ３ｂの出力信号のそれぞれは、差分検出回路１１を通って、セレクタ１２のもう一方の入力端子に入力される。ここで、差分検出回路１１は、出力オフセット調整端子より与える電圧を変化させることにより、位相同期状態における位相関係を設定することができる。

本実施の形態８のＰＬＬ回路の初期動作状態においては、セレクタ１２は、ループフィルタ６の出力信号をＶＣＯ７に接続する状態となっている。この状態では、通常、ＰＬＬの動作と同様に、入力基準信号にＶＣＯ７の出力信号が位相同期される。そして、一度位相同期が確立したことが検出されると、セレクタ１２の選択を切り替え、差分検出回路１１の出力をＶＣＯ７に接続する。

先の実施の形態６で説明したように、差分検出回路１１の出力信号は、ＶＣＯ７の出力信号と、入力基準信号との位相差に比例した値となっている。このため、差分検出回路１１の出力信号をＶＣＯ７の周波数制御端子に印加することで、閉ループとなり、位相同期が持続する。

以上のように、実施の形態８によれば、ＶＣＯへフィードバックされる信号は、ＰＬＬ出力信号と基準信号との位相差であり、分周器の遅延時間変動の影響が入らない。このため、基準信号とＰＬＬ出力信号間の位相差変動の小さなＰＬＬ回路が実現できる。さらに、位相同期時には位相周波数比較器の出力信号を用いないため、位相周波数比較器で発生する雑音の影響を受けず、ＰＬＬ出力信号として低位相雑音な特性が得られる。

なお、本実施の形態８では、ＬＰＦ３ａとＬＰＦ３ｂの出力の差分を差分検出回路１１で生成したが、ＸＯＲ回路２ａとＸＯＲ回路２ｂの出力を差分検出回路に入力し、そのあとにＬＰＦ３を通る構成も考えられる。

１、１ａ、１ｂ 分数パルス幅出力分周器、２、２ａ、２ｂ ＸＯＲ回路（演算回路）、３、３ａ、３ｂ ＬＰＦ、４、４ａ、４ｂ 可変遅延回路、５ 位相周波数比較器、６ ループフィルタ、７ ＶＣＯ、８ ＬＵＴ、９ 可変遅延回路、１０ オフセット印加回路、１１ 差分検出回路、１２ セレクタ、２０、２０ａ、２０ｂ 位相差検出回路、３０、３０ａ、３０ｂ 定遅延時間周波数分周回路。

Claims (8)

1. 入力信号をＮ分周し、パルス幅が前記入力信号の周期のＢ倍となる出力信号を生成し、ここで、Ｎは、任意の整数であり、Ｂは０＜Ｂ＜Ｎを満たす整数ではない実数として規定される分数パルス幅出力分周器と、
   前記分数パルス幅出力分周器への前記入力信号と、前記分数パルス幅出力分周器からの前記出力信号とを入力し、排他的論理和信号を生成する演算回路と、
   前記演算回路により生成された排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、前記入力信号に対する前記出力信号の遅延時間に相当する値を位相差検出信号として出力する低域通過フィルタと
   を備えたことを特徴とする位相差検出回路。
2. 入力信号をＮ分周し、パルス幅が前記入力信号の周期のＢ倍となる出力信号を生成し、ここで、Ｎは、任意の整数であり、Ｂは０＜Ｂ＜Ｎを満たす整数ではない実数として規定される分数パルス幅出力分周器と、
   外部から取り込む遅延量制御信号に応じて、前記分数パルス幅出力分周器からの前記出力信号を遅延させて分周出力信号を生成する可変遅延回路と、
   前記分数パルス幅出力分周器への前記入力信号と、前記可変遅延回路からの分周出力信号とを入力し、排他的論理和信号を生成する演算回路と、
   前記演算回路により生成された排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、前記入力信号に対する前記分周出力信号の遅延時間に相当する値を前記遅延量制御信号として、前記可変遅延回路に出力する低域通過フィルタと
   を備え、
   前記可変遅延回路は、前記遅延量制御信号に基づいて、前記入力信号に対する位相を一定に保った信号として前記分周出力信号を出力する
   ことを特徴とする定遅延時間周波数分周回路。
3. 基準周波数となる入力基準信号と、電圧に応じて周波数が変化する電圧制御発振器の出力信号のフィードバック信号との位相差を、前記電圧制御発振器に入力することで、前記入力基準信号と前記出力信号の位相を同期させてＰＬＬ出力信号を生成する位相同期回路であって、
   前記電圧制御発振器からの出力信号を分周する請求項２に記載の第１の定遅延時間周波数分周回路と、
   前記入力基準信号を分周する請求項２に記載の第２の定遅延時間周波数分周回路と、
   前記第１の定遅延時間周波数分周回路から出力される第１の分周出力信号と、前記第２の定遅延時間周波数分周回路から出力される第２の分周出力信号とを入力し、位相比較結果信号を出力する位相周波数比較器と
   を備え、
   前記電圧制御発振器は、前記位相周波数比較器による前記位相比較結果信号を、ループフィルタを介して周波数制御端子に入力して出力信号を生成し、前記ＰＬＬ出力信号として出力する
   ことを特徴とする位相同期回路。
4. 基準周波数となる入力基準信号と、電圧に応じて周波数が変化する電圧制御発振器の出力信号のフィードバック信号との位相差を、前記電圧制御発振器に入力することで、前記入力基準信号と前記出力信号の位相を同期させてＰＬＬ出力信号を生成する位相同期回路であって、
   前記ＰＬＬ出力信号を分周する請求項１に記載の第１の位相差検出回路と、
   前記入力基準信号を分周する請求項１に記載の第２の位相差検出回路と、
   前記第１の位相差検出回路内の第１の分数パルス幅出力分周器から出力される第１の分周出力信号と、前記第２の位相差検出回路内の第２の分数パルス幅出力分周器から出力される第２の分周出力信号とを入力し、位相比較結果信号を出力する位相周波数比較器と、
   前記第１の位相差検出回路から出力される第１の位相差検出信号と、前記第２の位相差検出回路から出力される第２の位相差検出信号との入力に応じて決定される遅延量制御信号を出力するルックアップテーブル回路と、
   前記ルックアップテーブル回路から出力される前記遅延量制御信号を遅延量制御端子に入力して、前記遅延量制御信号に基づいて前記電圧制御発振器からの出力信号を遅延させて前記ＰＬＬ出力信号を出力する可変遅延回路と
   を備えることを特徴とする位相同期回路。
5. 基準周波数となる入力基準信号と、電圧に応じて周波数が変化する電圧制御発振器の出力信号のフィードバック信号との位相差を、前記電圧制御発振器に入力することで、前記入力基準信号と前記出力信号の位相を同期させてＰＬＬ出力信号を生成する位相同期回路であって、
   前記電圧制御発振器からの出力信号を分周する請求項１に記載の第１の位相差検出回路と、
   前記入力基準信号を分周する請求項１に記載の第２の位相差検出回路と、
   前記第１の位相差検出回路内の第１の分数パルス幅出力分周器から出力される第１の分周出力信号と、前記第２の位相差検出回路内の第２の分数パルス幅出力分周器から出力される第２の分周出力信号とを入力し、位相比較結果信号を出力する位相周波数比較器と、
   前記第１の位相差検出回路から出力される第１の位相差検出信号と、前記第２の位相差検出回路から出力される第２の位相差検出信号との入力に応じて決定されるオフセット量制御信号を出力するルックアップテーブル回路と、
   前記ルックアップテーブル回路から出力される前記オフセット量制御信号をオフセット量制御端子に入力して、前記オフセット量制御信号に基づいて前記位相周波数比較器から出力される前記位相比較結果信号をオフセットさせて出力するオフセット印加回路と
   を備え、
   前記電圧制御発振器は、前記オフセット印加回路によりオフセットされた位相比較結果信号を、ループフィルタを介して周波数制御端子に入力し、前記ＰＬＬ出力信号を生成して出力する
   ことを特徴とする位相同期回路。
6. 基準周波数となる入力基準信号と、電圧に応じて周波数が変化する電圧制御発振器の出力信号のフィードバック信号との位相差を、前記電圧制御発振器に入力することで、前記入力基準信号と前記出力信号の位相を同期させてＰＬＬ出力信号を生成する位相同期回路であって、
   前記ＰＬＬ出力信号を分周する請求項１に記載の第１の位相差検出回路と、
   前記第１の位相差検出回路内の第１の分数パルス幅出力分周器から出力される第１の分周出力信号と、前記入力基準信号とを入力し、位相比較結果信号を出力する位相周波数比較器と、
   前記第１の位相差検出回路内の第１の分数パルス幅出力分周器から出力される第１の分周出力信号と、前記入力基準信号とを入力し、排他的論理和信号を生成する第２の演算回路と、
   前記第２の演算回路により生成された排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、前記入力基準信号に対する前記第１の分周出力信号の遅延時間に相当する値を第２の位相差検出信号として出力する第２の低域通過フィルタと
   前記第１の位相差検出回路から出力される第１の位相差検出信号に対する、前記第２の低域通過フィルタから出力される前記第２の位相差検出信号の差分を遅延量制御信号として出力する差分検出回路と、
   前記差分検出回路から出力される前記遅延量制御信号を遅延量制御端子に入力して、前記遅延量制御信号に基づいて前記電圧制御発振器からの出力信号を遅延させて前記ＰＬＬ出力信号を出力する可変遅延回路と
   を備えることを特徴とする位相同期回路。
7. 基準周波数となる入力基準信号と、電圧に応じて周波数が変化する電圧制御発振器の出力信号のフィードバック信号との位相差を、前記電圧制御発振器に入力することで、前記入力基準信号と前記出力信号の位相を同期させてＰＬＬ出力信号を生成する位相同期回路であって、
   前記電圧制御発振器からの出力信号を分周する請求項１に記載の第１の位相差検出回路と、
   前記第１の位相差検出回路内の第１の分数パルス幅出力分周器から出力される第１の分周出力信号と、前記入力基準信号とを入力し、位相比較結果信号を出力する位相周波数比較器と、
   前記第１の位相差検出回路内の第１の分数パルス幅出力分周器から出力される第１の分周出力信号と、前記入力基準信号とを入力し、排他的論理和信号を生成する第２の演算回路と、
   前記第２の演算回路により生成された排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、前記入力基準信号に対する前記第１の分周出力信号の遅延時間に相当する値を第２の位相差検出信号として出力する第２の低域通過フィルタと
   前記第１の位相差検出回路から出力される第１の位相差検出信号に対する、前記第２の低域通過フィルタから出力される前記第２の位相差検出信号の差分をオフセット量制御信号として出力する差分検出回路と、
   前記差分検出回路から出力される前記オフセット量制御信号をオフセット量制御端子に入力して、前記オフセット量制御信号に基づいて前記位相周波数比較器から出力される前記位相比較結果信号をオフセットさせて出力するオフセット印加回路と
   を備え、
   前記電圧制御発振器は、前記オフセット印加回路によりオフセットされた位相比較結果信号を、ループフィルタを介して周波数制御端子に入力し、前記ＰＬＬ出力信号を生成して出力する
   ことを特徴とする位相同期回路。
8. 基準周波数となる入力基準信号と、電圧に応じて周波数が変化する電圧制御発振器の出力信号のフィードバック信号との位相差を、前記電圧制御発振器に入力することで、前記入力基準信号と前記出力信号の位相を同期させてＰＬＬ出力信号を生成する位相同期回路であって、
   前記電圧制御発振器からの出力信号を分周する請求項１に記載の第１の位相差検出回路と、
   前記第１の位相差検出回路内の第１の分数パルス幅出力分周器から出力される第１の分周出力信号と、前記入力基準信号とを入力し、位相比較結果信号を出力する位相周波数比較器と、
   前記第１の位相差検出回路内の第１の分数パルス幅出力分周器から出力される第１の分周出力信号と、前記入力基準信号とを入力し、排他的論理和信号を生成する第２の演算回路と、
   前記第２の演算回路により生成された排他的論理和信号に対して、特定のよりも低い低域周波数成分の信号を通過させ、前記入力基準信号に対する前記第１の分周出力信号の遅延時間に相当する値を第２の位相差検出信号として出力する第２の低域通過フィルタと、
   前記第１の位相差検出回路から出力される第１の位相差検出信号に対する、前記第２の低域通過フィルタから出力される前記第２の位相差検出信号の差分を位相差比例信号として出力する差分検出回路と、
   前記位相周波数比較器から出力されループフィルタを介して取得した前記位相比較結果信号と、前記差分検出回路から出力される前記位相差比例信号とを入力し、いずれか一方の信号を選択して出力するセレクタと
   を備え、
   前記電圧制御発振器は、前記セレクタにより選択された信号を周波数制御端子に入力し、前記ＰＬＬ出力信号を生成して出力する
   ことを特徴とする位相同期回路。

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