CN107872223B - 用于执行相位误差校正的系统和方法 - Google Patents

用于执行相位误差校正的系统和方法 Download PDF

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Abstract

提供了用于执行相位误差校正的系统和方法。接收参考时钟信号和目标时钟信号。基于参考时钟信号的第一边沿和目标时钟信号的对应第一边沿之间的第一时间量来生成第一值。基于使用第一值计算出的给定量来第一次调节目标时钟信号的相位。在目标时钟信号的相位被调节之后，基于参考时钟信号的第二边沿和目标时钟信号的对应第二边沿之间的第二时间量来生成第二值。基于给定量、第一值和第二值来第二次调节目标时钟信号的相位。

Description

用于执行相位误差校正的系统和方法
相关申请的交叉引用
本公开要求于2016年9月27日提交的第62/400,289号美国临时专利申请的权益，其以整体内容通过引用并入本文。
技术领域
本公开大体涉及锁相环(PLL)，并且更具体地涉及在PLL中使用的相位校准技术。
背景技术
出于总体上呈现本公开上下文的目的而提供本背景技术描述。这里发明人的工作，到在本背景技术章节中描述的工作的程度以及可能在提交的时间不会以其他方式认为是现有技术的本说明书的各方面，并非明确地也非隐含地被承认为针对本公开的现有技术。
PLL广泛用于无线应用、远程通信应用、计算机应用以及电子应用中。PLL被用于生成稳定的频率(频率合成)，执行从高速串行数据流的时钟和数据恢复(CDR)，并且被用于将准确的时钟脉冲(时钟树)分布在数字逻辑电路中。在PLL被启动之后或者在PLL偏离稳定状态之后，执行PLL锁定花费相当大量的时间(锁定时间)，其负面地影响总体系统的性能。
传统系统试图通过在过大的锁定阶段期间创建一个环路带宽并且随后创建被减小以获取更期望性能的另一环路带宽来减少锁定时间。然而，即使在这样的系统中，PLL的锁定时间通常仍然过长以至于不能满足某些应用要求。在这样的传统系统中锁定PLL的性能还由于对用于在频率已经被锁定时校准相位误差压控振荡器(VCO)频率变化的依赖性而被降低。
发明内容
提供了用于执行相位误差校正的系统和方法。在一些实施例中，接收参考时钟信号和目标时钟信号。基于参考时钟信号的第一边沿和目标时钟信号的对应第一边沿之间的第一时间量来生成第一值。基于使用第一值计算出的给定量来第一次调节目标时钟信号的相位。在目标时钟信号的相位被调节之后，基于参考时钟信号的第二边沿和目标时钟信号的对应第二边沿之间的第二时间量来生成第二值。基于给定量、第一值和第二值来第二次调节目标时钟信号的相位。
在一些实现方式中，相位在参考时钟的第二时钟周期期间被第一次调节，并且相位在参考时钟的第四时钟周期期间被第二次调节。在一些实现方式中，第一时间量在参考时钟的第一时钟周期期间被测量，并且第二时间量在参考时钟的第三时钟周期期间被测量。
在一些实现方式中，通过基于给定量来修改反馈除法器的增益来调节相位。在一些实现方式中，反馈除法器的增益对应于常数和变量之和的倒数。
在一些实现方式中，变量在第一时间量被测量时被设置为零，变量被设置为给定值以第一次调节相位，变量在相位被第一次调节之后被设置为零，并且变量基于给定量、第一值以及第二值而被设置为第二量以第二次调节相位。
在一些实现方式中，给定量根据下式来计算：
Nx2＝round(OT1/g_tdc_est/Tdco/2)
其中Nx2是给定量，OT1是第一值，g_tdc_est是第一常数，并且Tdco是第二常数。
在一些实现方式中，第二量根据下式来计算：
Nx4＝round(Nx2*OT3/(OT1-OT3))
其中Nx4是第二量，Nx2是给定量，OT1是第一值，并且OT3是第二值。
在一些实现方式中，目标时钟信号对应于数控振荡器的输出。在一些实现方式中，目标时钟信号对应于压控振荡器的输出。
附图说明
在附图和下面的描述中阐述一个或多个实现方式的细节。其他特征和各种优点在考虑结合附图进行的以下详细描述后将变得更显而易见，在附图中：
图1示出了根据各种实施例的示例性数字相位误差校正系统；
图2示出了根据各种实施例的用于执行数字相位误差校正的示例性时序图；
图3示出了根据各种实施例的示例性模拟相位误差校正系统；
图4示出了根据各种实施例的用于执行模拟相位误差校正的示例性时序图；以及
图5是根据各种实施例的用于执行相位误差校正的说明性过程。
具体实施方式
提供了用于执行相位误差校正的系统和方法。特别地，在两个步骤中执行相位校正，其显著减少了锁定时间。通过计算并补偿在分频器处的相位误差而代替依靠VCO和反馈环路来执行相位校正。在一些实施例中，在四个时钟周期中执行相位校正和锁定时间。
图1示出了根据各种实施例的示例性数字相位误差校正系统100。系统100包括时间测量电路110、环路滤波器电路120、振荡器电路130、反馈除法器电路140以及控制电路150。振荡器电路130可以为能够生成时钟信号的任何电路，诸如压控振荡器和/或数字控制的振荡器。时间测量电路110可以包括时间到数字转换器电路(TDC)。时间测量电路110可以接收参考频率时钟信号(Fref)和目标频率时钟信号(Ftarget)。Fref信号可以为Ftarget信号与其同步的恒定时钟信号。反馈除法器电路140可以被耦合到振荡器电路130并且可以将Ftarget信号输出到时间测量电路110。
如下面所讨论的，可以在Fref信号的四个时钟周期中执行相位误差校正。最初，当相位误差校正被启动时，开关160可以被控制为将环路滤波器电路120耦合到值‘0’。在第一时钟周期期间，反馈除法器电路140的相除比率被设置为常数，并且在Fref信号的上升沿与Ftarget信号的上升沿之间的第一时间差被测量。该第一时间差被用于生成用于在第二时钟周期中调节反馈除法器电路140的相除比率的第一值。
在Fref信号的第二时钟周期期间，反馈除法器电路140的相除比率基于使用第一时间差生成的第一值而被设置为给定量。在第二时钟周期期间测量在Fref信号的上升沿与Ftarget信号的上升沿之间的第二时间差。
在Fref信号的第三时钟周期期间，反馈除法器电路140的相除比率被设置回常数，并且在Fref信号的上升沿与Ftarget信号的上升沿之间的第三时间差被测量。该第三时间差被用于生成用于在第四时钟周期中调节反馈除法器电路140的相除比率的第二值。
在Fref信号的第四时钟周期期间，反馈除法器电路140的相除比率基于第一值、第二值和给定值而被设置。在Fref信号的上升沿和Ftarget信号的上升沿之间的第四时间差被测量。在此时，相位误差校正结束(例如，在Fref信号的四个时钟周期之后)，并且开关160可以被控制以将环路滤波器电路120耦合到时间测量电路110的输出部TM 112。
在一些实施例中，反馈除法器电路140从振荡器电路130接收时钟信号，并且可以执行对时钟信号的相位调节以生成Ftarget信号。在一些实现方式中，可以根据函数1/(Ndiv+Nx)来执行相位调节，其中Ndiv是相位调节常数并且Nx是相位调节变量。控制电路150可以向反馈除法器电路140指示在每个时钟周期期间Nx要被设置的值。例如，在Fref的第一时钟周期期间，控制电路150可以指令反馈除法器电路140将Nx设置为值‘0’。这可以在一些实施例中被执行在信号Ftarget的下降沿上。
在Fref信号的每个时钟周期期间，时间测量电路110可以测量Fref信号领先或滞后Ftarget信号的时间量。例如，时间测量电路110可以检测Fref信号的上升沿。响应于检测到Fref信号的上升沿，时间测量电路110可以重置并启动计时器并且可以监测Ftarget信号的边沿。响应于检测到Ftarget信号的上升沿，时间测量电路110可以使计时器停止并且可以确定Fref信号的上升沿与Ftarget信号的上升沿之间的时间量。
时间测量电路110可以基于所测量的时间量和常数(例如，g_tdc)的数学函数来输出值TM 112。在一些实现方式中，时间测量电路110可以将所测量的时间量乘以常数g_tdc以输出值TM 112。在一些实施例中，值TM 112可以被配置为由时间测量电路110在Fref信号的下降沿上输出。
在一些实现方式中，时间测量电路110可以以类似的方式基于相对于Ftarget信号的下降沿的Fref信号的下降沿来测量Fref信号领先或滞后Ftarget信号的时间量。在一些实现方式中，时间测量电路110可以以类似的方式基于相对于Ftarget信号的上升沿和下降沿的Fref信号的上升沿和下降沿的组合来测量Fref信号领先或滞后Ftarget信号的时间量。
例如，图2中示出的时序图200例示根据各种实施例的数字相位误差校正。特别地，反馈除法器电路140的相位调节变量(Nx)可以最初在Fref信号的第一时钟周期期间被设置为等于‘0’的第一相除值230(Nx1)。对相位调节变量(Nx)到相除值‘0’的设置可以在检测到Ftarget信号的上升沿212时执行。这导致反馈除法器电路140输出对应于基于常数Ndiv而被分频的振荡器电路130信号输出的Ftarget信号。
此外，在Fref信号的第一时钟周期期间，时间测量电路110可以检测Fref信号的第一上升沿210。响应于检测到Fref信号的第一上升沿210，时间测量电路110可以测量时间量214直到检测到Ftarget信号的第一上升沿212。在Fref信号的该第一时钟周期期间，时间测量电路110可以将时间量214乘以常数(g_tdc)以生成并输出第一时间值OT1 220。在一些实现方式中，第一时间值OT1 220可以在第一时钟周期中在Fref信号的下降沿处被输出。
在Fref信号的第二时钟周期期间，反馈除法器电路140的相位调节变量(Nx)可以基于第一时间值OT1 220而被设置为第二相除值232(Nx2)。例如，第二相除值232(Nx2)可以被设置为根据round(OT1/g_tdc_est/Tdco/2)计算的整数，其中OT1对应于第一时间值OT1220，g_tdc_est是第一常数，并且Tdco是第二常数。对相位调节变量(Nx)到第二相除值232的设置可以在检测到Ftarget信号的上升沿216时执行。这导致反馈除法器电路140输出对应于基于常数Ndiv和第二相除值232(Nx2)而被分频的振荡器电路130信号输出的Ftarget信号(例如，1/(Ndiv+Nx2))。
在Fref信号的第三时钟周期期间，反馈除法器电路140的相位调节变量(Nx)可以被设置为等于‘0’的第一相除值230(Nx3)。对相位调节变量(Nx)到相除值‘0’的设置可以在检测到Ftarget信号的上升沿212时执行。这导致反馈除法器电路140输出对应于基于常数Ndiv而被分频的振荡器电路130信号输出的Ftarget信号。在Fref信号的该第三时钟周期期间，时间测量电路110可以将时间量218乘以常数(g_tdc)以生成并输出第二时间值OT3222。在一些实现方式中，第二时间值OT3 222可以在第三时钟周期中在Fref信号的下降沿处被输出
在Fref信号的第四时钟周期期间，反馈除法器电路140的相位调节变量(Nx)可以基于第一时间值OT1 220、第二时间值OT3 222和第二相除值232而被设置为第三相除值234(Nx4)。例如，第三相除值234(Nx4)可以被设置为根据round(Nx2*OT3/(OT1-OT3))计算的整数，其中OT1对应于第一时间值OT1 220，OT3对应于第二时间值OT3 222，并且Nx2对应于第二相除值232。对相位调节变量(Nx)到第三值234的设置可以在检测到Ftarget信号的上升沿219时执行。这导致反馈除法器电路140输出对应于基于常数Ndiv和第三相除值234(Nx4)而被分频的振荡器电路130信号输出的Ftarget信号(例如，1/(Ndiv+Nx4))。
在一些实施例中，基于以上而获得的第一时间值OT1 220、第二时间值OT3 222和第二相除值232能够被用于调节时间测量电路110的增益。具体地，由两个时钟边沿之间的时间差与其相乘的g_tdc值可以根据以下公式来校准或调节：g_tdc＝(OT1-OT3)/Nx2/Tdco)。
控制电路150可以基于任何适当的处理器或处理电路。控制电路150可以控制本文中描述的系统(例如，系统100和/或系统300)的一些或所有组件。控制电路150可以接收并运行用于实现用于执行相位误差校正过程的指令。这样的指令可以是暂态的或非暂态的，并且可以被存储在诸如系统100或300中的存储设备(未示出)的暂态或非暂态介质中。例如，控制电路150可以接收用于实现过程500(图5)的指令。
图3示出了根据各种实施例的示例性模拟相位误差校正系统300。系统300包括相位检测器电路310、电流放大器330和332、第一开关341、第二开关342和第三开关343、模数转换器(ADC)320、振荡器电路130、控制电路150和反馈除法器电路140。使用图4中示出的时序图400描述系统300的操作。
模拟相位误差校正系统300操作以与系统100类似的方式在Fref的四个时钟周期中基于参考频率时钟信号(Fref)来校正目标频率时钟信号(Ftarget)的相位。相位检测器电路310可以在Fref信号领先Ftarget信号时断言信号312。相位检测器电路310可以在Fref信号滞后Ftarget信号时断言信号314。相位检测器电路310可以在Fref信号与Ftarget信号同步时断言信号312和信号314两者。通过基于Fref信号的领先或滞后来修改哪个信号312或信号314被断言，不同的电压被应用到Vcxa 324。以此方式，当Fref被断言并且Ftarget未被断言时，Vcxa开始上升并且在Ftarget被断言时停止上升。这创建由ADC 320表示在Ftarget被断言之前Fref被断言多久的特定电压，其表示Fref时钟的上升沿和Ftarget时钟的上升沿之间的时间差。
在一些实施例中，第一开关341、第二开关342和第三开关343可以根据时序图400在Fref信号的上升沿上而切换。此外，相位调节变量(Nx)可以在反馈除法器电路140中在Ftarget信号的上升沿上被设置。如以上所讨论的，控制电路150可以控制系统300的组件以切换开关并设置各种值(例如，NX)。
如以上所讨论的，可以在Fref信号的四个时钟周期中执行相位误差校正。最初，在相位误差校正被启动时，第一开关341可以被设置为断开，其将到振荡器130的输入部耦合到第三开关343的输出部。此外，最初，第二开关342和第三开关343可以被闭合以将相位检测器电路310的输出部连接到Vdd/2。此时，Vctrl和Vcxa被初始化。
在Vctrl和Vcxa被初始化之后，在第一时钟周期期间，第一开关324保持处于断开位置，第二开关342保持闭合，并且第三开关343被设置为断开。在第一时钟周期期间，反馈除法器电路140的相除比率被设置为常数，并且在ADC 320的输出部Vcxd 322处的第一时间值410被测量。在输出部Vcxd 322处的第一时间值410(Vcx1)表示Fref时钟的上升沿和Ftarget时钟的上升沿之间的第一时间差。该第一时间值410(Vcx1)被用于在第二时钟周期中调节反馈除法器电路140的相除比率。
在第二时钟周期期间，第一开关324保持处于断开位置，第二开关342被断开，并且第三开关343被闭合。在Fref信号的该第二时钟周期期间，反馈除法器电路140的相位调节变量(Nx)可以基于第一时间值410(Vcx1)而被设置为第二相除值432(Nx2)。对相位调节变量(Nx)到第二相除值432的设置可以在检测到Ftarget信号的上升沿时执行。这导致反馈除法器电路140输出对应于基于常数Ndiv和第二相除值232(Nx2)而被分频的振荡器电路130信号输出的Ftarget信号(例如，1/(Ndiv+Nx2))。
在Fref信号的第三时钟周期期间，第一开关324保持处于断开位置，第二开关342被闭合，并且第三开关343被断开。在Fref信号的第三时钟周期期间，反馈除法器电路140的相除比率被设置为常数并且在ADC 320的输出部Vcxd 322处的第二时间值420被测量。在输出部Vcxd 322处的第二时间值420(Vcx3)表示Fref时钟的上升沿和Ftarget时钟的上升沿之间的第二时间差。该第二时间值420(Vcx3)被用于在第四时钟周期中调节反馈除法器电路140的相除比率。
在Fref信号的第四时钟周期期间，第一开关324保持处于断开位置，第二开关342被断开，并且第三开关343被闭合。在Fref信号的第四时钟周期期间，反馈除法器电路140的相位调节变量(Nx)可以基于第一时间值Vcx1 410、第二时间值Vcx3 420和第二相除值432而被设置为第三相除值434(Nx4)。例如，第三相除值434(Nx4)可以被设置为根据round(Nx2*Vcx3/(Vcx1-Vcx3))计算的整数，其中Vcx1对应于第一时间值410，Vcx3对应于第二时间值420，并且Nx2对应于第二相除值432。对相位调节变量(Nx)到第三值434的设置可以在检测到Ftarget信号的上升沿时执行。这导致反馈除法器电路140输出对应于基于常数Ndiv和第三相除值234(Nx4)而被分频的振荡器电路130信号输出的Ftarget信号(例如，1/(Ndiv+Nx4))。
在第四时钟周期之后，Ftarget信号与Fref信号同步。在此时，第一开关324被闭合，第二开关342被断开，并且第三开关343被断开。此外，反馈除法器电路140的相除因子被设置为常数(例如，Nx＝0)。
图5是用于执行根据各种实施例的相位误差校正的说明性过程500。在510处，接收参考时钟信号和目标时钟信号。例如，由时间测量电路110(图1)接收Fref和Ftarget。类似地，由相位检测器电路310(图3)接收Fref和Ftarget。
在520处，基于参考时钟信号的第一边沿和目标时钟信号的对应第一边沿之间的第一时间量来生成第一值。例如，由时间测量电路110输出的第一时间值220表示Fref的上升沿和Ftarget的上升沿之间的时间量(图1和图2)。类似地，由ADC 320输出的第一时间值410表示Fref的上升沿和Ftarget的上升沿之间的时间量(图3和图4)。
在530处，基于使用第一值计算的给定量来第一次调节目标时钟信号的相位。例如，反馈除法器电路140的相除值(Nx2)基于第一时间值220或410而被设置。
在540处，在目标时钟信号的相位被调节之后，基于参考时钟信号的第二边沿和目标时钟信号的对应第二边沿之间的第二时间量来生成第二值。例如，由时间测量电路110输出的第二时间值222表示Fref的上升沿和Ftarget的上升沿之间的时间量(图1和图2)。类似地，由ADC 320输出的第二时间值420表示Fref的上升沿和Ftarget的上升沿之间的时间量(图3和图4)。
在550处，基于给定量、第一值和第二值来第二次调节目标时钟信号的相位。例如，反馈除法器电路140的相除值基于以下来调节或设置：(1)第一时间值220或410，(2)第二时间值222或420；以及(3)在第二时钟周期处的反馈除法器电路140的相除值232或432(Nx2)。
前文描述了用于执行相位误差校正的方法和装置。本公开的上述实施例仅仅出于说明而非限制的目的而被呈现。另外，本公开不限于具体实现方式。例如，以上描述的方法的一个或多个步骤可以以不同顺序(或同时地)来执行并且仍然实现期望的结果。另外，本公开可以采用硬件来实现，诸如被实现专用集成电路(ASIC)上或现场可编程门阵列(FPGA)上。本公开还可以采用软件通过例如将用于执行以上讨论的过程的暂态或非暂态指令编码在一个或多个暂态或非暂态计算机可读介质中来实现。

Claims (18)

1.一种用于执行相位误差校正的方法，所述方法包括：
在相位检测器电路处，接收参考时钟信号和目标时钟信号；
在所述接收之后在所述参考时钟信号的第一时钟周期处：
将反馈分频器电路的相位调整变量设置为等于零的第一相除值；以及
在所述相位检测器电路处，生成第一值，所述第一值指示所述参考时钟信号的第一边沿和所述目标时钟信号的对应第一边沿之间的第一时间量；
在所述参考时钟信号的与所述第一时钟周期紧接的第二时钟周期处：
基于所述第一值，将所述反馈分频器电路的所述相位调整变量设置为第二相除值；以及
在与所述相位检测器电路通信耦合的所述反馈分频器电路处，基于所述相位调整变量，第一次调整所述目标时钟信号的相位；在调整所述目标时钟信号的所述相位之后在所述参考时钟信号的与所述第二时钟周期紧接的第三时钟周期处：
将所述反馈分频器电路的所述相位调整变量设置为等于零的所述第一相除值；以及
在所述相位检测器电路处，生成第二值，所述第二值指示所述参考时钟信号的第二边沿和所述目标时钟信号的对应第二边沿之间的第二时间量；
在所述参考时钟信号的与所述第三时钟周期紧接的第四时钟周期处：
基于所述第一值、所述第二值和所述第二相除值，将所述反馈分频器电路的所述相位调整变量设置为第三相除值；以及
通过在所述反馈分频器电路处基于所述相位调整变量来第二次调整所述目标时钟信号的所述相位，完成相位调整。
2.根据权利要求1所述的方法，其中所述相位在所述参考时钟信号的所述第二时钟周期期间被第一次调节，并且所述相位在所述参考时钟信号的所述第四时钟周期期间被第二次调节。
3.根据权利要求2所述的方法，其中所述第一时间量在所述参考时钟信号的所述第一时钟周期期间被测量，并且所述第二时间量在所述参考时钟信号的第三时钟周期期间被测量。
4.根据权利要求1所述的方法，其中调节所述相位包括基于所述相位调整变量来修改反馈分频器比率。
5.根据权利要求4所述的方法，其中所述反馈分频器比率对应于一个常数和所述相位调整变量之和的倒数。
6.根据权利要求1所述的方法，其中所述第二相除值根据下式来计算：
Nx2＝round(OT1/g_tdc_est/Tdco/2)
其中Nx2是所述第二相除值，OT1是所述第一值，g_tdc_est是第一常数，并且Tdco是第二常数。
7.根据权利要求1所述的方法，其中所述第三相除值根据下式来计算：
Nx4＝round(Nx2*OT3/(OT1-OT3))
其中Nx4是所述第三相除值，Nx2是所述第二相除值，OT1是所述第一值，并且OT3是所述第二值。
8.根据权利要求1所述的方法，其中所述目标时钟信号对应于数控振荡器的输出。
9.根据权利要求1所述的方法，其中所述目标时钟信号对应于压控振荡器的输出。
10.一种用于执行相位误差校正的系统，所述系统包括：
相位检测器电路，被配置为：
接收参考时钟信号；
接收从反馈分频器电路输出的目标时钟信号；
在所述接收之后在所述参考时钟信号的第一时钟周期处，基于所述参考时钟信号的第一边沿和所述目标时钟信号的对应第一边沿之间的第一时间量来生成第一值；
向所述反馈分频器电路输出所生成的所述第一值；
所述反馈分频器电路被配置为：
在所述第一时钟周期期间，将相位调整变量设置为等于零的第一相除值；
从所述相位检测器电路接收所生成的所述第一值；
在第二时钟周期期间，基于所述第一值，将所述相位调整变量设置为第二相除值；
在所述参考时钟信号的与所述第一时钟周期紧接的所述第二时钟周期处，基于所述相位调整变量来第一次调节所述目标时钟信号的相位；
向所述相位检测器电路的输入输出具有被调整的相位的所述目标时钟信号；以及
在第三时钟周期期间，将所述相位调整变量设置为等于零的所述第一相除值；
所述相位检测器电路还被配置为：
从所述反馈分频器电路接收所述目标时钟信号，所述目标时钟信号具有基于给定量而调整的所述相位，所述给定量使用所述第一值来计算
在所述参考时钟信号的与所述第二时钟周期紧接的所述第三时钟周期处，基于所述参考时钟信号的第二边沿和所述目标时钟信号的对应第二边沿之间的第二时间量来生成第二值；以及
所述反馈分频器电路还被配置为：
在第四时钟周期期间，基于所述第一值、所述第二值和所述第二相除值，将所述相位调整变量设置为第三相除值
在所述参考时钟信号的与所述第三时钟周期紧接的所述第四时钟周期处，基于所述相位调整变量来第二次调节所述目标时钟信号的所述相位。
11.根据权利要求10所述的系统，其中所述相位在所述参考时钟信号的所述第二时钟周期期间被第一次调节，并且所述相位在所述参考时钟信号的所述第四时钟周期期间被第二次调节。
12.根据权利要求11所述的系统，其中所述第一时间量在所述参考时钟信号的所述第一时钟周期期间被测量，并且所述第二时间量在所述参考时钟信号的所述第三时钟周期期间被测量。
13.根据权利要求10所述的系统，其中被配置为调节所述相位的所述反馈分频器电路还被配置为基于所述相位调整变量来修改反馈分频器比率。
14.根据权利要求13所述的系统，其中所述反馈分频器比率对应于一个常数和所述相位调整变量之和的倒数。
15.根据权利要求10所述的系统，其中所述第二相除值根据下式来计算：
Nx2＝round(OT1/g_tdc_est/Tdco/2)
其中Nx2是所述第二相除值，OT1是所述第一值，g_tdc_est是第一常数，并且Tdco是第二常数。
16.根据权利要求10所述的系统，其中所述第三相除值根据下式来计算：
Nx4＝round(Nx2*OT3/(OT1-OT3))
其中Nx4是所述第三相除值，Nx2是所述第二相除值，OT1是所述第一值，并且OT3是所述第二值。
17.根据权利要求10所述的系统，其中所述目标时钟信号对应于数控振荡器的输出。
18.根据权利要求10所述的系统，其中所述目标时钟信号对应于压控振荡器的输出。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111817701B (zh) * 2020-06-24 2023-01-10 苏州浪潮智能科技有限公司 相位自纠正电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200830722A (en) * 2006-09-21 2008-07-16 Gct Semiconductor Inc Frequency synthesizer using two phase locked loops
CN103023495A (zh) * 2011-09-23 2013-04-03 硅谷实验室公司 将内插分频器用作数控振荡器的pll
CN103348596A (zh) * 2011-02-04 2013-10-09 马维尔国际贸易有限公司 用于分数-n锁相环(pll)的参考时钟补偿

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7570043B2 (en) * 2006-12-29 2009-08-04 Texas Instruments Incorporated Switches bidirectionally connecting external lead to PLL voltage tune line
US7809345B2 (en) * 2007-04-26 2010-10-05 Freescale Semiconductor, Inc. Digital PLL and applications thereof
US8284888B2 (en) * 2010-01-14 2012-10-09 Ian Kyles Frequency and phase acquisition of a clock and data recovery circuit without an external reference clock
WO2012157234A1 (ja) * 2011-05-18 2012-11-22 旭化成エレクトロニクス株式会社 アキュムレータ型フラクショナルｎ－ｐｌｌシンセサイザおよびその制御方法
US9966963B2 (en) * 2016-09-23 2018-05-08 Taiwan Semiconductor Manufacturing Company Limited Frequency synthesizer

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200830722A (en) * 2006-09-21 2008-07-16 Gct Semiconductor Inc Frequency synthesizer using two phase locked loops
CN103348596A (zh) * 2011-02-04 2013-10-09 马维尔国际贸易有限公司 用于分数-n锁相环(pll)的参考时钟补偿
CN103023495A (zh) * 2011-09-23 2013-04-03 硅谷实验室公司 将内插分频器用作数控振荡器的pll

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