TWI638526B - 頻率合成裝置及其方法 - Google Patents

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TWI638526B TW106122026A TW106122026A TWI638526B TW I638526 B TWI638526 B TW I638526B TW 106122026 A TW106122026 A TW 106122026A TW 106122026 A TW106122026 A TW 106122026A TW I638526 B TWI638526 B TW I638526B
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Abstract

本發明提供頻率合成裝置及其方法。數位時序調整電路接收第一與第二時脈，並根據雜訊消除訊號與增益控制訊號輸出第三與第四時脈。類比相位偵測器接收第三與第四時脈並輸出類比時序誤差訊號。濾波電路接收類比時序誤差訊號並輸出振盪器控制訊號。可控制振盪器接收振盪器控制訊號並輸出第五時脈。時脈分割器接收第五時脈並根據分割因數輸出第二時脈。調變器接收時脈乘法因數並輸出分割因數與雜訊消除訊號。數位相位偵測器接收第三與第四時脈，並輸出數位時序誤差訊號。關聯電路接收數位時序誤差訊號與雜訊消除訊號，並輸出增益控制訊號。

Description

頻率合成裝置及其方法
本發明乃是關於一種相位鎖定迴路為架構之頻率合成裝置與其頻率合成方法。
相位鎖定迴路(Phase Locked Loop；PLL)能接收一第一時脈並輸出一第二時脈，該第二時脈的頻率取決於第一時脈的頻率。傳統的相位鎖定迴路包括相位/頻率偵測器、電荷幫浦、迴路濾波器、壓控震盪器與時脈分割電路。壓控震盪器根據一控制電壓輸出第二時脈，使得第二時脈的頻率能由控制電壓決定。時脈分割電路接收第二時脈，並根據一分割比例來輸出一第三時脈。相位/頻率偵測器接收第一時脈與第三時脈，並輸出表示第一時脈與第三時脈間時序差的時序訊號。電荷幫浦將此時序訊號轉換為電流訊號，迴路濾波器再將此電流訊號進行濾波，以獲得控制第二時脈之頻率的控制電壓。於是，藉由追蹤第一時脈之頻率便能透過一迴路架構來調整第二時脈之頻率。於一穩定狀態下，第二時脈之頻率等於第一時脈之頻率與一乘法因數N的乘積，並可表示如下式。
N=N int +α
其中，N int 為一正整數，α為小於1但不小於零的有理數。若α等於零，則時脈分割電路具有一固定的分割因數N int (即，切割為N int 等分)。針對第二時脈之N int 個循環的每一個循環都會有一個第三時脈的一個循環輸出。若α不等於零，則α必為一分數，於此情況下，此相位鎖定迴路便是一個分數倍分頻相位鎖定迴路(fractional-N Phase Locked Loop；fractional-N PLL)，且時脈分割電路無法具有固定的分割因數。時脈分割電路的分割因數是由三角積分調變器來調變，且時脈分割電路的分割因數會在N int 與N int +1之間動態地變動，以使得分割因數的平均值能等於N int +α。由於分割因數的值會被調變，分割因數的瞬時值便不會等於分割因數的平均值(即，N int 與N int +1不等於N int +α)。於是，瞬時雜訊便會產生於相位鎖定迴路。美國專利公告案(U.S.Patent US7,999,622,Galton et al)揭露了一種可由分割因數之調變過程中消除瞬時雜訊的方法。此種方法主要是使用數位類比轉換器輸出一電流，此電流能夠補償電荷幫浦之輸出中的雜訊(此雜訊係於分割因數之調變過程中產生)。然而，數位類比轉換器會產生雜訊。為了要減少此部分的雜訊，便需消耗較多的功率來提供較大的電流。此外，數位類比轉換器並非十分線性，其非線性的特性將會造成相位鎖定迴路中額外的雜訊。為了要減少此部分雜訊，電路的複雜度便會提高以達到動態地元件匹配效果。
本發明所提供之頻率合成裝置及其方法能夠消除分數倍分頻相位鎖定迴路(fractional-N Phase Locked Loop；fractional-N PLL)中的雜訊(即，調變分割因數所產生的雜訊)，卻不會產生高功率消耗，也無透過複雜電路來進行。
本發明所提供之頻率合成裝置及其方法的主要工作原理在於，利用數位時序調整電路來修正分數倍分頻相位鎖定迴路中已知的時序誤差。此時序差是由時脈分割器將時脈乘法因數調變為一分割因數所產生。根據數位時序調整電路之輸出中已知的時序誤差與其餘的時序誤差，數位時序調整電路的增益能藉由封閉迴路的架構被校正。
於本發明所提供之頻率合成裝置的一實施例中，此種頻率合成裝置包括數位時序調整電路、類比相位偵測器、濾波電路、可 控制振盪器、時脈分割器、調變器、數位相位偵測器與關聯電路。數位時序調整電路設置以接收第一時脈與第二時脈，並根據雜訊消除訊號與增益控制訊號輸出第三時脈與第四時脈。類比相位偵測器設置以接收第三時脈與第四時脈，並輸出類比時序誤差訊號。濾波電路設置以接收類比時序誤差訊號，並輸出振盪器控制訊號。可控制振盪器設置以接收振盪器控制訊號，並輸出第五時脈。時脈分割器設置以接收第五時脈，並根據一分割因數輸出該第二時脈。調變器設置以接收時脈乘法因數，並輸出分割因數與雜訊消除訊號，其中分割因數的平均值等於時脈乘法因數。數位相位偵測器設置以接收第三時脈與第四時脈，並輸出數位時序誤差訊號。數位相位偵測器經自行校準以使得數位時序誤差訊號的平均值等於零。關聯電路設置以接收數位時序誤差訊號與雜訊消除訊號，並輸出增益控制訊號。於本發明所提供之頻率合成裝置的另一實施例中，第四時脈與第三時脈之間的時序差等於第二時脈與第一時脈之間的時序差、與增益控制訊號成比例的雜訊消除訊號以及時序補償的總和。於本發明所提供之頻率合成裝置的另一實施例中，數位時序調整電路包括固定延遲電路與數位可變延遲電路。固定延遲電路設置以接收第二時脈並輸出第四時脈。數位可變延遲電路設置以接收第一時脈，並根據雜訊消除訊號與增益控制訊號輸出第三時脈。於本發明所提供之頻率合成裝置的另一實施例中，數位可變延遲電路線性相關於該雜訊消除訊號與該增益控制訊號。於本發明所提供之頻率合成裝置的另一實施例中，數位可變延遲電路包括可調式反相器，且此可調式反相器包括反相器與可變電容器。反相器接收由增益控制訊號所控制的導軌電壓。一可變電容器，該可變電容器由雜訊消除訊號所控制。
於本發明所提供之頻率合成裝置的一實施例中，數位相位偵測器包括歪斜失真調整電路、時間數位轉換器與積分器。歪斜失真調整電路設置以接收第三時脈與第四時脈，並根據延遲控制訊 號輸出第一延遲時脈與第二延遲時脈。時間數位轉換器設置以接收第一延遲時脈與第二延遲時脈，並輸出數位時序誤差訊號。積分器設置以接收數位時序誤差訊號，並輸出延遲控制訊號。於本發明所提供之頻率合成裝置的一實施例中，關聯電路包括數位訊號處理單元。若雜訊消除訊號為正，數位訊號處理單元以由數位時序誤差訊號決定之一數值來遞減增益控制訊號。再者，若雜訊消除訊號為負，數位訊號處理單元以由數位時序誤差訊號決定之該數值來遞增增益控制訊號。另外，若雜訊消除訊號為零，數位訊號處理單元不增減增益控制訊號。於本發明所提供之頻率合成裝置的一實施例中，調變器包括三角積分調變器。於本發明所提供之頻率合成裝置的一實施例中，類比相位偵測器包括相位/頻率偵測器。於本發明所提供之頻率合成裝置的一實施例中，濾波電路包括電荷幫浦與負載電路，其中此負載電路包括有串聯之一電容器與一電阻器。於本發明所提供之頻率合成裝置的一實施例中，可控制振盪器以壓控振盪器來實現。於本發明所提供之頻率合成裝置的一實施例中，時脈分割器以計數器來實現。
於本發明所提供之頻率合成方法的一實施例中，此種頻率合成方法包括：接收第一時脈與一時脈乘法因數；將時脈乘法因數調變為一分割因數，其中該分割因數的平均值等於該時脈乘法因數；根據時脈乘法因數與分割因數之間的差值，產生雜訊消除訊號；透過數位時序調整電路，根據雜訊消除訊號與增益控制訊號，由第一時脈與第二時脈來獲得第三時脈與第四時脈；透過類比相位偵測器，偵測第四時脈與第三時脈之間的時序差，以產生類比時序誤差訊號；透過濾波電路，將類比時序誤差訊號濾波以產生振盪器控制訊號；透過可控制振盪器，根據振盪器控制訊號，輸出第五時脈；根據分割因數，將第五時脈降頻以輸出第二時脈；透過數位相位偵測器，偵測第四時脈與第三時脈之間的時序差，以產生數位時序誤差訊號，其中數位相位偵測器經自行校準以使 得數位時序誤差訊號的平均值等於零；以及根據數位時序誤差訊號與雜訊消除訊號，調整增益控制訊號。於本發明所提供之頻率合成方法的一實施例中，透過三角積分調變器將時脈乘法因數調變為一分割因數。於本發明所提供之頻率合成方法的一實施例中，透過一階三角積分調變器將時脈乘法因數調變為一分割因數。於本發明所提供之頻率合成方法的一實施例中，類比相位偵測器包括相位/頻率偵測器。於本發明所提供之頻率合成方法的一實施例中，濾波電路包括電荷幫浦與負載電路，其中此負載電路包括有串聯之一電容器與一電阻器。於本發明所提供之頻率合成方法的一實施例中，可控制振盪器以壓控振盪器來實現。於本發明所提供之頻率合成方法的一實施例中，透過計數器，根據分割因數將第五時脈降頻。
為使能更進一步瞭解本發明之特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，但是此等說明與所附圖式僅係用來說明本發明，而非對本發明的權利範圍作任何的限制。
100‧‧‧分數倍分頻相位鎖定迴路
110‧‧‧相位/頻率偵測器
111、112‧‧‧D型正反器
113‧‧‧及閘
120‧‧‧電荷幫浦
121‧‧‧電流源
122‧‧‧電流槽
123‧‧‧第一開關
124‧‧‧第二開關
125‧‧‧輸出節點
130‧‧‧迴路濾波器
131‧‧‧電阻
132‧‧‧第一電容
133‧‧‧第二電容
140‧‧‧壓控振盪器
141‧‧‧電壓電流轉換器
142‧‧‧NMOS電晶體
143‧‧‧電流鏡
144、145‧‧‧PMOS電晶體
146‧‧‧環式振盪器
147、148、149‧‧‧反相器
150‧‧‧時脈分割器
160‧‧‧數位時序調整電路
160_1‧‧‧固定延遲電路
160_2‧‧‧數位可變延遲電路
161‧‧‧可調式反相器
162‧‧‧輸出反相器
163_0、163_1、163_2、163_3‧‧‧電容器
164_0、164_1、164_2、164_3‧‧‧開關
165‧‧‧電路節點
166‧‧‧可變電容
168‧‧‧反相器
169‧‧‧數位類比轉換器
170‧‧‧調變器
180‧‧‧關聯電路
190‧‧‧可自我校正之時間數位轉換器
200‧‧‧可自我校正之時間數位轉換器
210‧‧‧歪斜失真調整電路
211‧‧‧可變延遲電路
212‧‧‧固定延遲電路
220‧‧‧時間數位轉換器
221‧‧‧D型正反器
230‧‧‧積分器
300‧‧‧調變器
301、303、305‧‧‧和運算子
302‧‧‧捨入運算子
304、306‧‧‧延遲單位
400‧‧‧頻率合成方法
401~410‧‧‧步驟
CK1‧‧‧第一時脈
CK2‧‧‧第二時脈
CK3‧‧‧第三時脈
CK4‧‧‧第四時脈
CK5‧‧‧第五時脈
CK3D‧‧‧第一延遲時脈
CK4D‧‧‧第二延遲時脈
S TE ‧‧‧類比時序誤差訊號
D TE ‧‧‧數位時序誤差訊號
V CTL ‧‧‧控制電壓
N C ‧‧‧雜訊消除訊號
N C [0]、N C [1]、N C [2]、N C [3]‧‧‧位元
G C ‧‧‧增益控制訊號
N MUL ‧‧‧時脈乘法因數
N’ MUL ‧‧‧經修正之時脈乘法因數
N DIV ‧‧‧分割因數
N CNEXT ‧‧‧中間訊號
D‧‧‧輸入腳位
Q‧‧‧輸出腳位
R‧‧‧重置腳位
RST‧‧‧重置訊號
UP‧‧‧第一邏輯訊號
DN‧‧‧第二邏輯訊號
VDD‧‧‧電源供應節點
I C ‧‧‧修正電流
I DN ‧‧‧放電電流
I UP ‧‧‧充電電流
ICTL‧‧‧控制電流
IM‧‧‧鏡電流
MP‧‧‧PMOS電晶體
MN‧‧‧NMOS電晶體
VR‧‧‧導軌電壓
DCTL‧‧‧延遲控制訊號
e1‧‧‧簡化誤差
e1d‧‧‧延遲簡化誤差
圖1A為根據本發明例示性實施例繪示之分數倍分頻相位鎖定迴路的方塊圖。
圖1B為根據本發明例示性實施例繪示之相位/頻率偵測器的示意圖。
圖1C為根據本發明例示性實施例繪示之電荷幫浦的示意圖。
圖1D為根據本發明例示性實施例繪示之迴路濾波器的示意圖。
圖1E為根據本發明例示性實施例繪示之壓控振盪器的示意圖。
圖1F為根據本發明例示性實施例繪示之數位時序調整電路的示意圖。
圖1G為根據本發明例示性實施例繪示之數位可變延遲電路的示意圖。
圖2為根據本發明例示性實施例繪示之可自我校正之時間數位轉換器的示意圖。
圖3為根據本發明例示性實施例繪示之調變器的示意圖。
圖4為根據本發明例示性實施例繪示之頻率合成方法的流程圖。
在下文將參看隨附圖式更充分地描述各種例示性實施例，在隨附圖式中展示一些例示性實施例。然而，本發明概念可能以許多不同形式來體現，且不應解釋為限於本文中所闡述之例示性實施例。確切而言，提供此等例示性實施例使得本發明將為詳盡且完整，且將向熟習此項技術者充分傳達本發明概念的範疇。在諸圖式中，類似數字始終指示類似元件。
以下將以多個實施例說明本發明所提供之頻率合成裝置及其方法，然而，下述實施例並非用以限制本發明。
請參照圖1A，圖1A為根據本發明例示性實施例繪示之分數倍分頻相位鎖定迴路的方塊圖。分數倍分頻相位鎖定迴路100包括數位時序調整電路160、相位/頻率偵測器(Phase/Frequency Detector；PFD)110、電荷幫浦(Charge Pump；CP)120、迴路濾波器(Loop Filter；LF)130、壓控振盪器(Voltage-Controlled Oscillator；VCO)140、時脈分割器150、調變器(modulator；MOD)、可自我校正之時間數位轉換器(Time-to-Digital Converter；TDC)190以及關聯電路180。數位時序調整電路160主要設置以接收第一時脈CK1與第二時脈CK2，並根據雜訊消除訊號N c 與增益控制訊號G c 輸出第三時脈CK3與第四時脈CK4。相位/頻率偵測器110主要設置以接收第三時脈CK3與第四時脈CK4，並輸出類比時序誤差訊號S TE 。類比時序誤差訊號S TE 係表示第三時脈CK3與第四時脈CK4之間的時序差。 電荷幫浦120主要設置以將類比時序誤差訊號S TE 轉換為一修正電流I C 。迴路濾波器130主要設置以接收修正電流I C 並輸出一控制電壓V CTL 。壓控振盪器140主要設置以根據控制電壓V CTL 輸出第五時脈CK5。時脈分割器150主要設置以接收第五時脈CK5，並根據分割因數N DIV 輸出第二時脈CK2。調變器170主要設置以根據時脈乘法因數N MUL 輸出分割因數N DIV 與雜訊消除訊號N C 。可自我校正之時間數位轉換器190主要設置以接收第三時脈CK3與第四時脈CK4並輸出數位時序誤差訊號D TE 。關聯電路180主要設置以根據數位時序誤差訊號D TE 與雜訊消除訊號N C 輸出增益控制訊號G C 。為便於描述，於以下說明中第一時脈CK1、第二時脈CK2、第三時脈CK3、第四時脈CK4與第五時脈CK5係簡單以CK1、CK2、CK3、CK4與CK5表示，類比時序誤差訊號S TE 係簡單以S TE 表示，數位時序誤差訊號D TE 係簡單以D TE 表示，修正電流I C 係簡單以I C 表示，控制電壓V CTL 係簡單以 CTL 表示，雜訊消除訊號N C 係簡單以N C 表示，增益控制訊號G C 係簡單以G C 表示，時脈乘法因數N MUL 係簡單以N MUL 表示，以及分割因數N DIV 簡單以N DIV 表示。
分數倍分頻相位鎖定迴路100與傳統的分數倍分頻相位鎖定迴路之間的差異在於，分數倍分頻相位鎖定迴路100多了數位時序調整電路160、可自我校正之時間數位轉換器190與關聯電路180的設置，且相位/頻率偵測器110所接收的是CK1與CK2，而非CK3與CK4。與傳統的分數倍分頻相位鎖定迴路類似之處在於，分數倍分頻相位鎖定迴路100藉由壓控振盪器140接收CK1並輸出CK5。壓控振盪器140接收CK1並輸出CK5的過程中是藉由一個封閉迴路之架構來做調整，使得CK5的頻率等於CK1與N MUL (非純整數)的乘積，此封閉迴路是一個由時脈分割器150、相位/頻率偵測器110、電荷幫浦120與迴路濾波器130所組成的回饋路徑。既然N MUL 非純整數而N DIV (時脈分割器150的分割因數)須為一整數，N DIV 便須被調變，以使得N DIV 的平均值等於N MUL 。調變器170接收N MUL 並輸出N DIV ， 使得N DIV 經調變後其平均值等於N MUL 。於前述調整過程中，需使得CK5的頻率等於CK1與N MUL (非純整數)的乘積。然而，CK2的瞬時時序可能會偏離虛擬之一時脈分割器的理想時序，其中此虛擬之時脈分割器之N MUL 的分割因數可為非整數。會導致此種情況是因為在對N DIV 調變時於CK1與CK2之間的時序差會產生之瞬時雜訊，此種情況是能夠預測到的，且此瞬時雜訊(以N C 表示)可由調變器170計算獲得。數位時序調整電路160主要設置以修正此瞬時雜訊，以使得瞬時雜訊部會出現於CK4與CK3之間的時序差。N C 於本質上是數位的數字形式，但CK1與CK2之間的時序差於本質上是類比的時間形式。數位時序調整電路160能夠執行數位類比轉換，已將N C 轉換為時序差的量，以將這些時序差的量被消除。G C 則決定了前述數位類比轉換的增益因數。
可自我校正之時間數位轉換器190偵測CK4與C3之間的時序差，並輸出D TE 以表示此時序差。時間數位轉換器190能自我校正使得D TE 的平均值為零。
須說明的是，圖1A中的相位/頻率偵測器110為類比相位偵測器之舉例，且圖1A中的而時間數位轉換器190為數位相位偵測器之舉例。
於一實施例中，數位時序調整電路160的工作原理可由以下式(1)表示。
t 4-t 3=t 2-t 1+N C ．G C +t OS 式(1)
t 1 為CK1之上升緣出現的時間點，t 2 為CK2之上升緣出現的時間點，t 3 為CK3之上升緣出現的時間點，t 4 為CK4之上升緣出現的時間點，t 0 為一時序補償。因此，t 2 -t 1 為CK2與CK1之間的時序差，且t 4 -t 3 為CK4與CK3之間的時序差。S TE 與D TE 均表示了CK4與CK3之間相對的時序，S TE 與D TE 即等於t 4 -t 3 。S TE 與D TE 的差別在於S TE 是類比訊號而D TE 是數位訊號。N C 表示了對N DIV 調變時於t 2-t 1中所產生的瞬時雜訊。若G C (用以將N C 轉換為時序差的轉換增益)設定正確， 對N DIV 調變時於t 2 -t 1 中所產生的瞬時雜訊便可被完全地修正以消除，且不會出現於t 4 -t 3 。然而若G C 設定錯誤，前述之瞬時雜訊可能會被過度修正或修正不足，導致t 4 -t 3 中產生其餘的雜訊，且這些雜訊將成為D TE 的一部份。若G C 被設定過大或過小，前述之瞬時雜訊可能會被過度修正或修正不足，導致t 4 -t 3 中包含有其餘的雜訊，且這些雜訊係相關或負相關於N C 。因此，當N C 為正值，若前述之瞬時雜訊被過度修正或修正不足，D TE 便會為正值或負值；而當N C 為負值，若前述之瞬時雜訊被過度修正或修正不足，D TE 便會為負值或正值。接著，關聯電路180會根據N C 與D TE 之間的關係來調整G C 。當D TE 係正相關/負相關於N C ，表示G C 過大/過小，因此需增加/減少。
於圖1B所繪示的實施例中，相位/頻率偵測器110包括了兩個D型正反器(Data Flip-Flops；DFF)111與112，以及一個及(AND)閘113。每個D型正反器具有一輸入腳位(以「D」標示)、一輸出腳位(以「Q」標示)、一重置腳位(以「R」標示)與一時脈腳位(以「∧」標示)，該些標示應為該發明所屬技術領域中具有通常知識者所熟悉。D型正反器111輸出第一邏輯訊號UP，而D型正反器112輸出第二邏輯訊號DN。及(AND)閘113接收第一邏輯訊號UP與第二邏輯訊號DN，並輸出重置訊號RST。以波形和訊號時序的角度來看，第一邏輯訊號UP(/第二邏輯訊號DN)係於CK3(/CK4)的上升緣時有效，且當重置訊號RST有效時，第一邏輯訊號UP(/第二邏輯訊號DN)則無效。第一邏輯訊號UP與第二邏輯訊號DN組成了代表CK3和CK4之間的時序差之S TE ，關於第一邏輯訊號UP與第二邏輯訊號DN組成了代表CK3和CK4之間的時序差之S TE 的細節應為該發明所屬技術領域中具有通常知識者所能理解，於此便不贅述。
於圖1C所繪示的實施例中，電荷幫浦120包括電流源121、電流槽122、第一開關123與第二開關124。電流源121主要設置以提供一個充電電流I UP 。電流槽122主要設置以汲取放電電流I DN 。第一開關123主要設置以當第一邏輯訊號UP有效時，將充電電流I UP 耦合至一個輸出節點125。第二開關124主要設置以當第二邏輯訊號DN有效時，將放電電流I DN 耦合至輸出節點125。經由輸出節點125，修正電流I C 被提供至圖1A中的迴路濾波器130。於此本案說明書中，「VDD」係為電源供應節點的標示。關於圖1C所繪示的電荷幫浦120之其他細節應為該發明所屬技術領域中具有通常知識者所能理解，於此便不贅述。
於圖1D所繪示的實施例中，迴路濾波器130包括電阻131、第一電容132與第二電容133。迴路濾波器130主要設置以接收由電荷幫浦120而來的修正電流I C ，並輸出控制電壓V CTL 至圖1中的壓控振盪器140。關於圖1D所繪示的迴路濾波器130之其他細節應為該發明所屬技術領域中具有通常知識者所能理解，於此便不贅述。
於圖1E所繪示的實施例中，壓控振盪器140包括電壓電流轉換器141、電流鏡143與環式振盪器146。電壓電流轉換器141主要設置以將控制電壓V CTL 轉換為控制電流I CTL 。電流鏡143主要設置以將控制電流I CTL 鏡射為一鏡電流I M 。環式振盪器146主要設置以根據鏡電流I M 輸出CK5。電壓電流轉換器141包括一個NMOS電晶體142。電流鏡143包括兩個PMOS電晶體144與145。環式振盪器146包括三個反相器147、148與149，反相器147、1487與149構成一個環狀架構，共同接收鏡電流I M 。當控制電壓V CTL 升高，也會控制電流I CTL 增加，連帶鏡電流I M 跟著增加。結果，反相器147、1487與149會因為接收到更多能量變得更快速，於是CK5便會具有較高的振盪頻率。
時脈分割器150可以一計數器來實現。時脈分割器150由零開始，在每一個CK5的上升緣，計數器便增加一次計數。當計數到N DIV -1時，下一個CK5的上升緣會導致計數歸零。如此一來，計數器會循環的由零計數到N DIV -1。每次當記數值為零時，CK2有效，但當記數值不為零時，CK2均有效。
數位時序調整電路160接收CK1與CK2並輸出CK3與CK4，於是，根據式(1)所描述的關係，CK4與CK3之間的時序差係相關於CK2與CK1之間的時序差。於圖1F所繪示的實施例中，數位時序調整電路160包括固定延遲電路160_1與數位可變延遲電路160_2。根據G C 與N C ，固定延遲電路160_1主要設置以接收CK2並輸出CK4，且數位可變延遲電路160_2主要設置以接收CK1並輸出CK3。固定延遲電路160_1提供CK4與CK2之間的固定的時序差(即，t 4 -t 2 為定值)。另一方面，數位可變延遲電路160_2提供CK3與CK1之間的可變但係由G C 與N C 所控制的時序差(即，t 3 -t 1 可變動但係由G C 與N C 所控制)。於是，t 4 -t 2 不等於t 3 -t 1 ，即兩者相差一個由G C 與N C 所控制的變動量。尤其，CK3與CK1之間可電的時序差係線性相關於G C 與N C 。於一實施例中，固定延遲電路160_1單純是一個短路架構，於此情況下，CK4與CK2之間的固定的時序差為零，且C3等於CK1。於另一實施例中，固定延遲電路160_1是由偶數個反相器形成的串接架構。
舉例來說，N C 具有四個位元(即，N C [0]、N C [1]、N C [2]、N C [3])。於圖1G所繪示的實施例中，數位可變延遲電路160_2包括可調式反相器161、輸出反相器162與可變電容166。可調式反相器161主要設置以接收CK1並根據G C 由電路節點165輸出一個中間時脈CKI。輸出反相器162主要設置以接收中間時脈CKI並輸出CK3。可變電容166主要設置以於電路節點165提供一個電容負載。可調式反相器161包括數位類比轉換器169與反相器168。數位類比轉換器169主要設置以接收G C 並輸出導軌電壓VR。反相器168包括一PMOS電晶體MP與一NMOS電晶體，用以接收CK1並根據導軌電壓VR輸出CKI。可變電容166包括四個電容器163_0、163_1、163_2、163_3，用以根據N C [0]、N C [1]、N C [2]、N C [3]藉由四個開關146_0、146_1、146_2、146_3有條件地將電路節點165接地。輸出反相器162可視為一反相緩衝電路，輸出反相器162與可調式反相器161的設置使 得CK3與CK1為相同的時脈(兩者之間僅相差有一個時脈延遲)。於一實施例中，可變電容166的電容值隨著N C 線性地增加。當CK1為低電位，CKI即為高電位並等於導軌電壓VR，且CK3為低電位。須說明地是，由於數位類比轉換器169的作用，導軌電壓VR係線性相關於G C 。當CK1由低電位轉高電位，將使得可調式反相器161藉由NMOS電晶體MN將可變電容166放電，進而使得CKI由高電位轉低電位且CK3由低電位轉高電位。CKI反應CK1之轉態而由高電位轉低電位所花費的時間係線性相關於電路節點175的總電容值，亦線性相關於導軌電壓VR。可變電容166的電容值係線性相關於N C ，導軌電壓VR則線性相關於G C 。CKI轉態所花費的時間大致上線性相關於N C 與G C 。於是，數位時序調整電路160之工作原理即可體現於式(1)。
根據D TE 與N C 之間的關係，關聯電路180輸出G C 。於一實施例中，G C 可根據一對應的運算以下式(2)表示。
其中，μ為對應常數，G C (old) 為進行對應運算之前的G C 值，G C (new) 為進行對應運算之後的G C 值。由於D TE 與N C 為數位訊號，因此式(2)須由一數位訊號處理單元來實現。於一實施例中，G C 為數位訊號，相關電路180包含有一個數位訊號處理單元來根據D TE 與N C 透過式(2)來對G C 進行對應運算。
可自我校正之時間數位轉換器200的方塊圖如圖2所繪示，其中可自我校正之時間數位轉換器200即體現了圖1A中的可自我校正之時間數位轉換器190。可自我校正之時間數位轉換器200包括歪斜失真調整電路210、時間數位轉換器220與積分器230。歪斜失真調整電路210設置以接收CK3與CK4，並根據一延遲控制訊號 D CTL 輸出第一延遲時脈CK3D與第二延遲時脈CK4D。時間數位轉換器220設置以接收第一延遲時脈CK3D與第二延遲時脈CK4D，並輸出數位時序誤差訊號D TE 。積分器230設置以接收數位時序誤差訊號D TE 並輸出延遲控制訊號D CTL 。歪斜失真調整電路210包括可變延遲電路211與固定延遲電路212。可變延遲電路211設置以接收CK3並根據D CTL 輸出CK3D。固定延遲電路212設置以CK4並輸出CK4D。時間數位轉換器220包括D型正反器221，D型正反器221根據CK4D來取樣CK3D以輸出D TE 。於本實施例中，時間數位轉換器220為一單位元時間數位轉換器，其中D TE 為一邏輯訊號，若CK3D的上升緣早於CK4D的上升緣，則D TE 為高電位，而若CK3D的上升緣晚於CK4D的上升緣，則D TE 為低電位。然而於數位訊號處理的描述中，D TE 係描述為一二位源訊號，即「1」或「-1」，用以表示CK3D與CK4D的時間關係。D TE 的積分即為D CTL 。固定延遲電路212包含有偶數個串接的反相器。可變延遲電路211為一數位時間轉換器，其中CK3D即是將CK3加上一個時脈延遲所獲得，且此時脈延遲係線性相關於D CTL 。數位時間轉換器的工作原理應為該發明所述技術領域中具有通常知識者所熟悉，故於此不多敘述。就前述D TE 的兩個值而言，若「1」出現地較「-1」頻繁，則D CTL 的值增大，使得CK3的時脈延遲增大，於是CK3D的上升緣早於CK4D的上升緣之可能性降低，D TE 為「1」的可能性也提高；若「-1」出現地較「1」頻繁，則D CTL 的值減小，使得CK3的時脈延遲減小，於是CK3D的上升緣早於CK4D的上升緣之可能性提高，D TE 為「-1」的可能性也提高。如此一來，便可藉由封閉迴路的架構來調整。於穩定狀態下，D TE 的平均值為零，且因此D CTL 的值不會有實質的變化。
圖1A所繪示的調變器170可由圖3所繪示的調變器300來實施。調變器300包括一個捨入運算子302(以表示round(‧))、兩個延遲單位304和306(以z-1表示)以及三個和運算子301、303與305。延遲單位304接收一簡化誤差e1，並輸出一延遲簡化誤差e1d。和運算 子301將N MUL 與e1d相加以獲得經修正之時脈乘法因數N’ MUL 。捨入運算子302將N’ MUL 簡化為N DIV 。和運算子303將N’ MUL 減去N DIV 以獲得e1。和運算子305將N C 與N DIV 相加後再扣除N MUL ，以輸出一中間訊號N CNEXT 。延遲單位306接收N CNEXT 並輸出N C 。捨入運算子302、和運算子301與303以及延遲單位304形成一個一階三角積分調變器，使得N DIV 的平均值等於N MUL 。和運算子305與延遲單位306形成一誤差累積器，使得N C 等於由多個N DIV 與N MUL 的差值所累積的總合。N DIV 與N MUL 的差值為一階三角積分調變器的瞬時誤差，即時脈分割器150之時脈分割運算的誤差。N C 為多個N DIV 與N MUL 的差值所累積的總合，表示時脈分割器150之時脈分割運算之累積誤差，即CK2的時序誤差。藉由調整C2與CK1之間的時序差(調整的幅度取決於N C )，數位時序調整電路160便能修正時序誤差。
請參照圖1F，本發明之一可替代的實施例為，將固定延遲電路160_1與數位可變延遲電路160_2交換。數位可變延遲電路160_2由G C 與-N C 所控制，其中-N C 即為N C 之反運算。於此實施例中，CK3與C1之間的時序差固定，CK4與CK2之間的時序差可變且由G C 與-N C 所控制，且此實施例之工作原理依然符合式(1)。
請繼續參照圖1F，數位可變延遲電路160_2屬於數位時間轉換器，其中其輸出時脈的時序是由一數位訊號所控制。數位可變延遲電路160_2可由多種數位時間轉換器來實施，只要CK3與C1之間的時序差係線性相關於G C 與N C 。
於圖1A中，相位/頻率偵測器110為類比相位偵測器之舉例，並不用以限制本發明，亦可以其他的相位/頻率偵測器來實現本發明，只要CK4與CK3之間的時序差可被偵測且能正確地以相關的時序誤差訊號(如：S TE )表示即可。另外，壓控振盪器140為可控制震盪器之舉例，亦可以其他的可控制震盪器來實現本發明，只要能產生一輸出時脈(如：CK5)且此輸出時脈的頻率能由一控制訊號(如：V CTL )控制即可。同樣地，電荷幫浦120與迴路濾波器130亦用 以作例示說明如何對由類比相位偵測器(如：相位/頻率偵測器110)所產生之類比時序誤差訊號(如：S TE )進行濾波以產生控制訊號(如：V CTL )，並不用以限制本發明。電荷幫浦120與迴路濾波器130亦可被替換為其他功能電路，只要類比時序誤差訊號能被濾波以產生用以控制可控制震盪器(如：壓控振盪器140)之控制訊號即可。
本發明所提供之頻率合成方法可由前述實施例所提供之頻率合成裝置來執行。如圖4所繪示之流程圖，本發明所提供之頻率合成方法400主要包括以下步驟：接收第一時脈與時脈乘法因數(步驟401)；將時脈乘法因數調變為分割因數，其中分割因數的平值等於時脈乘法因數(步驟402)；根據時脈乘法因數與分割因數之間的差值，產生一雜訊消除訊號(步驟403)；透過數位時序調整電路，根據雜訊消除訊號與增益控制訊號，由第一時脈與第二時脈獲得一第三時脈與一第四時脈(步驟404)；透過類比相位偵測器，偵測第四時脈與第三時脈之間的時序差，以產生類比時序誤差訊號(步驟405)；透過濾波電路，將類比時序誤差訊號濾波以產生振盪器控制訊號(步驟406)；透過可控制振盪器，根據振盪器控制訊號，輸出第五時脈(步驟407)；根據分割因數，將第五時脈降頻以輸出第二時脈(步驟408)；透過數位相位偵測器，偵測第四時脈與第三時脈之間的時序差，以產生數位時序誤差訊號，其中數位相位偵測器經自行校準以使得數位時序誤差訊號的平均值等於零(步驟409)；以及根據數位時序誤差訊號與雜訊消除訊號，調整增益控制訊號(步驟410)。
以上所述僅為本發明之實施例，其並非用以侷限本發明之專利範圍。

Claims (8)

  1. 一種頻率合成裝置，包括：一數位時序調整電路，設置以接收一第一時脈與一第二時脈，並根據一雜訊消除訊號與一增益控制訊號輸出一第三時脈與一第四時脈；一類比相位偵測器，設置以接收該第三時脈與該第四時脈並輸出一類比時序誤差訊號；一濾波電路，設置以接收該類比時序誤差訊號並輸出一振盪器控制訊號；一可控制振盪器，設置以接收該振盪器控制訊號並輸出一第五時脈；一時脈分割器，設置以接收該第五時脈並根據一分割因數輸出該第二時脈；一調變器，設置以接收一時脈乘法因數並輸出該分割因數與該雜訊消除訊號，其中該分割因數的一平均值等於該時脈乘法因數；一數位相位偵測器，設置以接收該第三時脈與該第四時脈，並輸出一數位時序誤差訊號，其中該數位相位偵測器經自行校準以使得該數位時序誤差訊號的一平均值等於零；以及一關聯電路，設置以接收該數位時序誤差訊號與該雜訊消除訊號，並輸出該增益控制訊號；其中，該第四時脈與該第三時脈之間的一時序差等於該第二時脈與該第一時脈之間的一時序差、與該增益控制訊號成比例的該雜訊消除訊號以及一時序補償的總和。
  2. 如請求項1所述之頻率合成裝置，其中該數位時序調整電路包括：一固定延遲電路，設置以接收該第二時脈並輸出該第四時 脈；以及一數位可變延遲電路，設置以接收該第一時脈並根據該雜訊消除訊號與該增益控制訊號輸出該第三時脈。
  3. 如請求項2所述之頻率合成裝置，其中該數位可變延遲電路線性相關於該雜訊消除訊號與該增益控制訊號。
  4. 如請求項2所述之頻率合成裝置，其中該數位可變延遲電路包括：一可調式反相器，包括：一反相器，接收一導軌電壓，其中該導歸電壓由該增益控制訊號所控制以及一可變電容器，該可變電容器由該雜訊消除訊號所控制。
  5. 如請求項1所述之頻率合成裝置，其中該數位相位偵測器包括：一歪斜失真調整電路，設置以接收該第三時脈與該第四時脈，並根據一延遲控制訊號輸出一第一延遲時脈與一第二延遲時脈；一時間數位轉換器，設置以接收該第一延遲時脈與該第二延遲時脈，並輸出該數位時序誤差訊號；以及一積分器，設置以接收該數位時序誤差訊號並輸出該延遲控制訊號。
  6. 如請求項1所述之頻率合成裝置，其中該關聯電路包括：一數位訊號處理單元，其中若該雜訊消除訊號為正，該數位訊號處理單元以由該數位時序誤差訊號決定之一數值來遞減該增益控制訊號，若該雜訊消除訊號為負，該數位訊號處理單元以由該數位時序誤差訊號決定之該數值來遞增該增益控制訊號，若該雜訊消除訊號為零，該數位訊號處理單元不增減該增益控制訊號。
  7. 一種頻率合成方法，包括：接收一第一時脈與一時脈乘法因數；將該時脈乘法因數調變為一分割因數，其中該分割因數的一平均值等於該時脈乘法因數；根據該時脈乘法因數與該分割因數之間的一差值，產生一雜訊消除訊號；透過一數位時序調整電路，根據該雜訊消除訊號與一增益控制訊號，由該第一時脈與一第二時脈來獲得一第三時脈與一第四時脈；透過一類比相位偵測器，偵測該第四時脈與該第三時脈之間的一時序差，以產生一類比時序誤差訊號；透過一濾波電路，將該類比時序誤差訊號濾波以產生一振盪器控制訊號；透過一可控制振盪器，根據該振盪器控制訊號，輸出一第五時脈；根據該分割因數，將該第五時脈降頻以輸出該第二時脈；透過一數位相位偵測器，偵測該第四時脈與該第三時脈之間的一時序差，以產生一數位時序誤差訊號，其中該數位相位偵測器經自行校準以使得該數位時序誤差訊號的一平均值等於零；以及根據該數位時序誤差訊號與該雜訊消除訊號，調整該增益控制訊號；其中，該第四時脈與該第三時脈之間的一時序差等於該第二時脈與該第一時脈之間的一時序差、與該增益控制訊號成比例的該雜訊消除訊號以及一時序補償的總和。
  8. 如請求項7所述之頻率合成方法，其中該數位時序調整電路包括： 一固定延遲電路，設置以接收該第二時脈並輸出該第四時脈；以及一數位可變延遲電路，設置以接收該第一時脈並根據該雜訊消除訊號與該增益控制訊號輸出該第三時脈。
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