CN107846217B - 自我校正电路 - Google Patents

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

提供一种自我校正电路，一电路接收一参考时钟并依据一时钟乘数输出一输出时钟，该电路包含一数字控制时序调整电路、一时序检测电路、一回路滤波器、一可控振荡器、一时钟除频器、一调制器以及一校正电路，其中该调制器用来将该时钟乘数调制为一除数，并计算由该调制操作所引起的一已知噪声；另外，该数字控制时序调整电路、该时序检测电路、该回路滤波器、该可控振荡器以及该时钟除频器构成一反馈回路，因此该输出时钟的频率等于该参考时钟的频率乘以该时钟乘数，但该调制操作所引起的该已知噪声会被该数字控制时序调整电路来修正，该校正电路以一闭回路的方式来校正该已知噪声，藉此将该已知噪声与该时序检测电路的输出之间的一关联性降到最低。

Description

自我校正电路
技术领域
本发明大体上涉及锁相回路。
背景技术
本领域技术人员了解本公开所使用的微电子用语及基本概念，例如电压、电流、信号、逻辑信号、时钟、上升缘、相位、电容、电荷、电荷帮浦、晶体管、MOS(金氧半导体)、PMOS(P通道金氧半导体)、NMOS(N通道金氧半导体)、源极、栅极、漏极、电路节点、接地节点、操作放大器、共模反馈、电动势(electrical potential)、开关、单端电路、差分电路等等，因此，本领域技术人员所现有的用语及基本概念在此将不予详述。
本公开中，一逻辑信号是指一信号具有两个状态，即“逻辑电平高”与“逻辑电平低”，其亦可被表示为“1”与“0”。为避免赘文，一逻辑信号处于“逻辑电平高”(“逻辑电平低”)的状态会被简述为该逻辑信号为“高” (“低”)，或者被简述为该逻辑信号为“1”(“0”)。此外，为避免赘文，引号可能会被省略，故上开叙述方式会再被简化为该逻辑信号为高(低)，或简化为该逻辑信号为1(0)，文中的这些叙述方式应被理解为在说明逻辑信号的状态。
当一逻辑信号为高，其被称为“确立(asserted)”。当一逻辑信号为低，其被称为“解除确立(de-asserted)”。
一时钟信号是一循环逻辑信号。为避免赘文，此后，“时钟信号”可能被简称为“时钟”。
一时钟信号的一时序(timing)是指该时钟信号历经状态转变(transition) 的一瞬时(time instant)，可以指一低至高的转变或指一高至低的转变。当一时钟信号历经一低至高(高至低)的转变时，其会对应一时序图中的一上升 (下降)缘。
一锁相回路(phase lock loop；PLL)接收一第一时钟并输出一第二时钟，因此该第二时钟的相位会追踪该第一时钟的相位，就结果而言，该第二时钟的频率是由该第一时钟的频率来决定。一现有技术的锁相回路包含一相位/频率检测器(后称PFD)、一电荷帮浦(后称CP)电路、一回路滤波器(后称LF)、一电压控制振荡器(后称VCO)、以及一时钟除频电路(clock divider circuit)，其中该VCO依据一控制电压输出该第二时钟，因此该第二时钟的频率是由该控制电压来决定；该时钟除频电路接收该第二时钟，并依据一除数(division ratio)输出一第三时钟；该PFD接收该第一时钟与该第三时钟，并输出一时序信号以代表该第一时钟与该第三时钟在时序上的一差异；该CP 电路将该时序信号转换为一电流信号；该LF滤波该电流信号，以产生该控制电压用来控制该第二时钟的频率。据上所述，该第二时钟的频率会以一闭回路的方式被调整，从而追踪该第一时钟的频率。前述PFD、CP电路、LF、 VCO及时钟除频电路为本领域的通常知识，故其内容在此不予详述。于一稳态中，该第二时钟的频率等于该第一时钟的频率乘以一乘数(multiplication factor)N，其可被表示如下：
N＝Nint+α
其中Nint是一正整数，α是一比例数值，其小于一但不小于零。若α为零，该时钟除频电路具有一固定除数Nint，亦即该电路执行“除以Nint”的功能，其中在该第二时钟的每Nint周期(cycle)，该第三时钟的一周期被输出。若α不等于零，其必为一分数，于此例中，该锁相回路被称为一分数式PLL (fractional-N PLL)，且该时钟除频电路不能具有一固定除数。于一例子中，该时钟除频电路的除数被一三角积分调制器调制，且动态地于Nint与Nint+1 之间来回(toggle between Nint and Nint+1)，因此该除数的一平均值等于Nint+α，既然该除数的值被调制，瞬时其瞬时值(instantaneous value)会不同于该除数的平均值(例如Nint与Nint+1均不同于Nint+α)，导致一瞬时噪声 (instantaneous noise)附加于(additive to)该PLL。于一美国专利(专利号 US7,999,622)中，Galton等人公开了一方法用来消除该除数的调制所导致的该附加噪声，此方法是基于使用一数字至模拟转换器以输出一电流，该电流抵销(offsets)了一电荷帮浦电路的输出中的一附加噪声(源自于该除数的调制)，然而，该数字至模拟转换器(DAC)本身却也产生噪声，虽然可采用一大电流以资降低该噪声的影响，但其代价是高功率消耗，此外，实务上该DAC的线性表现并非完美，其非线性可能带给PLL额外的噪声，为降低该DAC的非线性的不利影响，可采用一动态元件匹配技术，但其代价是高电路复杂度。
鉴于现有技术的问题，本公开发明公开一种方法，用来在没有消耗高功率或要求高电路复杂度的情形下，消除一分数式PLL中的噪声，该噪声是源自于一除数的调制处理。
发明内容
本发明的一面向(aspect)在于使用一数字控制时序调整电路，以修正于一分数式锁相回路中的一预知(pre-known)时序错误，该错误是一时钟除频器(clock divider)的一除数的调制所引起，其中，根据该预知时序错误以及该数字控制时序调整电路的一输出的一残余(residual)时序错误，该数字控制时序调整电路的一增益通过闭回路方式被校正。
于一实施例中，一电路包含：一数字控制时序调整电路，用来接收一第一时钟与一第二时钟，并用来根据一噪声消除信号及一增益控制信号输出一第三时钟与一第四时钟；一时序检测电路，用来接收该第三时钟与该第四时钟，并用来输出一时序误差信号；一滤波电路，用来接收该时序误差信号并输出一振荡器控制信号；一可控振荡器，用来接收该振荡器控制信号并输出一第五时钟；一时钟除频器，用来接收该第五时钟，并用来依据一除数输出该第二时钟；一调制器，用来接收一时钟乘数并输出该除数与该噪声消除信号，其中该除数的一平均值等于该时钟乘数；以及一校正电路，用来接收该时序误差信号与该噪声消除信号，并用来输出该增益控制信号。于一实施例中，该第四时钟与该第三时钟之间的一时序差异等于下列的总合：该第二时钟与该第一时钟之间的一时序差异、按该增益控制信号而被缩放的该噪声消除信号、以及一固定时序偏移。于一实施例中，该数字控制时序调整电路包含：一固定延迟电路，用来接收该第二时钟并输出该第四时钟；以及一数字控制可变延迟电路，用来接收该第一时钟，并用来依据该噪声消除信号与该增益控制信号输出该第三时钟。于一实施例中，该数字控制可变延迟电路的一延迟量是线性地相依于该噪声消除信号，并线性地相依于该增益控制信号。于一实施例中，该数字控制可变延迟电路包含：一可调反相器，受控于该增益控制信号；以及一可变电容，受控于该噪声消除信号。于一实施例中，该校正电路包含：一电荷帮浦，用来接收该时序误差信号并依据一共模反馈电压输出一中间电流信号；一单刀双掷开关，受控于该噪声消除信号的一符号；一积分器，用来通过该单刀双掷开关接收该中间电流信号，并用来输出该增益控制信号；以及一共模反馈网络，用来于该积分器的一正输入端接收一第一电压以及于该积分器的一负输入端接收一第二电压，并用来输出该共模反馈电压，其中该单刀双掷开关的一第一掷端耦接该积分器的该正输入端，以及该单刀双掷开关的一第二掷端耦接该积分器的该负输入端。于一实施例中，该调制器包含一一阶三角积分调制器。于一实施例中，该可控振荡器是一电压控制振荡器。于一实施例中，该时钟除频器是一计数器。
于一实施例中，一种方法包含下列步骤：接收一第一时钟与一时钟乘数；将该时钟乘数调制为一除数，其中该除数的一平均值等于该时钟乘数；依据该时钟乘数与该除数之间的一差异，建立一噪声消除信号；依据该噪声消除信号与一增益控制信号，使用一数字控制时序调整电路以从该第一时钟与一第二时钟导出一第三时钟与一第四时钟；通过检测该第四时钟与该第三时钟之间的一时序差异，建立一时序误差信号；滤波该时序误差信号以产生一振荡器控制信号；依据该振荡器控制信号，使用一可控振荡器以输出一第五时钟；依据该除数对该第五时钟进行降频，以输出该第二时钟；以及依据该时序误差信号与该噪声消除信号之间的一关联性，调整该增益控制信号。于一实施例中，该数字控制时序调整电路包含：一固定延迟电路，用来接收该第二时钟并输出该第四时钟；以及一数字控制可变延迟电路，用来接收该第一时钟，并用来依据该噪声消除信号与该增益控制信号输出该第三时钟。于一实施例中，该数字控制可变延迟电路的一延迟量是线性地相依于该噪声消除信号，并线性地相依于该增益控制信号。于一实施例中，该数字控制可变延迟电路包含：一可调反相器，受控于该增益控制信号；以及一可变电容，受控于该噪声消除信号。于一实施例中，调整该增益控制信号的步骤是使用一校正电路，该校正电路包含：一电荷帮浦，用来接收该时序误差信号并依据一共模反馈电压输出一中间电流信号；一单刀双掷开关，受控于该噪声消除信号的一符号；一积分器，用来通过该单刀双掷开关接收该中间电流信号，并用来输出该增益控制信号；以及一共模反馈网络，用来于该积分器的一正输入端接收一第一电压以及于该积分器的一负输入端接收一第二电压，并用来输出该共模反馈电压，其中该单刀双掷开关的一第一掷端耦接该积分器的该正输入端，以及该单刀双掷开关的一第二掷端耦接该积分器的该负输入端。于一实施例中，调制用的调制器是一一阶三角积分调制器。于一实施例中，该可控振荡器是一电压控制振荡器。于一实施例中，该时钟除频器是一计数器。
有关本发明的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。
附图说明
图1A依据本发明的一实施例显示一分数式锁相回路的一功能方框图。
图1B显示一相位/频率检测器的一示意图。
图1C显示一电荷帮浦的一示意图。
图1D显示一回路滤波器的一示意图。
图1E显示一电压控制振荡器的一示意图。
图1F显示一数字控制时序调整电路的一功能方框图。
图1G显示一数字控制可变延迟电路的一示意图。
图2显示一校正电路的一示意图。
图3显示一调制器的一示意图。
图4显示本发明的方法的一流程图。
附图标记说明：
100 锁相回路(PLL)
110 相位/频率检测器(PFD)
120 电荷帮浦(CP)
130 回路滤波器(LF)
140 电压控制振荡器(VCO)
150 时钟除频器(clock divider)
160 数字控制时序调整电路(digitally controlled timing adjustmentcircuit)
170 调制器(MOD)
180 校正电路(calibration circuit)
CK1～CK5 时钟
STE 时序误差信号
IC 修正电流(输出至图1A的LF 130(to LF 130of Fig.1A))
VCTL 控制电压(输出至图1A的VCO 140(to VCO 140of Fig.1A))
NDIV 除数
NC 噪声消除信号
NMUL 时钟乘数
GC 增益控制信号
111、112 数据触发器(DFF)
113 AND闸
RST 重置信号
UP、DN 逻辑信号(具现STE(embodying STE))
121 电流流出源
122 电流流入源
123 第一开关
124 第二开关
125 输出节点
IUP 充电电流
IDN 放电电流
131 电阻
132 第一电容
133 第二电容
141 电压至电流转换器(V-to-C converter)
142 NMOS晶体管
143 电流镜
144、145 PMOS晶体管
146 环式振荡器(ring oscillator)
147、148、149 反相器
current mirror 电流镜
VDD 电源供应节点
ICTL 控制电流
IM 镜射电流
161 固定延迟电路(fixed-delay circuit)
162 数字控制可变延迟电路(digitally controlled variable-delaycircuit)
163_0、163_1、163_2、163_3 电容
164_0、164_1、164_2、164_3 开关
165 电路节点
166 可变电容(variable capacitor)
167 可调反相器(tunable inverter)
168 输出反相器
NC[0]、NC[1]、NC[2]、NC[3] 位元
MP1 第一PMOS晶体管
MP2 第二PMOS晶体管
MN1 第一NMOS晶体管
MN1 第二NMOS晶体管
ISC 流出电流
ISK 流入电流
200 校正电路
210 电荷帮浦(charge pump)
220 单刀双掷开关网络(SPDT switching network)
230 积分器(integrator)
250 共模反馈网络(CM feedback network)
260 符号检测电路(Sign detection circuit)
211 电流流出源
212 电流流入源
213 第一开关
214 第二开关
215 输出节点
221、222 开关
231、232 电容
233 全差分操作放大器
252、253 电阻
254 操作放大器
261 符号运算器
262 反相器
I’UP 充电电流
I’DN 放电电流
I’C 中间电流信号
POS、NEG 逻辑信号
VX+、VX- 输入端的电压
GC+、GC- 输出端的电压
VCMFB 共模反馈电压
VCM 共模电压
VCMR 共模参考电压
300 调制器
301、303、305 加总操作器
302 舍入操作器
304、306 延迟单元
1st order delta-sigma modulator 一阶三角积分调制器
error accumulator 错误累积器
e1 舍入错误
e1d 延迟舍入错误
NCNEXT 中间信号
N’MUL 调制乘数
400 方法流程图
401～409 步骤
具体实施方式
本发明涉及锁相回路。尽管本说明书叙述了数个本发明的优选实施例，所述实施例并非本发明的实施限制，换言之，本发明可通过多种方式来实现，不限于本说明书的实施例所述的方式及其所载的特征。另外，为人所熟知的技术细节将不予显示或说明，以避免妨碍本发明的观点的呈现。
图1A依据本发明的一实施例，显示一锁相回路(PLL)100的功能方框图。PLL 100包含：一数字控制时序调整电路160，用来接收一第一时钟CK1 与一第二时钟CK2，并用来依据一噪声消除信号NC与一增益控制信号GC来输出一第三时钟CK3与一第四时钟CK4；一相位/频率检测器(PFD)110，用来接收该第三时钟CK3与该第四时钟CK4，并用来输出一时序误差信号 (timing error signal)STE以表示该第三时钟CK3与该第四时钟CK4之间的一时序差异；一电荷帮浦(CP)120，用来将该时序误差信号STE转换为一修正电流IC；一回路滤波器(LF)130，用来接收该修正电流IC与输出一控制电压VCTL；一电压控制振荡器(VCO)140，用来依据该控制电压VCTL输出一第五时钟；一时钟除频器(clock divider)150，用来接收该第五时钟CK5，并用来依据一除数NDIV输出该第二时钟CK2；一调制器(MOD)170，用来依据一时钟乘数NMUL来输出该除数NDIV与该噪声消除信号NC；以及一校正电路180，用来依据该时序误差信号STE与该噪声消除信号NC之间的一关联性(correlation)，以输出该增益控制信号GC。为避免赘文，此后该第一(第二、第三、第四、第五)时钟CK1(CK2、CK3、CK4、CK5)将简称为CK1 (CK2、CK3、CK4、CK5)；该时序误差信号STE将简称为STE；该修正电流 IC将简称为IC；该控制电压VCTL将简称为VCTL；该噪声消除信号NC将简称为NC；该增益控制信号GC将简称为GC；该时钟乘数NMUL将简称为NMUL；以及该除数NDIV将简称为NDIV。
若将该数字控制时序调整电路160与该校正电路180移除以及令该PFD 110接收CK1与CK2而非接收CK3与CK4，PLL 100将与前揭现有技术的 PLL相同。类似于现有技术的PLL，PLL 100接收CK1并使用VCO 140以输出CK5，其通过一闭回路方式经由一反馈路径而被调整，该反馈路径包含该时钟除频器150、该PFD 110、该CP 120、以及该LF 130，因此CK5的频率等于CK1的频率乘以NMUL，NMUL不是一纯整数(pure integer)。由于NMUL不是一纯整数，但NDIV(其是时钟除频器150的时钟除数)须为一整数，NDIV必须以某种方式被调制，使得NDIV的一平均值等于NMUL。调制器170接收 NMUL并输出NDIV，有效地调制NDIV，使得NDIV的平均值等于NMUL。通过上述作法，CK5的平均频率会等于CK1的频率乘以NMUL，但CK2的一瞬时的时序(instantaneous timing)可能会偏离(deviate)一虚拟的时钟除频器的一理想时序，假设该虚拟的除频器得以实现非整数除数。由于NDIV的调制的关系，CK2的该瞬时时序偏离该理想时序会导致CK2与CK1之间的时序差异中有一瞬时噪声(instantaneous noise)。然而，由NDIV的调制所引起的CK2 与CK1之间的时序差异中的瞬时噪声是事先知道的(pre-known)，该瞬时噪声可由该调制器170加以计算，并被表示为NC。该数字控制时序调整电路 160是用来修正由NDIV的调制所引起的存在于CK2与CK1之间的时序差异中的瞬时噪声，藉此CK4与CK3之间的时序差异得以免于该瞬时噪声的影响。然而，NC本质上系数值的及数字的(numeric and digital)，而CK2与CK1 之间的时序差异本质上是模拟的(temporalanalog)的，故一数字至模拟转换的功能会由该数字控制时序调整电路160来执行，以将NC转换为一时序差异的量，该时序差异的量须被消除。GC则决定了该数字至模拟转换的一增益系数。
于一实施例中，该数字控制时序调整电路160的一功能可以通过下列数学式来表示：
t4-t3＝t2-t1+NC·GC+tOS (I)
上式中，t1是CK1的一上升缘的时序、t2是CK2的一上升缘的时序、t3是CK3的一上升缘的时序、t4是CK4的一上升缘的时序、以及tOS是一固定时序偏移(timing offset)，此处，t2-t1是CK2与CK1之间的时序差异，而t4-t3是CK4与CK3之间的时序差异，STE代表CK4与CK3之间的一相对时序，且在数学上等于t4-t3，NC表示t2-t1中由NDIV的调制所引起的该瞬时噪声，若 GC(其是该转换增益，用来将NC转换为待消除的时序差异)被适当地设定， t2-t1中由NDIV的调制所引起的该噪声将可被修正，从而该噪声不会出现在于 t4-t3中，在另一方面，若GC未被适当地设定，该噪声会过度地被修正或者不足地被修正，从而导致t4-t3中有一残余噪声，其会成为STE的一部分。当GC被设定地过大(小)，该噪声会被过度修正(不足修正)，因此，t4-t3会包含一残余噪声，其会正向地(负向地)关联NC，故当NC为正(负)时，STE的一电平会倾向于过高(低)。因此，校正电路180会依据NC与STE之间的一关联性来调整GC：当STE正向地(负向地)关联NC，其表示GC过大(小)，且需要被减少(增加)。
于图1B所示绘的一实施例中，PFD 110包含两个数据触发器(DFF)111 与112以及一AND闸113。每个DFF包含一输入端标示为D、一输出端标示为Q、一重置端标示为R、以及一时钟端以楔形符号来表示，上述标示方式广泛地使用于本技术领域。DFF 111输出一第一逻辑信号UP，而DFF 112 输出一第二逻辑信号DN。该AND闸113接收该二逻辑信号UP与DN，并输出一重置信号RST。该第一(第二)逻辑信号UP(DN)根据CK3(CK4) 的一上升缘而被确立(asserted)，并于该重置信号RST被确立时被解除确立 (de-asserted)。该二逻辑信号UP与DN共同地具现了(jointly embody)该时序误差信号STE用来代表CK3与CK4之间的一时序差异。上述实施例于本技术领域中被广泛地使用且为人熟知，因此在此不予详述。
于图1C所示出的一实施例中，CP 120包含：一电流流出源(current source)121，用来流出一充电电流(charge-up current)IUP；一电流流入源 (current sink)122，用来流入一放电电流(charge-down current)IDN；一第一开关123，用来于该逻辑信号UP被确立时，将该充电电流IUP耦接至一输出节点125；以及一第二开关124，用来于该逻辑信号DN被确立时，将该放电电流IDN耦接至该输出节点125。该输出节点125介接(interfaces with)且提供该修正电流IC至图1A中的LF 130。于本公开中，VDD表示一电源供应节点。图1C为本领域所熟知，且对本领域技术人员来说不言自明，因此在此不予详述。
于图1D所示出的一实施例中，LF 130包含一电阻131、一第一电容132、一第二电容133，用来接收来自图1A的CP 120的修正电流IC，并用来输出该控制电压VCTL至图1A的VCO140。图1D为本领域所熟知，且对本领域技术人员来说不言自明，因此在此不予详述。
于图1E所示出的一实施例中，VCO 140包含：一电压至电流转换器(V-to-Cconverter)141，用来将该控制电压VCTL转换为一控制电流ICTL；一电流镜143，用来将该控制电流ICTL镜射为一镜射电流IM；以及一环式振荡器(ring oscillator)146，用来依据该镜射电流IM输出CK5。该电压至电流转换器141包含一NMOS晶体管142。该电流镜143包含二PMOS晶体管144 与145。该环式振荡器146包含三个反相器(inverter)147、148与149，其以一环状拓扑的形式被设置，且共同地接收该镜射电流IM。当该控制电压VCTL上升，该控制电流ICTL上升，且该镜射电流IM也是。因此，该三个反相器147、 148与149接收更多能量(power)且变得更快，从而导致CK5有一较高的振荡频率(resulting in a higher oscillationfrequency for CK5)。
时钟除频器150可以通过一计数器来实现，该计数器根据CK5的上升缘增加一计数值。该计数值从0开始，根据CK5的一上升缘而增加至1，然后根据CK5的下一个上升缘而增加至2，接着以此类推。当该计数值达到NDIV-1，该计数值依据CK5的下一个上升缘回到0。通过上述方式，该计数器循环地从0计数到NDIV-1。当该计数值等于0，CK2被确立；当该计数值为其它值， CK2被解除确立。
数字控制时序调整电路160接收CK1与CK2，并输出CK3与CK4，从而CK4与CK3之间的一时序差异会如式(1)般相关于CK2与CK1之间的一时序差异。于图1F所示出的一实施例中，数字控制时序调整电路160包含：一固定延迟电路161，用来接收CK2与输出CK4；以及一数字控制可变延迟电路162，用来接收CK1以及依据GC与NC输出CK3。该固定延迟电路161 提供CK4与CK2之间的一固定时序差异，换言之，t4-t2被固定。在另一方面，该数字控制可变延迟电路162提供CK3与CK1之间的一可变时序差异，且该可变时序差异是受控于GC与NC，换言之，t3-t1是可变的且受控于GC与 NC。因此，通过GC与NC所控制的一可变量，t4-t3不同于t2-t1。值得注意的是，该可变时序差异是线性地相依于(linearly dependent on)NC，且线性地相依于GC。于一实施例中，该固定延迟电路161是一简单的短路电路；于此例中，该固定延迟为零，且CK3等于CK1。于另一实施例中，该固定延迟电路161是一反相器链(inverter chain)，其包含一偶数数目的反相器，所述反相器按照一串接拓扑形式被配置。
于一实施例中，GC是一差分信号包含一第一端GC+与一第二端GC-，其中GC≡GC+–GC。于一非限制性的例子中，NC是一四位元字元(four-bit word) 包含四个位元NC[0]、NC[1]、NC[2]、NC[3]。于图1G所示出的一实施例中，该数字控制可变延迟电路162包含：一可调反相器167，用来接收CK1，并用来依照与GC相关的控制于一电路节点165输出一中间时钟(intermediate clock)CKI；一输出反相器168，用来接收该中间时钟CKI并输出CK3；以及一可变电容166，用来于该电路节点165提供一电容性的负载(capacitive load)。该可调反相器167包含：一第一PMOS晶体管MP1，用来依据GC+提供一流出电流(source current)ISC；一第NMOS晶体管MN1，用来依据 GC-提供一流入电流(sink current)ISK；一第二PMOS晶体管MP2受控于CK1，用来使能(enable)该流出电流ISC，以于CK1为低(low)时充电该可变电容166；以及一第二NMOS晶体管MN2受控于CK1，用来使能该流出电流 ISK，以于CK1为高(high)时放电该可变电容166。该可变电容166包含四个电容163_0、163_1、163_2与163_3，用来分别地依据NC[0]、NC[1]、NC[2]、 NC[3]，有条件地通过四个开关164_0、164_1、164_2与164_3将电路节点 165通过电容接地(shunt the circuit node 165to ground)。该输出反相器168 作为一反相缓冲器(inverting buffer)，且与该可调反相器167一起使CK3等同于CK1(除了两者相差一延迟以外)。于一实施例中，该可变电容166的一电容值随着NC的值而线性地增加。CK1的一低至高(高至低)转变会使得该可调反相器167，通过使用该流入(流出)电流ISK(ISC)，通过该第二 NMOS(PMOS)晶体管MN2(MP2)放电(充电)该可变电容166，其导致CKI的一高至低(低至高)的转变。于一实施例中，该流出(流入)电流 ISC(ISK)的大小(magnitude)是负向地线性地相依于GC+(GC-)，亦即GC+ (GC-)的一正向增加(positiveincrement)会导致该流出(流入)电流ISC(ISK) 的一负向增加(negative increment)。该时间点(亦即CKI因应CK1的该低至高(高至低)转变而着手结束(takes to finish)该高至低(低至高)转变) 是线性地相依于在该电路节点的一全部电容值，但负向地线性地相依于该流入(流出)电流ISK(ISC)的大小。由于该可变电容的电容值是线性地相依于 NC的值，以及流出(流入)电流ISC(ISK)的大小是负向地线性地相依于GC+ (GC-)，该时间点(亦即该中间时钟CKI着手结束该转变)是近似地线性地相依于NC，并线性地相依于GC。因此，数字控制时序调整电路160有效地具现了式(1)。
该校正电路180基于STE与NC之间的一关联性(correlation)输出GC。于一实施例中，GC是依据如下式所述的一适应性操作的演算法(algorithm of adaption)而被建立：
Figure BDA0001320515570000141
上式中，μ是一适应性操作常数(adaption constant)，
Figure BDA0001320515570000142
是于适应性操作之前的值，
Figure BDA0001320515570000143
是于适应性操作之后的值。图2所示出的校正电路200包含：一电荷帮浦210，用来接收STE，其如前所述般包含UP与DN，该电荷帮浦210也用来依据一共模反馈电压VCMFB输出一中间电流信号I'C；一积分器230，用来经由一单刀双掷(single-pole-double-throw；SPDT)开关网络 220接收该中间电流信号I'C，并输出该增益控制信号GC包含该第一端GC+与该第二端GC-；以及一共模反馈网络250，用来输出该共模反馈电压VCMFB。该校正电路200进一步包含一符号检测电路(sign detection circuit)260，用来接收NC及输出一对逻辑信号POS与NEG，该对逻辑信号是用来控制SPDT 开关网络220。CP 210包含：一电流流出源(current source)211，用来流出一充电电流(charge-up current)I'UP；一电流流入源(current sink)212，用来流入一放电电流(charge-down current)I'DN；一第一开关213，用来于该逻辑信号UP被确立时，将该充电电流I'UP耦接至一输出节点215；以及一第二开关214，用来于该逻辑信号DN确立时，将该放电电流I'DN耦接至该输出节点215。该输出节点215介接(interfaces with)并提供该中间电流信号I'C至该SPDT开关网络220。该符号检测电路260包含一符号运算器(sign operator)261与一反相器262，当NC为正时，POS被确立而NEG被解除确立；当NC为负时，POS被解除确立而NEG被确立；当NC为零时，POS与 NEG均被解除确立，该二逻辑信号POS与NEG因此代表了NC的一符号。该SPDT开关网络220包含二开关221与222分别受控于该二逻辑信号POS 与NEG。该积分器230包含：一全差分操作放大器(fullydifferential operational amplifier)233；以及二电容231与232，其配置是按一负反馈拓扑形式。该全差分操作放大器233包含位于左侧的二输入端标示为”+”与”-”，以及包含位于右侧的二输出端标示为”+”与”-”。该二输入端的电压分别为VX+与 VX-，该二输出端的电压分别为GC-与GC+。当NC为正以及POS因此被确立时，若I'C为正(负)，该电容232经由该开关221被I'C充电(放电)，其导致GC+的减少(增加)，从而导致GC的减少(增加)。此外，该中间电流信号I'C是 STE的一电流模式代表，因此，当NC为正(负)时，GC随着正比于-STE(STE) 的一增量而被调整。该校正电路200因此具现了如式(2)所述的功能。
该CM反馈网络250包含：二电阻252与253，用来于VX+与VX-之间形成一串联连接以探知(tap)一共模电压VCM(亦即执行CM检测)；以及一操作放大器254，用来于一非反相端(标示为”+”)接收一共模参考电压VCMR，以及于一反相端(标示为”-”)接收该共模电压VCM，并输出一共模反馈电压VCMFB以控制该放电电流I'DN。于一替代实施例中(未显示于图)，该共模反馈电压VCMFB控制该充电电流I'UP。无论于何种例子中，该CM反馈网络 250以一闭回路的方式来调整该充电帮浦210的一部分，使得VX+与VX-的一平均值会近似于VCMR。共模反馈为本领域技术人员所熟知，故在此不予详述。
于一实施例中，图1A的MOD 170是由图3所示出的调制器300来实现的。调制器300包含：一个舍入操作器(rounding operator)(以round(.)来表示)302；两个延迟单元(以Z-1来表示)304与306；以及三个加总操作器301、303与305。延迟单元304接收一舍入错误e1，并输出一延迟舍入错误e1d。加总操作器301加总NMUL与e1d以产生一调制乘数N'MUL。舍入操作器302舍入N'MUL以产生NDIV。加总操作器303将N'MUL减去NDIV以产生e1。加总操作器305加总NC与NDIV，再减去NMUL以输出一中间信号NCNEXT。延迟单元306接收NCNEXT并输出NC。舍入操作器302、加总操作器301与303、以及延迟单元304构成一一阶三角积分调制器(1st order delta-sigma modulator)，藉此NDIV的一平均值等于NMUL。加总操作器305及延迟单元306 构成一错误累积器(error accumulator)，藉此NC等于NDIV与NMUL之间的差异的累积总合。NDIV与NMUL之间的该差异是该一阶三角积分调制器的一瞬时错误，也因此是该时钟除频器150的时钟除频操作的一错误。NC是NDIV与 NMUL之间的差异的累积总合，代表该时钟除频器150的时钟除频操作的累积错误，也因此是CK2的一时序错误，通过使用NC所决定的调整量来调整CK2 与CK1之间的时序差异，数字控制时序调整电路160得以修正该时序错误。
现在请参阅图1F。于一替代实施例(未显示于图)中，该固定延迟电路 161与该数字控制可变延迟电路162被互换(swapped)，因此该数字控制可变延迟电路162被GC与-NC所控制，其中-NC是NC的反相(inversion)。于此替代实施例中，CK3与CK1之间的时序差异被固定，且CK4与CK2之间的时序差异是可变的且被GC与-NC所控制，但电路功能维持不变且式(1)仍会被满足。
请继续参阅图1F。该数字控制可变延迟电路162所属的电路类别为数字至时间转换器(digital-to-time converters)，其中一输出时钟的一时序受控于一数字信号。该数字控制可变延迟电路162可通过其它数字至时间转换器来实现，只要CK3与CK1之间的时序差异仍是线性地相依于NC与GC。
现在，请参阅图1A。PFD 110仅是一示范性的时序检测电路，而非实施限制，一替代性的时序检测电路可被用来取代该电路，只要CK4与CK3的间的时序差异可以被检测且可适当地被一相关联的时序误差信号(例如STE) 来表示。此外，VCO 140仅是一示范性的可控振荡器电路，而非实施限制，一替代性的可控振荡器电路可被用来取代该电路，只要一输出时钟(例如 CK5)可以被产生，且该输出时钟的频率可被一控制信号(例如VCTL)所控制。同样地，CP 120与其后的LF 130均只是示范性的实施例(非实施限制)，用来滤波由一前置时序检测电路(例如PFD 110)所产生的一时序误差信号 (例如STE)，从而产生一控制信号(例如VCTL)。一替代性的实施例可被采用，只要该时序误差信号可以被滤波成一可控信号用来控制一后继的可控振荡器电路(例如VCO 140)。
依据本发明的一实施例，一方法的一流程图400包含：接收一第一时钟与一时钟乘数(步骤401)；将该时钟乘数调制为一除数，其中该除数的一平均值等于该时钟乘数(步骤402)；依据该时钟乘数与该除数之间的一差异，建立一噪声消除信号(步骤403)；依据该噪声消除信号与一增益控制信号，使用一数字控制时序调整电路以从该第一时钟与一第二时钟导出一第三时钟与一第四时钟(步骤404)；通过检测该第四时钟与该第三时钟之间的一时序差异，建立一时序误差信号(步骤405)；滤波该时序误差信号以产生一振荡器控制信号(步骤406)；依据该振荡器控制信号，使用一可控振荡器以输出一第五时钟(步骤407)；依据该除数对该第五时钟进行降频，以输出该第二时钟(步骤408)；以及依据该时序误差信号与该噪声消除信号之间的一关联性，调整该增益控制信号(步骤409)。
虽然本发明的实施例如上所述，然而所述实施例并非用来限定本发明，本技术领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡这种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (10)

1.一种自我校正电路，包含：
一数字控制时序调整电路，用来接收一第一时钟与一第二时钟，并用来根据一噪声消除信号及一增益控制信号输出一第三时钟与一第四时钟；
一时序检测电路，用来接收该第三时钟与该第四时钟，并用来输出一时序误差信号；
一滤波电路，用来接收该时序误差信号并输出一振荡器控制信号；
一可控振荡器，用来接收该振荡器控制信号并输出一第五时钟；
一时钟除频器，用来接收该第五时钟，并用来依据一除数输出该第二时钟；
一调制器，用来接收一时钟乘数并输出该除数与该噪声消除信号，其中该除数的一平均值等于该时钟乘数；以及
一校正电路，用来接收该时序误差信号与该噪声消除信号，并用来输出该增益控制信号。
2.如权利要求1所述的自我校正电路，其中该第四时钟与该第三时钟之间的一时序差异等于下列的总合：该第二时钟与该第一时钟之间的一时序差异、按该增益控制信号而被缩放的该噪声消除信号、以及一固定时序偏移。
3.如权利要求1所述的自我校正电路，其中该数字控制时序调整电路包含：一固定延迟电路，用来接收该第二时钟并输出该第四时钟；以及一数字控制可变延迟电路，用来接收该第一时钟，并用来依据该噪声消除信号与该增益控制信号输出该第三时钟。
4.如权利要求3所述的自我校正电路，其中该数字控制可变延迟电路的一延迟量是线性地相依于该噪声消除信号，并线性地相依于该增益控制信号。
5.如权利要求4所述的自我校正电路，其中该校正电路包含：一电荷帮浦，用来接收该时序误差信号并依据一共模反馈电压输出一中间电流信号；一单刀双掷开关，受控于该噪声消除信号的一符号；一积分器，用来通过该单刀双掷开关接收该中间电流信号，并用来输出该增益控制信号；以及一共模反馈网络，用来于该积分器的一正输入端接收一第一电压以及于该积分器的一负输入端接收一第二电压，并用来输出该共模反馈电压，其中该单刀双掷开关的一第一掷端耦接该积分器的该正输入端，以及该单刀双掷开关的一第二掷端耦接该积分器的该负输入端。
6.如权利要求5所述的自我校正电路，其中该积分器包含一个差分操作放大器与两个反馈电容。
7.如权利要求6所述的自我校正电路，其中该单刀双掷开关用来于该噪声消除信号对应一第一符号时，操控该中间电流信号至该积分器的该正输入端，该单刀双掷开关另用来于该噪声消除信号对应一第二符号时，操控该中间电流信号至该积分器的该负输入端。
8.如权利要求1所述的自我校正电路，其中该调制器包含一一阶三角积分调制器。
9.如权利要求1所述的自我校正电路，其中该可控振荡器是一电压控制振荡器。
10.如权利要求1所述的自我校正电路，其中该时钟除频器是一计数器。
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