WO2006022054A1 - Ｐｌｌ周波数シンセサイザ - Google Patents

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WO2006022054A1
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frequency synthesizer
charge pump
control signal
pll frequency
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Inventor
Akihiro Sawada
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Matsushita Electric Industrial Co., Ltd.
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    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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    • H03L7/0898—Details of the current generators the source or sink current values being variable
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    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop

Definitions

  • the present invention relates to a PLL frequency synthesizer for use in a semiconductor integrated circuit in the wireless communication field and for generating a local signal necessary for transmission Z reception of radio waves, and more particularly to improvement of characteristics of the PLL frequency synthesizer.
  • FIG. 1 A configuration of a conventional PLL frequency synthesizer is shown in FIG. 1
  • the conventional PLL frequency synthesizer shown in FIG. 11 includes a voltage controlled oscillator VCO, a programmable frequency divider DIV, a phase comparator PFD, a charge pump circuit CP, and a loop filter LF.
  • the voltage controlled oscillator VCO changes the oscillation frequency in accordance with the potential of the oscillation frequency control signal VT (described later).
  • the divider DIV divides the oscillation frequency from the voltage controlled oscillator VCO so as to have a division ratio according to a channel selection signal input from the outside.
  • the phase comparator PFD detects a phase difference between the output signal fDIV from the frequency divider DIV and a reference signal fREF input from the outside, and outputs the phase difference signal.
  • the charge pump circuit CP causes current to flow in or out from the output point in response to the phase difference signal from the phase comparator PFD.
  • the loop filter LF filters high frequency components of the output current from the charge pump circuit CP and converts the output current into a DC voltage value. The output of the loop filter LF is fed back to the voltage controlled oscillator VCO as an oscillation frequency control signal VT.
  • the output frequency f out of the conventional PLL frequency synthesizer thus configured is expressed by the following equation 1 using the frequency f ref of the reference signal and the division ratio N of the program divider DIV: Is represented by the frequency
  • KVCO is the sensitivity of the voltage controlled oscillator VCO
  • N is the division number
  • Zlf (s) is the transfer function of the loop filter
  • Kp is the conversion gain of the phase comparator PFD and the charge pump circuit CP.
  • the conversion gain Kp is expressed by the following equation 3 when the charge pump current is ICP.
  • the sensitivity of the voltage controlled oscillator VCO, KVCO is represented by the ratio of the change of the oscillation frequency to the change of the input oscillation frequency control signal VT.
  • an oscillation frequency control signal VT is output to a variable capacitance, and the variable capacitance is controlled according to the voltage of the oscillation frequency control signal VT. By changing the capacitance value, the oscillation frequency of the voltage controlled oscillator VCO is changed.
  • variable capacitance characteristics of the MOS type variable capacitance and the pn junction type variable capacitance frequently used as variable capacitances are generally nonlinear with respect to the input (that is, the oscillation frequency control signal VT).
  • the oscillation frequency characteristics of the voltage controlled oscillator VCO also become non-linear with respect to the oscillation frequency control signal VT of the input.
  • a general voltage-controlled oscillator VCO using jn junction capacitance as a variable capacitance has the characteristics of the oscillation frequency fVCO as shown in FIG. 12 (a), and its sensitivity KVCO is shown in FIG. 12 (b). Characteristic .
  • the charge pump current ICP is generally a constant current as shown in FIG.
  • the open loop gain GH (s) of the PLL frequency synthesizer having such a voltage controlled oscillator VCO is ) Becomes non-linear as shown in (d) of the figure, and the loop gain characteristic of the entire PLL frequency synthesizer changes according to the potential of the oscillation frequency control signal VT. Fluctuations of this loop gain characteristic due to the potential of the oscillation frequency control signal VT cause fluctuation of the lockup time, fluctuation of the phase noise characteristic, etc., and cause deterioration of the characteristic.
  • Patent Document 1 In order to solve this problem, there is a technique described in Patent Document 1 as a prior art.
  • the sensitivity of the voltage controlled oscillator VCO is obtained by AZD converting the oscillation frequency control signal VT and detecting the transient response in the convergence process of the PLL frequency synthesizer using DSP (Digital Signal Processor).
  • KVCO is determined, and the conversion gain Kp of the phase comparator PFD and charge pump circuit CP is changed according to the result, and the transfer characteristic of the PLL frequency synthesizer is made constant.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 10-154934
  • the present invention solves the above-mentioned conventional problems, and an object thereof is to prevent loop deterioration of a PLL frequency synthesizer while suppressing increase in area and price increase. To minimize the fluctuation of
  • a phase comparator and charge pump circuit can be implemented with a simple configuration that does not use an AZD converter, a DSP and a D ⁇ converter as in the prior art.
  • Adopt a configuration to change the conversion gain of the path.
  • a voltage controlled oscillator that changes the oscillation frequency according to the potential of the oscillation frequency control signal, and the oscillation frequency from the voltage controlled oscillator are divided into predetermined division ratios.
  • a phase comparator for receiving a signal output from the frequency divider and an external reference signal, detecting a phase difference between the two signals, and outputting a phase difference signal;
  • a charge pump circuit for supplying or discharging a constant current according to a phase difference signal of the converter, filtering high frequency components of the output of the charge pump circuit, and converting the current flowing in or out from the charge pump circuit into a voltage.
  • a loop filter for outputting the oscillation frequency control signal, and a loop gain of a PLL frequency synthesizer not corresponding to the oscillation frequency control signal. So as to compensate for the shape property, characterized by comprising a linear I ⁇ path for controlling the conversion gain of the phase comparator and the charge pump circuit.
  • the linearization circuit receives an oscillation frequency control signal of the loop filter, and the phase comparator and the charge pump circuit according to the potential of the oscillation frequency control signal.
  • the feature is to control the conversion gain continuously.
  • the linearization circuit includes a transistor whose current flow changes according to the potential of the oscillation frequency control signal of the loop filter, and the value of the current flowed by the transistor And continuously controlling the conversion gain of the phase comparator and the charge pump circuit.
  • the transistor included in the linear circuit is composed of a plurality of transistors, and the phase comparator and the charge pump circuit are formed by the sum of currents flowing through the plurality of transistors. It features continuous control of the conversion gain of.
  • the present invention is characterized in that, in the PLL frequency synthesizer, a plurality of transistors included in the linearization circuit have different threshold voltages.
  • the linearization circuit includes a bias voltage generation circuit that generates a bias voltage, and a transistor included in the linearization circuit.
  • the bias voltage of the bias voltage generation circuit is supplied to the source, the oscillation frequency control signal of the loop filter is supplied to the gate, and the phase comparator and the phase comparator are based on the value of the current flowing through the transistor.
  • the conversion gain of the charge pump circuit is continuously controlled.
  • the transistor included in the linear circuit is composed of a plurality of transistors, and the phase comparator and the charge pump circuit are formed by the sum of currents flowing through the plurality of transistors. It features continuous control of the conversion gain of.
  • the bias voltage generation circuit generates a plurality of different bias voltages, and a plurality of transistors included in the linearization circuit are connected to the respective sources by the bias voltage. It is characterized in that different bias voltages from the generation circuit are provided.
  • the present invention is characterized in that, in the PLL frequency synthesizer, the bias voltage generation circuit changes a plurality of generated bias voltages based on a bias voltage setting signal to which an external force is input. .
  • the present invention is characterized in that, in the PLL frequency synthesizer, the plurality of transistors included in the linearization circuit are formed of P-type or N-type MOS transistors, or P-type and N-type MOS transistors. I assume.
  • the present invention relates to the PLL frequency synthesizer, wherein the linearization circuit converts a voltage of an oscillation frequency control signal from the loop filter into a current, and a current from the voltage-current conversion circuit. And a charge pump current control circuit for generating a charge pump current control signal according to the value of the received current and outputting the charge pump current control signal to the charge pump circuit, the charge pump circuit comprising: According to the charge pump current control signal from the charge pump current control circuit, the value of the flowing current is adjusted.
  • the conversion gain of the phase comparator and charge pump circuit is continuously controlled according to the potential of the oscillation frequency control signal from, for example, the loop filter.
  • the loop gain characteristic of the PLL frequency synthesizer is adjusted to be constant regardless of the potential of the oscillation frequency control signal with a relatively simple configuration using an insignificant linear circuit.
  • the linear logic circuit controls the conversion gain of the phase comparator and the charge pump circuit by utilizing the change in current drive capability with respect to the input voltage of the transistor,
  • the loop gain characteristic of the PLL frequency synthesizer is adjusted to a constant with a simple configuration.
  • the conversion gain of the phase comparator and the charge pump circuit is continuously controlled using a linear combination circuit, the configuration is simpler than in the prior art. It is possible to adjust the loop gain characteristics of the PLL frequency synthesizer constant. Therefore, since fluctuations in lockup time and fluctuations in phase noise characteristics can be suppressed over a wide band, it is possible to provide a wide band PLL frequency synthesizer necessary for wide band wireless communication fields inexpensively and with high performance.
  • the loop gain characteristic of the PLL frequency synthesizer can be adjusted to be constant with a much simpler configuration.
  • FIG. 1 is a diagram showing an entire configuration of a PLL frequency synthesizer according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing the configuration of a linear combination circuit provided in the same PLL frequency synthesizer.
  • FIG. 3 is a diagram showing a specific configuration of the same linear circuit.
  • FIG. 4 (a) is the oscillation frequency characteristic of the voltage controlled oscillator provided in the PLL frequency synthesizer according to the first embodiment of the present invention, (b) is its sensitivity, (c) is the charge pump current characteristic, d) shows the loop gain characteristics of the PLL frequency synthesizer respectively.
  • FIG. 5 is a diagram showing a specific configuration of a linear circuit provided in a PLL frequency synthesizer according to a second embodiment of the present invention.
  • FIG. 6 is a diagram showing the current characteristics of the charge pump provided in the same PLL frequency synthesizer.
  • FIG. 7 shows a line provided for a PLL frequency synthesizer in the third embodiment of the present invention It is a figure which shows the concrete structure of a form circuit.
  • FIG. 8 is a diagram showing a specific configuration of a linear type circuit provided in a PLL frequency synthesizer according to a fourth embodiment of the present invention.
  • FIG. 9 is a diagram showing a specific configuration of a linear type circuit provided in a PLL frequency synthesizer according to a fifth embodiment of the present invention.
  • FIG. 10 shows a PLL frequency synthesizer according to a fifth embodiment of the present invention, wherein (a) is the oscillation frequency characteristic of the voltage controlled oscillator, (b) is its sensitivity, (c) is the charge pump current characteristic. And (d) show the loop gain characteristics of the PLL frequency synthesizer, respectively.
  • FIG. 11 is a diagram showing the configuration of a conventional PLL frequency synthesizer.
  • Figure 12 shows the oscillation frequency characteristics of the voltage-controlled oscillator with which the conventional PLL frequency synthesizer is equipped, Figure 10 (b) shows its sensitivity, Figure 10 (c) shows charge pump current characteristics, d) shows the loop gain characteristics of the conventional PLL frequency synthesizer, respectively.
  • MN1, MN1A, MN1B N-type transistor (transistor)
  • FIG. 1 shows the configuration of the PLL frequency synthesizer of the first embodiment of the present invention.
  • the PLL frequency synthesizer is provided with a voltage controlled oscillator VCO, a programmable frequency divider DIV, a phase comparator PFD, a charge pump circuit CP, and a loop filter LF.
  • the voltage controlled oscillator VCO changes the oscillation frequency according to the voltage of the oscillation frequency control signal VT.
  • the divider DIV divides the oscillation frequency fOUT from the voltage controlled oscillator VCO so as to have a division ratio according to a channel selection signal input from an external clock.
  • the phase comparator PFD detects a phase difference between an output signal fDIV from the divider DIV and a reference signal fREF input from the outside, and outputs the phase difference signal.
  • the charge pump circuit CP causes current to flow in or out from the output point in accordance with the phase difference signal from the phase comparator PFD.
  • the loop filter LF filters the high frequency component of the output current from the charge pump circuit CP and converts the output current into a DC voltage value. The output of the loop filter LF is fed back to the voltage controlled oscillator VCO as an oscillation frequency control signal VT.
  • the non-linearity of the sensitivity of the voltage controlled oscillator VCO (specifically, the change ratio of the output oscillation frequency fOUT) to the oscillation frequency control signal VT is compensated.
  • a linearization circuit 6 is provided which continuously controls the conversion gain Kp of the phase comparator PFD and charge pump circuit CP. Hereinafter, this linear circuit 6 will be described.
  • the internal configuration of the linear circuit 6 is shown in FIG.
  • the linear logic circuit 6 in the same figure is provided with a V-I conversion circuit (voltage-current conversion circuit) 7 and a charge pump bias current control circuit (hereinafter abbreviated as CP bias control circuit) 8.
  • the VI conversion circuit 7 receives the oscillation frequency control signal VT of the loop filter LF and converts the potential level of the oscillation frequency control signal VT into a current value V-IOUT according to the potential level.
  • the CP bias control circuit (charge pump current control circuit) 8 is the same as the charge pump current obtained by the VI conversion circuit 7.
  • Outputs charge pump current control signal CPCONT which is a signal for controlling the bias current value of the charge pump current ICP of the charge pump circuit CP in accordance with the flow value ⁇ - ⁇ .
  • FIG. 7 A specific configuration of the V-I conversion circuit 7 and the CP bias control circuit 8 in the linear logic circuit 6 shown in FIG. 2 is shown in FIG.
  • a series circuit of a P-type transistor MP1 and an N-type transistor MN1 is disposed between the power supply and the ground.
  • the oscillation frequency control signal VT from the loop filter LF is input to the gate of the N-type transistor MN1, and the value of the flowing current II changes according to the potential of the oscillation frequency control signal VT. That is, as the potential of the transmission frequency control signal VT rises, the current drivability of the N-type transistor MN1 increases, and the flowing current value II increases.
  • CP bias control circuit 8 shown in FIG. 3 is provided with P-type transistor MP2, and a current mirror circuit is configured by P-type transistor MP2 and P-type transistor MP1 of V-I conversion circuit 7 described above. Then, the current value II flowing into the N-type transistor MN 1 of the V-I conversion circuit 7 is current-mirrored, and this current value II is taken into the CP bias control circuit 8.
  • the CP bias control circuit 8 generates a current 10 from two P-type transistors MP3 and a current mirror circuit that also includes MP4 power and a reference current source 10, and this current IO is added to the acquired current value II,
  • the total current value 10 + 11 is supplied to the N-type transistor MN2, and the current value 10 + 11 is supplied from the node which is the gate electrode of the N-type transistor MN2 to the charge pump current control signal CPCONT shown in FIG. Supply to CP to control the charge pump current ICP of this charge pump circuit CP.
  • a current proportional to the value of the force charge pump current control signal CPCONT not shown is supplied from the charge pump circuit CP. If you do
  • FIG. 4 shows loop gain characteristics of each part and the whole of the PLL frequency synthesizer in the present embodiment.
  • the figure (a) shows the characteristics of the oscillation frequency fVCO of a general voltage-controlled oscillator VCO using a p-n junction type variable capacitance.
  • the same figure (b) shows the characteristics of the sensitivity KVCO of this voltage controlled oscillator VCO.
  • the oscillation frequency of the voltage controlled oscillator VCO as the potential of the oscillation frequency control signal VT increases.
  • the rate of change in the number fVCO decreases, and the sensitivity KVCO also decreases.
  • the same figure (c) shows the current characteristic of charge pump circuit CP.
  • 6C is the charge pump current ICP in the conventional example shown in FIG. 1 and has a constant value.
  • the charge is generated by the linear bridge circuit 8.
  • the pump current ICP will increase as the oscillation frequency control signal VT increases. Therefore, as shown in (d) of the figure, the loop gain GH (s) characteristic of the entire PLL frequency synthesizer is obtained by multiplying the characteristic KVC O of the voltage controlled oscillator VCO by the current ICP of the charge pump circuit CP. It is proportional to things.
  • the characteristic of the loop gain GH (s) of the whole PLL frequency synthesizer monotonically decreases with the potential increase of the oscillation frequency control signal VT, and the oscillation frequency
  • the PLL frequency synthesizer of the present embodiment only by adding the extremely simple linear logic circuit 8 shown in FIG. 3, the PLL frequency synthesizer is obtained regardless of the potential level of the oscillation frequency control signal VT. Since the characteristics of the entire loop gain GH (s) can be made almost constant, the effect of reducing fluctuations in the lock time and phase noise characteristics of the PLL frequency synthesizer can be realized over a wide band with an extremely small increase in circuit scale. .
  • This embodiment is a modification of the linear circuit 6 shown in the first embodiment.
  • the V-I conversion circuit 7' a series circuit of P-type and N-type transistors MP1A and MN1A and other P-type and N-type transistors MP Two circuits of a series circuit of 1 B and MN 1 B are arranged, and the oscillation frequency control signal VT from the loop filter LF is inputted to the gates of the two N-type transistors MN 1 A and MN 1 B respectively. Therefore, as with the VI conversion circuit 7 shown in FIG. 3, the two N-type transistors MN1A and MN1B of each series circuit each receive an oscillation frequency control signal VT of which the currents I1A and I1B flowed are received at their gates.
  • the CP bias control circuit 8 ' is provided with two P-type transistors MP2A and MP2B for current acquisition, and the two currents I1A and I1B flowing to the V-I conversion circuit 7 are current mirrors.
  • CP via by configuration Source control circuit 8 '.
  • the two captured currents I1A and I1B are added to the reference current IO as shown in FIG. 6, and the charge pump circuit of FIG. 1 is used as the charge pump current control signal CPCONT of the gate electrode force of the N-type transistor MN2. It is given to CP.
  • the two N-type transistors MN1A and MN1B have different threshold voltages and have the same bias voltage value (oscillation frequency control signal VT), Due to the difference in current drive capability, the amount of current I, I B flows from one another. Therefore, in the present embodiment, it is possible to more finely control the charge pump current control signal CPCONT from the CP bias control circuit 8 'with respect to the change of the oscillation frequency control signal VT. Therefore, it becomes possible to make the potential dependency of the oscillation frequency control signal VT of the charge pump current ICP close to the sensitivity characteristic of the voltage controlled oscillator VCO, and fluctuations due to the potential change of the oscillation frequency control signal VT of the PLL frequency synthesizer. Can be further reduced.
  • the threshold voltages of the two N-type transistors MN1A and MN1B are made different from each other to control the charge pump current control signal CPCONT with a force of three or more N-type transistors.
  • the charge pump current control signal CPCONT may be finely controlled by controlling the current flowing through each N-type transistor with parameters other than the threshold voltage, as a matter of course.
  • This embodiment is a further modification of the linear circuit 6 shown in the first embodiment.
  • the oscillation frequency control signal VT is input to the gate, between the source of the N-type transistor MN1 and the ground.
  • An N-type transistor MN3 is arranged.
  • An op amp 12 is connected to the gate of the n-type transistor MN3, and the source voltage of the n-type transistor MN1 and the bias voltage generated by the bias voltage generation circuit 11 are input to this op amp 12! .
  • the operational amplifier 12 controls the N-type transistor MN3 such that the source voltage of the N-type transistor MN1 matches the bias voltage generated by the bias voltage generation circuit 11.
  • the CP bias control circuit 8 shown in FIG. 7 has the same configuration as the CP bias control circuit 8 shown in FIG.
  • the current II flowing through N-type transistor MN1 of V-I conversion circuit 7 ′ is determined by the bias voltage of bias voltage generation circuit 11 and the potential of oscillation frequency control signal VT of loop filter LF. Therefore, the charge pump current control signal CPCONT from the CP bias control circuit 8 can be set by changing the bias voltage of the bias voltage generation circuit 11 variously according to the bias voltage setting signal input from the outside. Since fine control can be performed more than in the second embodiment, it is possible to suppress the fluctuation due to the potential of the oscillation frequency control signal VT of the loop gain of the PLL frequency synthesizer to a further smaller value.
  • This embodiment is a further modification of the linear circuit 6 'of FIG. 5 showing the second embodiment.
  • a configuration further including the noise voltage generation circuit 11 of FIG. 7 is added to the V-I conversion circuit 7 ′ shown in FIG.
  • the N-type transistor MN1A, MN1A, the gate of which receives the oscillation frequency control signal VT at its gate, and the N-type transistor MN3A, between the source of the MN1B and the ground. MN3B is deployed.
  • the operational amplifiers 12A and 12B are connected to the gates of these N-type transistors MN3A and MN3B.
  • the source voltage of the corresponding N-type transistor MN1A and the first bias voltage from the bias voltage generation circuit 11 are input to one operational amplifier 12A, and the corresponding N-type transistor MN1B is input to the other operational amplifier 12B. And the second bias voltage from the bias voltage generation circuit 11 are input.
  • the current drive capability is optimized by setting the threshold voltage of the N-type transistors MN1A and MN1B, and the control of the first and second bias voltage values of the bias voltage generation circuit 11 is performed.
  • charge pump current ICP can be generated which well compensates for the non-linearity of the sensitivity of the voltage controlled oscillator VCO by the oscillation frequency control signal VT, and therefore the fluctuation of the loop gain characteristic of the entire PLL frequency synthesizer is suppressed extremely small.
  • the number of N-type transistors MN1A and MN1B to which the oscillation frequency control signal VT is input to the gate is two, and the bias voltage generated by the bias voltage generation circuit 11 is also two.
  • the number of N-type transistors and the number of bias voltages generated may each be three or more, as shown in the example of the seed.
  • the present embodiment is a further modification of the linear circuit 6 "'of the fourth embodiment shown in FIG.
  • the two transistors for which the oscillation frequency control signal VT is input to the gate are N-type transistors MN1 A And P-type transistor MP1 B. Further, P-type and N-type transistors MP4 for outputting the current I1B flowing in the series circuit consisting of P-type transistor MP1 B and N-type transistor MN1 B to the outside by current mirror configuration. , MN4 is arranged.
  • the oscillation frequency fVCO of a general voltage-controlled oscillator VCO when using a MOS type variable capacitance as the variable capacitance is as shown in FIG. 10 (a), and the characteristic of its sensitivity KVCO is It becomes like the figure (b).
  • the charge pump current ICP from the charge pump circuit CP controlled by the charge pump current control signal CPCONT from the CP bias control circuit 8 ' is, as shown in FIG.
  • the potential is low, it is increased by the current I1B supplied by the P-type transistor MP1B, and even when the potential of the oscillation frequency control signal VT is high, it is increased by the current I1A supplied by the N-type transistor MN1A.
  • the characteristic of the loop gain GH (s) of the PLL frequency synthesizer fluctuates greatly in response to the potential fluctuation of the oscillation frequency control signal VT in the conventional example shown by the dotted In this embodiment shown by a line, the potential of the oscillation frequency control signal VT can take a substantially constant value in a wide band, and the effect of reducing the fluctuation of the loop gain characteristic of the PLL frequency synthesizer is extremely large.
  • the bias voltage generation circuit 11 shown in FIG. 7, FIG. 8 and FIG. 9 can variably control the bias voltage to be output by a bias voltage setting signal inputted from the outside, so the PLL frequency synthesizer
  • the oscillation frequency control signal of the present invention is generated using a linear logic circuit that controls the conversion gain of the phase comparator and charge pump circuit according to the oscillation frequency control signal from the loop filter. Since the loop gain characteristic of the PLL frequency synthesizer is made constant regardless of the potential of the oscillation frequency control signal, compensating for the nonlinearity of the sensitivity characteristic of the voltage controlled oscillator by potential, the PLL frequency of a relatively wide band in the communication field It is useful when applied to applications such as synthesizers.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

　ＰＬＬ周波数シンセサイザにおいて、ループフィルタＬＦからの発振周波数制御信号ＶＴを入力する線形化回路６が設けられる。この線形化回路６は、発振周波数制御信号ＶＴの電位レベルに応じて、その電位レベルが高いほど大値のチャージポンプ電流制御信号ＣＰＣＯＮＴを出力する。チャージポンプＣＰは、前記チャージポンプ電流制御信号ＣＰＣＯＮＴを受けて、その値に応じた電流を流入又は流出させる。従って、簡単な回路構成でもって、ＰＬＬ周波数周波数シンセサイザのループゲイン特性を一定に調整できる。従って、電圧制御型発振器に搭載される可変容量素子が、入力される発振周波数制御信号の電位に対して非線形特性を持っていても、この電圧制御型発振器を有するＰＬＬ周波数シンセサイザのループゲイン特性が一定に調整される。

Description

明 細 書
PLL周波数シンセサイザ
技術分野
[0001] 本発明は、無線通信分野における半導体集積回路に用いられ、電波の送信 Z受 信に必要なローカル信号を発生させるための PLL周波数シンセサイザに関し、特に 、その PLL周波数シンセサイザの特性改善に関する。
背景技術
[0002] 従来の PLL周波数シンセサイザの構成を図 11に示す。
[0003] 図 11に示した従来の PLL周波数シンセサイザは、電圧制御型発振器 VCOと、プ ログラマブル分周器 DIVと、位相比較器 PFDと、チャージポンプ回路 CPと、ループ フィルタ LFとを備える。
[0004] 前記電圧制御型発振器 VCOは、発振周波数制御信号 VT (後述)の電位に応じて 発振周波数を変化させる。前記分周器 DIVは、電圧制御型発振器 VCOからの発振 周波数を、外部から入力されるチャネル選択信号に応じた分周比になるように分周 する。前記位相比較器 PFDは、前記分周器 DIVからの出力信号 fDIVと、外部から 入力されたリファレンス信号 fREFとの間の位相差を検出し、その位相差信号を出力 する。前記チャージポンプ回路 CPは、前記位相比較器 PFDからの位相差信号に応 じて、出力点に対して電流を流入又は流出させる。前記ループフィルタ LFは、前記 チャージポンプ回路 CPからの出力電流の高周波成分を濾波すると共に、その出力 電流を直流電圧値に変換する。前記ループフィルタ LFの出力は、発振周波数制御 信号 VTとして、電圧制御型発信器 VCOにフィードバックされる。
[0005] このように構成された従来の PLL周波数シンセサイザの出力周波数 f outは、リファ レンス信号の周波数 frefと、プログラム分周器 DIVの分周比 Nとを用いて、次式 1で 表される周波数で表現される。
[0006] [数 1] fout 二 N . fref · · · · · (1) [0007] 実際の無線機では、前記リファレンス信号の周波数 fref若しくは分周比 N、又はこ の両者を変化させることにより、所定の出力周波数 foutを得て、この出力周波数 fout の信号をローカル信号として、無線信号の送信 Z受信に用いて 、る。
[0008] この PLL周波数シンセサイザのオープンループゲイン GH (s)は、次式 2で表される
[0009] [数 2]
GH(s) = Kp ^ Zlf (s) ^ ^ ~ · · · · · (2)
s N
[0010] ここで、 KVCOは電圧制御型発振器 VCOの感度、 Nは分周数、 Zlf (s)はループフ ィルタの伝達関数、 Kpは位相比較器 PFD及びチャージポンプ回路 CPの変換利得 である。この変換利得 Kpは、チャージポンプ電流を ICPとすると、次式 3で表される。
[0011] [数 3]
K^ - 〜· · (3)
[0012] 電圧制御型発振器 VCOの感度 KVCOは、入力される発振周波数制御信号 VTの 変化に対する発振周波数の変化の割合で表わされる。無線通信機器の PLL周波数 シンセサイザとして一般的に用いられる LC型電圧制御型発振器 LC VCOでは、 発振周波数制御信号 VTが可変容量に出力されて、この発振周波数制御信号 VTの 電圧に応じて可変容量の容量値が変化することにより、電圧制御型発振器 VCOの 発振周波数を変化させて ヽる。
[0013] ここで、可変容量として頻繁に用いられる MOS型可変容量や p— nジャンクション 型可変容量の可変容量特性は、一般的に、入力（つまり発振周波数制御信号 VT) に対して非線形であり、その結果、電圧制御型発振器 VCOの発振周波数特性も、 入力の発振周波数制御信号 VTに対して非線形となる。 j nジャンクション容量を可 変容量として用いた一般的な電圧制御型発振器 VCOは、図 12 (a)に示すような発 振周波数 fVCOの特性を持ち、その感度 KVCOは同図（b)に示すような特性となる 。ここで、チャージポンプ電流 ICPは、一般的に同図（c)に示すように一定電流であ るため、このような電圧制御型発振器 VCOを有する PLL周波数シンセサイザのォー プンループゲイン GH (s)は、同図（d)に示すように非線形となり、発振周波数制御信 号 VTの電位に応じて PLL周波数シンセサイザ全体のループゲイン特性が変化する ことになる。このループゲイン特性の発振周波数制御信号 VTの電位による変動は、 ロックアップ時間の変動、位相ノイズ特性の変動等の原因となり、特性劣化の要因と なる。
[0014] この問題を解決するために、従来技術として、特許文献 1に記載された技術がある 。この技術では、発振周波数制御信号 VTを AZD変換し、 DSP (Digital Signal Processor)を用いて PLL周波数シンセサイザの収束過程における過渡的応答を高 速サンプリングによって検出することにより、電圧制御型発振器 VCOの感度 KVCO を求め、その結果に従って位相比較器 PFD及びチャージポンプ回路 CPの変換利 得 Kpを変化させて、 PLL周波数シンセサイザの伝達特性を一定にするようにして ヽ る。
特許文献 1 :特開平 10— 154934号公報
発明の開示
発明が解決しょうとする課題
[0015] し力しながら、前記従来の技術では、 AZD変^^、 DSP及び DZA変^^が必 要であって、高価格化や回路面積の増大が大きぐ PLL周波数シンセサイザ全体の 回路面積の増大が避けられず、この PLL周波数シンセサイザを搭載する製品サイズ の増大やコスト増につながる問題がある。また、これ等の回路力も発生するノイズは、 PLL周波数シンセサイザの特性を悪ィ匕させる要因ともなる。
[0016] 本発明は、前記従来の課題を解決するものであり、その目的は、面積の増加や高 価格化を抑えつつ、 PLL周波数シンセサイザの特性劣化を招くことなぐ PLL周波 数シンセサイザのループ特性の変動を小さく抑制することにある。
課題を解決するための手段
[0017] 以上の目的を達成するため、本発明では、従来のように AZD変換器、 DSP及び D ΖΑ変換器を用いることなぐ簡易な構成でもって位相比較器及びチャージポンプ回 路の変換利得を変化させる構成を採用する。
[0018] すなわち、本発明の PLL周波数シンセサイザは、発振周波数制御信号の電位に 応じて発振周波数を変化させる電圧制御型発振器と、前記電圧制御型発振器から の発振周波数を所定の分周比に分周する分周器と、前記分周器からの出力信号と 外部からのリファレンス信号とを受け、この両信号間の位相差を検出して位相差信号 を出力する位相比較器と、前記位相比較器の位相差信号に応じて一定電流を流入 又は流出させるチャージポンプ回路と、前記チャージポンプ回路の出力の高周波成 分を濾波すると共に、前記チャージポンプ回路から流入又は流出する電流を電圧に 変換して、前記発振周波数制御信号として出力するループフィルタとを備えると共に 、PLL周波数シンセサイザのループゲインの前記発振周波数制御信号に対する非 線形性を補償するように、前記位相比較器及び前記チャージポンプ回路の変換利 得を制御する線形ィ匕回路を備えたことを特徴とする。
[0019] 本発明は、前記 PLL周波数シンセサイザにおいて、前記線形化回路は、前記ルー プフィルタの発振周波数制御信号を受け、この発振周波数制御信号の電位に応じて 、前記位相比較器及びチャージポンプ回路の変換利得を連続的に制御することを特 徴とする。
[0020] 本発明は、前記 PLL周波数シンセサイザにおいて、前記線形化回路は、前記ルー プフィルタの発振周波数制御信号の電位に応じて、流す電流が変化するトランジスタ を有し、前記トランジスタが流す電流の値に基づいて、前記位相比較器及びチヤ一 ジポンプ回路の変換利得を連続的に制御することを特徴とする。
[0021] 本発明は、前記 PLL周波数シンセサイザにおいて、前記線形ィ匕回路が有するトラ ンジスタは、複数個で構成され、前記複数個のトランジスタが流す電流の総和により、 前記位相比較器及びチャージポンプ回路の変換利得を連続的に制御することを特 徴とする。
[0022] 本発明は、前記 PLL周波数シンセサイザにお 、て、前記線形化回路が有する複数 個のトランジスタは、各々、閾値電圧が異なることを特徴とする。
[0023] 本発明は、前記 PLL周波数シンセサイザにおいて、前記線形化回路は、バイアス 電圧を発生するバイアス電圧発生回路を有し、前記線形化回路が有するトランジスタ は、ソースに前記バイアス電圧発生回路のバイアス電圧が与えられ、ゲートに前記ル ープフィルタの発振周波数制御信号が与えられ、前記トランジスタが流す電流の値 に基づ!/ヽて、前記位相比較器及びチャージポンプ回路の変換利得を連続的に制御 することを特徴とする。
[0024] 本発明は、前記 PLL周波数シンセサイザにおいて、前記線形ィ匕回路が有するトラ ンジスタは、複数個で構成され、前記複数個のトランジスタが流す電流の総和により、 前記位相比較器及びチャージポンプ回路の変換利得を連続的に制御することを特 徴とする。
[0025] 本発明は、前記 PLL周波数シンセサイザにおいて、前記バイアス電圧発生回路は 、異なる複数のバイアス電圧を発生し、前記線形化回路が有する複数個のトランジス タは、各々のソースに、前記バイアス電圧発生回路からの異なるバイアス電圧が与え られることを特徴とする。
[0026] 本発明は、前記 PLL周波数シンセサイザにお 、て、前記ノィァス電圧発生回路は 、外部力 入力されるバイアス電圧設定信号に基づいて、発生する複数のバイアス 電圧を変更することを特徴とする。
[0027] 本発明は、前記 PLL周波数シンセサイザにおいて、前記線形化回路が有する複数 のトランジスタは、 P型若しくは N型の MOSトランジスタ、又は P型及び N型の MOSト ランジスタで構成されることを特徴とする。
[0028] 本発明は、前記 PLL周波数シンセサイザにおいて、前記線形化回路は、前記ルー プフィルタからの発振周波数制御信号の電圧を電流に変換する電圧 電流変換回 路と、前記電圧 電流変換回路からの電流を受け、この受けた電流の値に応じたチ ヤージポンプ電流制御信号を生成し、このチャージポンプ電流制御信号を前記チヤ ージポンプ回路に出力するチャージポンプ電流制御回路とを有し、前記チャージポ ンプ回路は、前記チャージポンプ電流制御回路からのチャージポンプ電流制御信号 に基づ!/、て、流す電流の値を調整することを特徴とする。
[0029] 以上により、本発明では、線形ィ匕回路力 例えば、ループフィルタからの発振周波 数制御信号の電位に応じて位相比較器及びチャージポンプ回路の変換利得を連続 的に制御するので、従来のように AZD変換器、 DSP及び DZA変換器を用いる必 要がなぐ線形ィ匕回路を用いた比較的簡単な構成でもって、 PLL周波数シンセサイ ザのループゲイン特性が発振周波数制御信号の電位に依らず一定に調整される。
[0030] 特に、本発明では、線形ィ匕回路が、トランジスタの入力電圧に対する電流駆動能力 の変化を利用して、位相比較器及び前記チャージポンプ回路の変換利得を制御す るので、より一層に簡単な構成でもって PLL周波数シンセサイザのループゲイン特性 が一定に調整される。
発明の効果
[0031] 以上説明したように、本発明によれば、線形ィ匕回路を用いて、位相比較器及びチヤ ージポンプ回路の変換利得を連続的に制御したので、従来よりも簡易な構成でもつ て PLL周波数シンセサイザのループゲイン特性を一定に調整することが可能である 。従って、広帯域に亘つてロックアップ時間の変動や位相ノイズ特性の変動等を抑制 できるので、広帯域無線通信分野に必要な広帯域 PLL周波数シンセサイザを、安価 に且つ高性能に提供することが可能である。
[0032] 特に、本発明によれば、より一層に簡単な構成でもって PLL周波数シンセサイザの ループゲイン特性を一定に調整することができる。
図面の簡単な説明
[0033] [図 1]図 1は本発明の第 1の実施形態における PLL周波数シンセサイザの全体構成 を示す図である。
[図 2]図 2は同 PLL周波数シンセサイザに備える線形ィ匕回路の構成を示す図である。
[図 3]図 3は同線形ィ匕回路の具体的構成を示す図である。
[図 4]図 4 (a)は本発明の第 1の実施形態における PLL周波数シンセサイザに備える 電圧制御型発振器の発振周波数特性、（b)はその感度、（c)はチャージポンプ電流 特性、 (d)は PLL周波数シンセサイザのループゲイン特性を各々示す図である。
[図 5]図 5は本発明の第 2の実施形態における PLL周波数シンセサイザに備える線 形ィ匕回路の具体的構成を示す図である。
[図 6]図 6は同 PLL周波数シンセサイザに備えるチャージポンプの電流特性を示す 図である。
[図 7]図 7は本発明の第 3の実施形態における PLL周波数シンセサイザに備える線 形ィ匕回路の具体的構成を示す図である。
[図 8]図 8は本発明の第 4の実施形態における PLL周波数シンセサイザに備える線 形ィ匕回路の具体的構成を示す図である。
[図 9]図 9は本発明の第 5の実施形態における PLL周波数シンセサイザに備える線 形ィ匕回路の具体的構成を示す図である。
[図 10]図 10は本発明の第 5の実施形態における PLL周波数シンセサイザにおいて、 (a)は電圧制御型発振器の発振周波数特性、（b)はその感度、（c)はチャージボン プ電流特性、 (d)は PLL周波数シンセサイザのループゲイン特性を各々示す図であ る。
[図 11]図 11は従来の PLL周波数シンセサイザの構成を示す図である。
[図 12]図 12 (a)は従来の PLL周波数シンセサイザに備える電圧制御型発振器の発 振周波数特性、同図 (b)はその感度、同図（c)はチャージポンプ電流特性、同図（d) は従来の PLL周波数シンセサイザのループゲイン特性を各々示す図である。
符号の説明
[0034] VCO 電圧制御型発振器
VIV プログラマブノレ分周器
PED 位相比較器
CP チャージポンプ回路
LF ノレープフイノレタ
6、 6'、 6"、 6'"、 6"" 線形ィ匕回路
7、 7 7"、 7" 7"" V— I変換回路 (電圧 電流変換回路）
8、 8' CPバイアス制御回路
(チャージポンプ電流制御回路）
MN1、 MN1A、 MN1B N型トランジスタ（トランジスタ）
VT 発振周波数制御信号
CPCONT チャージポンプ電流制御信号
発明を実施するための最良の形態
[0035] 以下、本発明の実施形態の PLL周波数シンセサイザについて図面を参照しながら 説明する。
[0036] (第 1の実施形態）
図 1は、本発明の第 1の実施形態の PLL周波数シンセサイザの構成を示すもので ある。
[0037] 同図において、 PLL周波数シンセサイザは、電圧制御型発振器 VCOと、プロダラ マブル分周器 DIVと、位相比較器 PFDと、チャージポンプ回路 CPと、ループフィル タ LFとを備免る。
[0038] 前記電圧制御型発振器 VCOは、発振周波数制御信号 VTの電圧に応じて発振周 波数を変化させる。前記分周器 DIVは、電圧制御型発振器 VCOからの発振周波数 fOUTを、外部カゝら入力されるチャネル選択信号に応じた分周比になるように分周す る。前記位相比較器 PFDは、前記分周器 DIVからの出力信号 fDIVと、外部から入 力されたリファレンス信号 fREFとの間の位相差を検出し、その位相差信号を出力す る。前記チャージポンプ回路 CPは、前記位相比較器 PFDからの位相差信号に応じ て、出力点に対して電流を流入又は流出させる。前記ループフィルタ LFは、前記チ ヤージポンプ回路 CPからの出力電流の高周波成分を濾波すると共に、その出力電 流を直流電圧値に変換する。前記ループフィルタ LFの出力は、発振周波数制御信 号 VTとして、電圧制御型発信器 VCOにフィードバックされる。
[0039] そして、本実施形態では、更に、前記電圧制御型発振器 VCOの感度 (詳しくは、 出力する発振周波数 fOUTの変化の割合)の発振周波数制御信号 VTに対する非 線形性を補償するように、位相比較器 PFD及びチャージポンプ回路 CPの変換利得 Kpを連続的に制御する線形ィ匕回路 (Linearization Circuit) 6が備えられる。以下、こ の線形ィ匕回路 6について説明する。
[0040] 前記線形ィ匕回路 6の内部構成を図 2に示す。同図の線形ィ匕回路 6は、 V— I変換回 路 (電圧 電流変換回路） 7と、チャージポンプバイアス電流制御回路 (以下、 CPバ ィァス制御回路と略記する） 8とを備える。前記 V-I変換回路 7は、ループフィルタ LF 力 の発振周波数制御信号 VTを入力し、その発振周波数制御信号 VTの電位レべ ルを、その電位レベルに応じた電流値 V-IOUTに変換する。また、前記 CPバイアス 制御回路 (チャージポンプ電流制御回路) 8は、前記 V-I変換回路 7で得られた電 流値 ν-ιουτに応じて、チャージポンプ回路 CPのチャージポンプ電流 ICPのバイァ ス電流値を制御する信号であるチャージポンプ電流制御信号 CPCONTを出力する
[0041] 前記図 2に示した線形ィ匕回路 6内の V-I変換回路 7及び CPバイアス制御回路 8の 具体的構成を図 3に示す。同図において、 V-I変換回路 7では、 P型トランジスタ M P1と N型トランジスタ MN1との直列回路が電源と接地間に配置される。 N型トランジ スタ MN1は、そのゲートに、ループフィルタ LFからの発振周波数制御信号 VTが入 力されていて、この発振周波数制御信号 VTの電位に応じて、その流す電流 IIの値 が変化する。すなわち、発信周波数制御信号 VTの電位の上昇に従って N型トランジ スタ MN1の電流駆動能力が増大して、流れる電流値 IIは増加する。
[0042] また、図 3に示した CPバイアス制御回路 8では、 P型トランジスタ MP2が備えられ、 この P型トランジスタ MP2と前記 V— I変換回路 7の P型トランジスタ MP1とによりカレ ントミラー回路を構成して、前記 V— I変換回路 7の N型トランジスタ MN1に流れる電 流値 IIをカレントミラーして、 CPバイアス制御回路 8内にこの電流値 IIが取り込まれ る。また、 CPバイアス制御回路 8は、 2個の P型トランジスタ MP3、 MP4力も成るカレ ントミラー回路及び基準電流源 10から電流 10を生成し、この電流 IOを前記取り込ん だ電流値 IIにカ卩えて、この合計電流値 10 + 11を N型トランジスタ MN2に流し、この 電流値 10 + 11を前記 N型トランジスタ MN2のゲート電極であるノードからチャージポ ンプ電流制御信号 CPCONTとして、図 1に示したチャージポンプ回路 CPに与えて、 このチャージポンプ回路 CPのチャージポンプ電流 ICPを制御する。このチャージポ ンプ電流制御信号 CPCONTを用いてチャージポンプ電流 ICPを如何に制御するか については、図示を省略する力 チャージポンプ電流制御信号 CPCONTの値に比 例した電流がチャージポンプ回路 CPから流れるようにすれば良 、。
[0043] 図 4は、本実施形態における PLL周波数シンセサイザの各部及び全体のループゲ イン特性を示す。同図（a)は、 p—nジャンクション型の可変容量を使用した一般的な 電圧制御型発振器 VCOの発振周波数 fVCOの特性を示す。同図 (b)は、この電圧 制御型発振器 VCOの感度 KVCOの特性を示す。同図（a)、（b)から判るように、発 振周波数制御信号 VTの電位の増大に従って電圧制御型発振器 VCOの発振周波 数 fVCOの変化の割合は小さくなり、感度 KVCOも小さくなる。同図（c)は、チャージ ポンプ回路 CPの電流特性を示す。同図（c)に示す点線は、図 1に示した従来例での チャージポンプ電流 ICPであって一定値である力 本実施形態では、実線で示すよう に、線形ィヒ回路 8により、チャージポンプ電流 ICPは、発振周波数制御信号 VTの電 位増大に従って増加することとなる。従って、同図（d)に示すように、 PLL周波数シン セサイザ全体のループゲイン GH (s)特性は、電圧制御型発振器 VCOの感度 KVC Oの特性に、チャージポンプ回路 CPの電流 ICPを乗じたものに比例する。よって、従 来では、同図（d)に点線で示すように、 PLL周波数シンセサイザ全体のループゲイン GH (s)の特性は、発振周波数制御信号 VTの電位増大に対し単調減少して、発振 周波数制御信号 VTに対して変動が大き力つたのに対し、本実施形態では、線形ィ匕 回路 8により、その変動を同図に実線で示すように減少させることが可能である。
[0044] このように、本実施形態の PLL周波数シンセサイザでは、図 3に示した極めて簡単 な線形ィ匕回路 8を追加するのみで、発振周波数制御信号 VTの電位レベルによらず 、 PLL周波数シンセサイザ全体のループゲイン GH (s)の特性をほぼ一定にすること ができるので、 PLL周波数シンセサイザのロック時間や位相ノイズ特性の変動の低減 効果を、極めて小さな回路規模の増加で広帯域に亘つて実現できる。
[0045] (第 2の実施形態）
次に、本発明の第 2の実施形態を説明する。本実施形態は、前記第 1の実施形態 に示した線形ィ匕回路 6を変形したものである。
[0046] すなわち、図 5に示した線形ィ匕回路 6'では、 V—I変換回路 7'において、 P型及び N型トランジスタ MP1A、 MN1Aの直列回路と、他の P型及び N型トランジスタ MP 1 B、 MN1Bの直列回路との 2回路が配置されており、前記 2個の N型トランジスタ MN 1A、 MN1Bのゲートに各々前記ループフィルタ LFからの発振周波数制御信号 VT が入力される。従って、図 3に示した V-I変換回路 7と同様に、各直列回路の 2個の N型トランジスタ MN1A、 MN1Bは、各々、その流す電流 I1A、 I1Bが、そのゲートに 受ける発振周波数制御信号 VTの電位に応じて変化する。また、 CPバイアス制御回 路 8'には、電流取込用の 2個の P型トランジスタ MP2A、 MP2Bが備えられて、前記 V— I変換回路 7，に流れる 2つの電流 I1A、 I1Bがカレントミラー構成により CPバイァ ス制御回路 8 '内に取り込まれる。この取り込まれた 2つの電流 I1A、 I1Bは、図 6にも 示すように基準電流 IOと加算されて、 N型トランジスタ MN2のゲート電極力 チヤ一 ジポンプ電流制御信号 CPCONTとして、図 1のチャージポンプ回路 CPに与えられ る。
[0047] ここで、前記 V— I変換回路 7，において、 2個の N型トランジスタ MN1A、 MN1Bは 、異なる閾値電圧を有し、同じバイアス電圧値 (発振周波数制御信号 VT)であっても 、電流駆動能力の差により、流れる電流量 ΠΑ、 I1Bは相互に異なる。従って、本実 施形態では、発振周波数制御信号 VTの変化に対して、 CPバイアス制御回路 8'か らのチャージポンプ電流制御信号 CPCONTをよりきめ細力べ制御することが可能で ある。よって、チャージポンプ電流 ICPの発振周波数制御信号 VTの電位依存を、電 圧制御型発振器 VCOの感度特性に近づけることが可能となって、 PLL周波数シン セサイザの発振周波数制御信号 VTの電位変化による変動をより一層に低減するこ とがでさる。
[0048] 尚、本実施形態では、 2個の N型トランジスタ MN1A、 MN1Bの閾値電圧を相互に 異ならせて、チャージポンプ電流制御信号 CPCONTを細力べ制御した力 3個以上 の N型トランジスタを設けても良 、の勿論のこと、各 N型トランジスタを流れる電流を閾 値電圧以外のパラメータで制御することにより、チャージポンプ電流制御信号 CPCO NTをきめ細力べ制御しても良い。
[0049] (第 3の実施形態）
続いて、本発明の第 3の実施形態を説明する。本実施形態は、前記第 1の実施形 態に示した線形ィ匕回路 6を更に変形したものである。
[0050] すなわち、図 7に示した線形ィ匕回路 6"では、 V-I変換回路 7"において、発振周 波数制御信号 VTがゲートに入力される N型トランジスタ MN1のソースと接地との間 に、 N型トランジスタ MN3が配置される。この N型トランジスタ MN3のゲートには、ォ ぺアンプ 12が接続され、このオペアンプ 12には前記 N型トランジスタ MN1のソース 電圧と、バイアス電圧発生回路 11により発生したバイアス電圧とが入力されて！、る。 前記オペアンプ 12は、前記 N型トランジスタ MN1のソース電圧がバイアス電圧発生 回路 11により発生したバイアス電圧に一致するように、 N型トランジスタ MN3を制御 する。尚、図 7に示した CPバイアス制御回路 8は、図 1の CPバイアス制御回路 8と同 一構成である。
[0051] 従って、 V—I変換回路 7"の N型トランジスタ MN1に流れる電流 IIは、ノ ィァス電 圧発生回路 11のバイアス電圧と、ループフィルタ LFの発振周波数制御信号 VTの 電位とによって決定される。よって、バイアス電圧発生回路 11のバイアス電圧を、外 部から入力されるノィァス電圧設定信号によって種々設定することにより、 CPバイァ ス制御回路 8からのチャージポンプ電流制御信号 CPCONTを前記第 1及び第 2の 実施形態よりもより一層に細力べ制御することができるので、 PLL周波数シンセサイザ のループゲインの発振周波数制御信号 VTの電位による変動をより一層に小さく抑 制することが可能である。
[0052] (第 4の実施形態）
更に、本発明の第 4の実施形態を説明する。本実施形態は、前記第 2の実施形態 を示す図 5の線形ィ匕回路 6'を更に変形したものである。
[0053] すなわち、図 8に示した線形ィ匕回路 6" 'では、図 5に示した V—I変換回路 7'に対し て更に図 7のノ ィァス電圧発生回路 11を備える構成を追加したものである。詳しく説 明すると、 V— I変換回路 7' "において、発振周波数制御信号 VTがゲートに入力され る N型トランジスタ MN1A、 MN1Bのソースと接地との間に、 N型トランジスタ MN3A 、 MN3Bが配置される。これ等の N型トランジスタ MN3A、 MN3Bの各ゲートには、 オペアンプ 12A、 12Bが接続される。一方のオペアンプ 12Aには、対応する N型トラ ンジスタ MN1 Aのソース電圧と、バイアス電圧発生回路 11からの第 1のバイアス電圧 とが入力され、他方のオペアンプ 12Bには、対応する N型トランジスタ MN1Bのソー ス電圧と、バイアス電圧発生回路 11からの第 2のバイアス電圧とが入力される。
[0054] 従って、本実施形態では、 N型トランジスタ MN1A、 MN1Bの閾値電圧の設定によ る電流駆動能力の適切化と、バイアス電圧発生回路 11の第 1及び第 2のバイアス電 圧値の制御により、発振周波数制御信号 VTによる電圧制御型発振器 VCOの感度 の非線形性を良好に補償したチャージポンプ電流 ICPを生成することができ、よって 、 PLL周波数シンセサイザ全体のループゲイン特性の変動を極めて小さく抑制する ことが可能である。 [0055] 尚、本実施形態では、ゲートに発振周波数制御信号 VTが入力される N型トランジ スタ MN1A、 MN1Bの個数は 2個であり、バイアス電圧発生回路 11が発生するバイ ァス電圧も 2種である例を示した力 N型トランジスタの個数も、発生するバイアス電 圧も各々 3つ以上であっても良いのは勿論である。
[0056] (第 5の実施形態）
次に、本発明の第 5の実施形態を説明する。本実施形態は、前記図 8に示した第 4 の実施形態の線形ィ匕回路 6" 'を更に変形したものである。
[0057] すなわち、図 9に示した線形ィ匕回路 6" 'では、 V-I変換回路 7""において、発振周 波数制御信号 VTがゲートに入力される 2個のトランジスタは、 N型トランジスタ MN1 Aと P型トランジスタ MP1Bとより構成される。更に、前記 P型トランジスタ MP1Bと N型 トランジスタ MN1Bとから成る直列回路に流れる電流 I1Bをカレントミラー構成により 外部に出力するための P型及び N型トランジスタ MP4、 MN4が配置されている。
[0058] 従って、本実施形態では、発振周波数制御信号 VTの電位が増大して、 N型トラン ジスタ MN1Aのソースに入力されるバイアス電圧よりもその N型トランジスタ MN1A の閾値電圧以上になると、この時点で N型トランジスタ MN1Aには電流が流れ、一方 、発振周波数制御信号 VTの電位が減少して、 P型トランジスタ MP 1Bのソースに入 力されるバイアス電圧よりもその P型トランジスタ MP1Bの閾値電圧以下になると、こ の時点で P型トランジスタ MP1Bには、電流が流れることになる。
[0059] 可変容量として MOS型可変容量を用いた場合の一般的な電圧制御型発振器 VC Oの発振周波数 fVCOの特性は、図 10 (a)に示すようになり、その感度 KVCOの特 性は同図（b)のようになる。ここで、 CPバイアス制御回路 8'からのチャージポンプ電 流制御信号 CPCONTによって制御されるチャージポンプ回路 CPからのチャージポ ンプ電流 ICPは、同図（c)に示すように、発振周波数制御信号 VTの電位が低いとき には、 P型トランジスタ MP1Bが流す電流 I1Bにより増加し、発振周波数制御信号 VT の電位が高いときにも、 N型トランジスタ MN1Aが流す電流 I1Aにより増加するので 、電圧制御型発振器 VCOの感度特性の非線形性を補償する形になる。同図 (d)に 示すように、 PLL周波数シンセサイザのループゲイン GH (s)の特性は、点線で示し た従来例では、発振周波数制御信号 VTの電位変動に応じて大きく変動するが、実 線で示す本実施形態では、発振周波数制御信号 VTの電位に対して広帯域でほぼ 一定の値をとることができ、 PLL周波数シンセサイザのループゲイン特性の変動の低 減効果は極めて大きい。
[0060] 尚、図 7、図 8及び図 9に示したバイアス電圧発生回路 11は、外部から入力される バイアス電圧設定信号により、出力するバイアス電圧を可変に制御可能であるので、 PLL周波数シンセサイザを製造した際の電圧制御型発振器 VCOの感度 KVCOの 特性のばらつきや、線形ィ匕回路 6"、 6"'、 6""を構成するトランジスタの電流駆動能 力のばらつき等を考慮して、最適なバイアス電圧を設定することが可能である。 産業上の利用可能性
[0061] 以上説明したように、本発明は、ループフィルタからの発振周波数制御信号に応じ て位相比較器及びチャージポンプ回路の変換利得を制御する線形ィ匕回路を用いて 、発振周波数制御信号の電位による電圧制御型発振器の感度特性の非線形性を補 償して、 PLL周波数シンセサイザのループゲイン特性を発振周波数制御信号の電 位に依らず一定にしたので、通信分野における比較的広帯域の PLL周波数シンセ サイザ等の用途に適用すると有用である。

Claims

請求の範囲
[1] 発振周波数制御信号の電位に応じて発振周波数を変化させる電圧制御型発振器 と、
前記電圧制御型発振器からの発振周波数を所定の分周比に分周する分周器と、 前記分周器力 の出力信号と外部力 のリファレンス信号とを受け、この両信号間 の位相差を検出して位相差信号を出力する位相比較器と、
前記位相比較器の位相差信号に応じて一定電流を流入又は流出させるチャージ ポンプ回路と、
前記チャージポンプ回路の出力の高周波成分を濾波すると共に、前記チャージポ ンプ回路から流入又は流出する電流を電圧に変換して、前記発振周波数制御信号 として出力するループフィルタとを備えると共に、
PLL周波数シンセサイザのループゲインの前記発振周波数制御信号に対する非 線形性を補償するように、前記位相比較器及び前記チャージポンプ回路の変換利 得を制御する線形化回路を備えた
ことを特徴とする PLL周波数シンセサイザ。
[2] 前記請求項 1記載の PLL周波数シンセサイザにお 、て、
前記線形化回路は、
前記ループフィルタの発振周波数制御信号を受け、この発振周波数制御信号の電 位に応じて、前記位相比較器及びチャージポンプ回路の変換利得を連続的に制御 する
ことを特徴とする PLL周波数シンセサイザ。
[3] 前記請求項 2記載の PLL周波数シンセサイザにお 、て、
前記線形化回路は、
前記ループフィルタの発振周波数制御信号の電位に応じて、流す電流が変化する トランジスタを有し、
前記トランジスタが流す電流の値に基づ 、て、前記位相比較器及びチャージボン プ回路の変換利得を連続的に制御する
ことを特徴とする PLL周波数シンセサイザ。
[4] 前記請求項 3記載の PLL周波数シンセサイザにお 、て、
前記線形化回路が有するトランジスタは、複数個で構成され、
前記複数個のトランジスタが流す電流の総和により、前記位相比較器及びチャージ ポンプ回路の変換利得を連続的に制御する
ことを特徴とする PLL周波数シンセサイザ。
[5] 前記請求項 4記載の PLL周波数シンセサイザにお 、て、
前記線形ィ匕回路が有する複数個のトランジスタは、各々、閾値電圧が異なる ことを特徴とする PLL周波数シンセサイザ。
[6] 前記請求項 3記載の PLL周波数シンセサイザにお 、て、
前記線形化回路は、バイアス電圧を発生するバイアス電圧発生回路を有し、 前記線形ィ匕回路が有するトランジスタは、ソースに前記バイアス電圧発生回路のバ ィァス電圧が与えられ、ゲートに前記ループフィルタの発振周波数制御信号が与え られ、
前記トランジスタが流す電流の値に基づ 、て、前記位相比較器及びチャージボン プ回路の変換利得を連続的に制御する
ことを特徴とする PLL周波数シンセサイザ。
[7] 前記請求項 6記載の PLL周波数シンセサイザにお 、て、
前記線形化回路が有するトランジスタは、複数個で構成され、
前記複数個のトランジスタが流す電流の総和により、前記位相比較器及びチャージ ポンプ回路の変換利得を連続的に制御する
ことを特徴とする PLL周波数シンセサイザ。
[8] 前記請求項 7記載の PLL周波数シンセサイザにお 、て、
前記ノ ィァス電圧発生回路は、異なる複数のバイアス電圧を発生し、
前記線形ィ匕回路が有する複数個のトランジスタは、各々のソースに、前記バイアス 電圧発生回路からの異なるバイアス電圧が与えられる
ことを特徴とする PLL周波数シンセサイザ。
[9] 前記請求項 8記載の PLL周波数シンセサイザにお 、て、
前記ノィァス電圧発生回路は、 外部力 入力されるバイアス電圧設定信号に基づいて、発生する複数のバイアス 電圧を変更する
ことを特徴とする PLL周波数シンセサイザ。
[10] 前記請求項 4、 5、 7及び 8の何れか 1項に記載の PLL周波数シンセサイザにおい て、
前記線形ィ匕回路が有する複数のトランジスタは、 P型若しくは N型の MOSトランジ スタ、又は P型及び N型の MOSトランジスタで構成される
ことを特徴とする PLL周波数シンセサイザ。
[11] 前記請求項 2記載の PLL周波数シンセサイザにおいて、
前記線形化回路は、
前記ループフィルタ力ゝらの発振周波数制御信号の電圧を電流に変換する電圧 電流変換回路と、
前記電圧 電流変換回路からの電流を受け、この受けた電流の値に応じたチヤ一 ジポンプ電流制御信号を生成し、このチャージポンプ電流制御信号を前記チャージ ポンプ回路に出力するチャージポンプ電流制御回路とを有し、
前記チャージポンプ回路は、前記チャージポンプ電流制御回路からのチャージポ ンプ電流制御信号に基づ 、て、流す電流の値を調整する
ことを特徴とする PLL周波数シンセサイザ。
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