TWI448083B - 環振盪器中的延遲單元及相關方法 - Google Patents

環振盪器中的延遲單元及相關方法 Download PDF

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Description

環振盪器中的延遲單元及相關方法
本發明是有關於一種延遲單元及相關方法，且特別是有關於一種環振盪器中的延遲單元及相關方法。
請參照第一圖，其所繪示為習知鎖相迴路示意圖。鎖相迴路包括相位頻率偵測器(Phase Frequency Detector)10、電荷幫浦(Charge Pump)20、迴路濾波器(Loop Filter)30、壓控振盪器(Voltage Controlled Oscillator)40、除頻單元(Frequency Dividing Unit)45。其中，具有一參考頻率Fref 的參考信號，例如由一參考振盪器(未繪示)所產生，並且該參考信號與除頻單元45所輸出的一除頻信號同時輸入該相位頻率偵測器10。該相位頻率偵測器10可偵測該參考信號與該除頻信號之間的相位與頻率的差異，之後，輸出一相位差信號(Phase Difference Signal)至該電荷幫浦20。接著，電荷幫浦20根據該相位差信號的大小產生相關於該相位差信號的一輸出電流至該迴路濾波器30。接著，該迴路濾波器30平緩(smooth)該輸出電流，並轉換為一電壓控制信號至該壓控振盪器40。該壓控振盪器40根據該電壓控制信號產生一壓控輸出信號(voltage controlled signal)，且該壓控輸出信號有一壓控頻率Fvco 。然後，該除頻單元45接收該壓控輸出信號，並將該壓控輸 出信號進行將壓控頻率Fvco 除以N的動作後產生除頻信號，其中，N為整數並且Fvco =N*Fref 。
一般來說，壓控振盪器40的類型可以區分為LC振盪器與環振盪器(ring oscillator)。LC振盪器的優點為具有低相位雜訊(low phase noise)，缺點為佈局(layout)面積大、窄的頻率調整範圍(tuning range)。環振盪器的優點為佈局面積小、寬的頻率調整範圍，而缺點為具有較大的相位雜訊。對於積體電路設計者來說，鎖相迴路中的壓控振盪器利用環振盪器來實現。如果積體電路設計者要以LC振盪器來實現的話，則必須另行增加腳位(pin)用以連接電感元件。
請參照第二圖，其所繪示為環振盪器電路圖。環振盪器包括多級(stage)的延遲單元(delay cell)，每一級的延遲單元皆可利用電壓控制信號來控制輸入端與輸出端之間的相位移(phase shift)，經由調整電壓控制信號產生想要的頻率；而前一級延遲單元的輸出端連接至下一級延遲單元的輸入端。
由第二圖可知，延遲單元102、104、106可以為構造相同的差動放大器(differential amplifier)，並連接至一電壓控制信號(Vc)來控制延遲單元102、104、106的相位移。延遲單元102、104、106的正極輸出端(Vo+)分別連接至其下一級延遲單元的正極輸入端(Vin+)，延遲單元102、104、106的負極輸出端(Vo-)分別連接至其下一級的負極輸入端(Vin-)；最後，延遲單元106的正極輸出端(Vo+)連接至延遲單元102的負極輸入端(Vin-)，延遲 單元106的負極輸出端(Vo-)連接至延遲單元102的正極輸入端(Vin+)。
當然，上述延遲單元並不限定於差動放大器，單一輸入的電路，例如反相器(inverter)所組成的反相鍊(inverter chain)，也可以作為壓控振盪器的延遲單元並利用電壓控制信號來控制延遲單元的相位移。
一般來說，壓控振盪器將其壓控頻率範圍與控制電壓(△f/△V)的常數定義為頻率調整常數(Kvco)。而習知壓控振盪器的壓控頻率無法提供一個固定值的頻率調整常數，也就是說，頻率調整常數(Kvco)會隨控制電壓的改變而改變，在設計者的角度而言，當頻率調整常數會隨著控制電壓的變化而變化時，整個鎖相迴路的電路設計會很複雜，尤其是鎖相迴路中連接於壓控振盪器的前一級電路單元，也就是迴路濾波器的設計會很複雜。亦即，當頻率調整常數無法維持固定值時，迴路濾波器的雜訊會提高。因此，提供一個使用於環振盪器中的延遲單元，使得壓控振盪器可以提供固定的頻率調整常數(Kvco)為本發明主要的目的。
本發明提出一種環振盪器中的延遲單元，包括：差動放大器，用以產生差動輸出；切換電容庫，耦接於差動放大器，用以根據電容控制信號提供電容值；以及，頻率調整參數等化器，耦接於差動放大器，用以根據電流控制信 號產生可調式電流。
本發明更提出一種調整環振盪器之操作頻率之方法，包括：粗調操作頻率於複數個頻帶上；等化該些頻帶上的複數個頻率調整常數；以及，微調操作頻率。
為了使 貴審查委員能更進一步瞭解本發明特徵及技術內容，請參閱以下有關本發明之詳細說明與附圖，然而所附圖式僅提供參考與說明，並非用來對本發明加以限制。
請參照第三圖A，其所繪示為具有寬頻率調整範圍的環振盪器電路圖。環振盪器110包括多級的延遲單元(delay cell)，每一延遲單元包括：一差動放大器以及一切換電容庫(switched capacitance bank)，而每一級的延遲單元皆可利用電壓控制信號(Vc)來控制輸入端與輸出端之間的相位移。切換電容庫中包括複數個電容，而電容控制信號控制電容器連接於差動放大器正極輸出端與接地端之間，或者差動放大器負極輸出端與接地端之間。
三個延遲單元中的第一差動放大器112、第二差動放大器122、第三差動放大器132皆連接至一電壓控制信號(Vc)來控制延遲單元的相位移。
第一差動放大器112的正極輸出端連接至第二差動放大器122的正極輸入端，第一差動放大器112的負極輸出端連接至第二差動放大器122的負極輸入端；第二差動放大器122的正極輸出端連接至第三差動放大器132的正極 輸入端，第二差動放大器122的負極輸出端連接至第三差動放大器132的負極輸入端；最後，第三差動放大器132的正極輸出端連接至第一差動放大器112的負極輸入端，第三差動放大器132的負極輸出端連接至第一差動放大器112的正極輸入端。
三個延遲單元中的切換電容庫114、124、134具有相同的結構。舉例來說，第一電容庫114中包括四個電容器C1、C2、C3、C4，其中，第一開關SW1可以控制第一電容器C1連接於差動放大器正極輸出端與接地端；第二開關SW2可以控制第二電容器C2連接於差動放大器負極輸出端與接地端；第三開關SW3可以控制第三電容器C3連接於差動放大器正極輸出端與接地端；以及，第四開關SW4可以控制第四電容器C4連接於差動放大器負極輸出端與接地端。三個切換電容庫114、124、134接收電容控制信號，舉例來說，當電容控制信號控制第一開關SW1關閉(close)時，三個切換電容庫114、124、134中的第一開關SW1皆被關閉。
一般來說，於延遲單元中加入切換電容庫可以使得環振盪器具有寬頻率調整範圍。請參照第三圖B，其所繪示為具有寬頻率調整範圍環振盪器的頻率調整圖，縱軸為環振盪器的操作頻率，而橫軸為電壓控制信號(Vc)。由圖中可知，當延遲單元輸出端等效的電容值越大時(電容器C1、C2、C3、C4並聯的數目越多時)，延遲單元輸入端與輸出端之間的相位移越大。因此，利用控制電容器C1、C2、C3、C4並聯的數目即可以粗調(coarse tune)環振盪器的 操作頻率。如圖所示，切換電容庫提供不同的電容值時，環振盪器可在不同的頻帶(band)上調整操作頻率。經由電容控制信號來控制切換電容庫進行環振盪器的頻帶選擇之後，電壓控制信號(Vc)即可進行環振盪器操作頻率的微調(fine tine)。
上述第三圖A的環振盪器具有寬頻率調整範圍，然而環振盪器的頻率調整常數(Kvco)並非定值，每一頻帶所提供的頻率調整常數(Kvco)皆不同，會造成迴路濾波器的雜訊提高。
請參照第四圖A，其所繪示為根據本發明較佳具體實施例之環振盪器中的延遲單元，可以施用於環振盪器，包含多級的延遲單元，每一延遲單元具有第四圖A的構造。延遲單元包括：差動放大器、切換電容庫以及頻率調整參數等化器(Kvco equalizer)。
差動放大器包括電晶體差動對(differential pair)、第一負載R1與第二負載R2。電晶體差動對包括：第一電流源Iss1、第一PMOS電晶體M1、第二PMOS電晶體M2及第三PMOS電晶體M3。第一電流源Iss1連接於電壓源(Vdd)與第三PMOS電晶體M3源極之間；第三PMOS電晶體M3的閘極可以輸入一反相的電壓控制信號()或者一偏壓電壓；第三PMOS電晶體M3汲極連接至第一PMOS電晶體M1與第二PMOS電晶體M2的源極；第一PMOS電晶體M1閘極為電晶體差動對的正極輸入端(Vin+)；第二PMOS電晶體M2的閘極為電晶體差動對的負極輸入端(Vin-)；第一PMOS電晶體M1汲極為電晶體差動對的正極輸出端(Vo+)；第二PMOS電晶體M2汲極為電晶體差動對的負極輸出端(Vo-)。再者，第一負載R1連接於電晶體差動對的正極輸出端(Vo+)與接地之間；第二負載R2連接於電晶體差動對的負極輸出端(Vo-)與接地之間。
切換電容庫中包括複數個電容器，例如四個電容器C1、C2、C3、C4，第一開關SW1可以控制第一電容器C1連接於差動放大器正極輸出端與接地端；第二開關SW2可以控制第二電容器C2連接於差動放大器負極輸出端與接地端；第三開關SW3可以控制第三電容器C3連接於差動放大器正極輸出端與接地端；以及，第四開關SW4可以控制第四電容器C4連接於差動放大器負極輸出端與接地端。再者，利用電容控制信號可選擇性地關閉或者開啟四個開關SW1、SW2、SW3、SW4。
頻率調整參數等化器包括一可調式電流源Iss2、第四PMOS電晶體M4、第五PMOS電晶體M5、第六PMOS電晶體M6。可調式電流源Iss2連接於電壓源(Vdd)與節點a之間，第六PMOS電晶體M6源極連接至節點a；第六PMOS電晶體M6的閘極可以輸入電壓控制信號(Vc)；第六PMOS電晶體M6汲極連接至第四PMOS電晶體M4與第五PMOS電晶體M5的源極；第四PMOS電晶體M4閘極連接至第五PMOS電晶體M5汲極以及電晶體差動對的負極輸出端(Vo-)；第五PMOS電晶體M5閘極連接至第四PMOS電晶體M4汲極以及電晶體差動對的正極輸出端(Vo+)。
於此實施例中，當延遲單元輸出端等效的電容值越大時(電容器C1、C2、C3、C4並聯的數目越多時)，頻率調整參數等化器中的可調式電流源Iss2可提供越大的電流補償第一負載R1與第二負載R2。也就是說，同時控制電容控制信號與可調式電流源Iss2的電流控制信號，使得切換電容庫輸出電容值越大時頻率調整參數等化器中的可調式電流源Iss2的電流也越大。
請參照第四圖B，其所繪示為施用本發明延遲單元之環振盪器的頻率調整圖，縱軸為環振盪器的操作頻率，而橫軸為電壓控制信號(Vc)。由圖中可知，由於延遲單元輸出端等效的電容值越大時(電容器C1、C2、C3、C4並聯的數目越多時)，頻率調整參數等化器中的可調式電流源Iss2的電流越大。當切換電容庫提供不同的電容值時，環振盪器可在任意的頻帶上調整操作頻率，並且調整補償電流(Iss2)使所有頻帶的環振盪器的頻率調整常數(Kvco)實質地維持在定值。因此，本發明延遲單元所組成的環振盪器具有固定的頻率調整常數(Kvco)，舉例而言，可以於電路設計階段利用電路模擬獲得電流大小與電容值的設計值，可使得迴路濾波器的雜訊與電路複雜度有效地降低。
請參照第五圖，其所繪示為本發明可調式電流源Iss2電路圖。可調式電流源Iss2中包括定電流供應路徑(Ir1)以及複數條受控電流路徑(Ir2~Ir4)連接於電壓源(Vdd)以及節點a之間。定電流供應路徑(Ir1)上有一第一電阻r1，使得定電流供應路徑(Ir1)可提供定電流。複數條受控電流路徑(Ir2~Ir4)上各有一第二電阻r2、一第三電阻 r3、一第四電阻r4，利用電晶體開關SWIR2 、SWIR3 、SWIR4 來控制複數條受控電流路徑(Ir2~Ir4)連接於電壓源(Vdd)以及節點a之間。也就是說，電流控制信號可以控制電晶體開關SWIR2 、SWIR3 、SWIR4 來控制可調式電流源Iss2的輸出電流；舉例來說，當三個電晶體開關SWIR2 、SWIR3 、SWIR4 關閉時，可調式電流源Iss2的輸出電流為Iss2=Ir1+Ir2+Ir3+Ir4。較佳地，電阻r1、r2、r3、r4係利用長通道(long channel)的P電晶體來實現，P電晶體閘極與源極相互連接，而源極與汲極則形成電阻的二端。
請參照第六圖，其所繪示為本發明切換電容庫電路圖。切換電容庫包括複數條受控電容路徑，其中，第一與第三受控電容路徑上有第一電容C1、第三電容C3利用電晶體開關SW1、SW3來控制受控電容路徑連接於電晶體差動對的正極輸出端(Vo+)與接地端之間；並且，第二與第四受控電容路徑上有第二電容C2、第四電容C4利用電晶體開關SW2、SW4來控制受控電容路徑連接於電晶體差動對的負極輸出端(Vo-)與接地端之間。利用電容控制信號可以控制電晶體開關SW1、SW2、SW3、SW4來控制切換電容器輸出的電容值；舉例來說，當四個電晶體開關SW1、SW2、SW3、SW4皆關閉時，切換電容庫輸出的電容值為C1+C2+C3+C4。較佳地，電容C1、C2、C3、C4係利用N型電晶體來實現，其源極與汲極相互連接，而閘極與汲極則形成電容的二端。
第七圖顯示根據本發明之實施例之調整環振盪器之操作頻率之方法流程圖，環振盪器包含複數個延遲單元，此 流程從步驟700開始，於步驟720，粗調操作頻率，舉例而言，利用切換電容庫提供不同的電容值，使環振盪器在不同的頻帶上調整操作頻率；於步驟740，等化不同頻帶上的頻率調整常數，使得各頻帶上的頻率調整常數(Kvco)係實質地相同，舉例而言，提供補償電流於切換電容庫使得各頻帶上的頻率調整常數實質地相同，較佳地，當電容值越大時，補償電流也越大；於步驟760，微調操作頻率，舉例而言，控制電壓控制信號(Vc)之位準進行環振盪器操作頻率的微調。
以上實施例之延遲單元是利用P型電晶體實現的差動放大器並且搭配切換電容庫以及頻率調整參數等化器進行說明。然而，熟悉此技藝的人士也可以利用N型電晶體實現的差動放大器並且搭配切換電容庫以及頻率調整參數等化器來動作。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
本案圖式中所包含之各元件列示如下：
10‧‧‧相位頻率偵測器
20‧‧‧電荷幫浦
30‧‧‧迴路濾波器
40‧‧‧壓控振盪器
45‧‧‧除頻單元
102、104、106‧‧‧延遲單元
110‧‧‧環振盪器
112、122、132‧‧‧差動放大器
114、124、134‧‧‧切換電容庫
本案得藉由下列圖式及說明，俾得一更深入之了解：
第一圖所繪示為鎖相迴路示意圖。
第二圖所繪示為環振盪器電路圖。
第三圖A所繪示為具有寬頻率調整範圍的環振盪器電路 圖。
第三圖B所繪示為具有寬頻率調整範圍環振盪器的頻率調整圖。
第四圖A所繪示為本發明具體實施例之環振盪器中的延遲單元。
第四圖B所繪示為利用本發明延遲單元所實現之環振盪器的頻率調整圖。
第五圖所繪示為根據本發明具體實施例可調式電流源電路圖。
第六圖所繪示為根據本發明具體實施例切換電容庫電路圖。
第七圖顯示根據本發明之實施例之調整環振盪器之操作頻率之方法流程圖。

Claims (18)

  1. 一種環振盪器中的延遲單元，包括：一差動放大器，用以在一正極輸出端與一負極輸出端之間產生一差動輸出，其中該差動放大器包括一第一負載、一第二負載與一第一電流源，該第一負載連接於該正極輸出端與一參考端之間，該第二負載連接於該負極輸出端與該參考端之間，且該第一電流源係產生一固定電流分流至該第一負載與該第二負載；一切換電容庫，耦接於該差動放大器，用以根據一電容控制信號提供一電容值；以及一頻率調整參數等化器，耦接於該差動放大器的該第一輸出端與該第二輸出端之間，用以根據一電流控制信號產生一可調式電流，其中該頻率調整參數等化器包括一可調式電流源，用以在該頻率調整參數等化器內產生該可調式電流分流至該第一負載與該第二負載。
  2. 如申請專利範圍1所述之延遲單元，其中該差動放大器包括一電晶體差動對、該第一負載與該第二負載；其中，該電晶體差動對具有一正極輸入端、一負極輸入端、該正極輸出端與該負極輸出端，且該第一負載連接於該正極輸出端，且該第二負載連接於該負極輸出端，且該參考端係為一接地端。
  3. 如申請專利範圍1所述之延遲單元，其中該切換電容庫中包含複數條受控電容路徑，該切換電容庫可根據該電容控制信號選擇性地將該些受控電容路徑連接於該正極輸出 端或者該負極輸出端。
  4. 如申請專利範圍1所述之延遲單元，其中該頻率調整參數等化器中包括該可調式電流源，用以根據該電流控制信號產生該可調式電流並控制該頻率調整參數等化器補償該第一負載與該第二負載的電流大小。
  5. 如申請專利範圍4所述之延遲單元，其中，同時控制該電容控制信號與該電流控制信號，使得該切換電容庫輸出電容值越大時，該頻率調整參數等化器所產生的該可調式電流也越大。
  6. 如申請專利範圍2所述之延遲單元，其中該電晶體差動對包括：該第一電流源；一第一PMOS電晶體；一第二PMOS電晶體；以及一第三PMOS電晶體；其中，該第一電流源連接於一電壓源與該第三PMOS電晶體源極之間；該第三PMOS電晶體的閘極可以輸入一反相的電壓控制信號或者一偏壓電壓；該第三PMOS電晶體汲極連接至該第一PMOS電晶體與該第二PMOS電晶體的源極；該第一PMOS電晶體閘極為該正極輸入端；該第二PMOS電晶體的閘極為該負極輸入端；該第一PMOS電晶體汲極為該正極輸出端且該第二PMOS電晶體汲極為該負極輸出端。
  7. 如申請專利範圍3所述之延遲單元，其中每一受控電容路徑包括一電晶體開關與一電容，該電晶體開關可根據該 電容控制信號選擇性地並聯該電容至該切換電容庫。
  8. 如申請專利範圍7所述之延遲單元，其中該電晶體開關與該電容係由N型電晶體所組成。
  9. 如申請專利範圍1所述之延遲單元，其中該頻率調整參數等化器包括一可調式電流源、一第四PMOS電晶體、一第五PMOS電晶體、一第六PMOS電晶體；其中，該可調式電流源連接於一電壓源與一節點之間，該第六PMOS電晶體源極連接至該節點；該第六PMOS電晶體的閘極可以輸入一電壓控制信號；該第六PMOS電晶體汲極連接至該第四PMOS電晶體與該第五PMOS電晶體的源極；該第四PMOS電晶體閘極連接至該第五PMOS電晶體汲極以及該負極輸出端；該第五PMOS電晶體閘極連接至該第四PMOS電晶體汲極以及該正極輸出端。
  10. 如申請專利範圍4所述之延遲單元，其中該可調式電流源包括一定電流供應路徑以及複數條受控電流路徑連接於一電壓源。
  11. 如申請專利範圍10所述之延遲單元，其中，該定電流供應路徑可提供一定電流，而複數條受控電流路徑上各有一電阻，並且經由一電流控制信號可選擇性地並聯該些受控電流路徑於該定電流供應路徑。
  12. 如申請專利範圍11所述之延遲單元，其中該電阻係為一長通道PMOS電晶體。
  13. 一種調整一環振盪器之操作頻率之方法，該環振盪器包括環狀連接的複數個延遲單元，每一個延遲單元包括一正極輸出端，連接一第一電阻以及一第一等效電容；以及 一負極輸出端連接一第二電阻與一第二等效電容，該方法包括：粗調該操作頻率於複數個頻帶上；利用一固定電流與一可調式電流分流至該第一負載與該第二負載並且改變該第一等效電容與該第二等效電容，以等化該些頻帶上的複數個頻率調整常數；以及微調該操作頻率。
  14. 如申請專利範圍13所述之方法，其中該粗調步驟係利用一切換電容庫提供一電容值，以粗調該操作頻率於該些頻帶上。
  15. 如申請專利範圍13所述之方法，其中該等化步驟係等化該些頻帶上的頻率調整常數，使得各頻帶上的頻率調整常數係實質地相同。
  16. 如申請專利範圍13所述之方法，其中該等化步驟係提供一補償電流於該切換電容庫使得各頻帶上的頻率調整常數實質地相同。
  17. 如申請專利範圍16所述之方法，其中當該電容值越大時，該補償電流也越大。
  18. 如申請專利範圍13所述之方法，其中該微調步驟係控制一電壓控制信號之位準以微調操作頻率。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI804276B (zh) * 2021-08-12 2023-06-01 台灣積體電路製造股份有限公司 使用數位控制振盪器進行電荷共用鎖定的方法以及裝置

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI474624B (zh) * 2010-07-20 2015-02-21 Etron Technology Inc 雙迴路控制的鎖相迴路
US20130076416A1 (en) * 2011-09-23 2013-03-28 Conexant Systems, Inc. Sub-micron cmos vco that uses delay-based calibration and method of operation
US8531249B2 (en) * 2011-12-16 2013-09-10 Issc Technologies Corp. Oscillator for generating output signal with adjustable frequency
US8710930B2 (en) * 2012-01-12 2014-04-29 Mediatek Singapore Pte. Ltd. Differential ring oscillator and method for calibrating the differential ring oscillator
US8810323B2 (en) * 2012-01-26 2014-08-19 Mohammad Ardehali Low-power voltage-controlled oscillator
US8710929B1 (en) * 2012-05-15 2014-04-29 Cadence Design Systems, Inc. System and method for combined I/Q generation and selective phase interpolation
TW201517505A (zh) * 2013-10-23 2015-05-01 Richtek Technology Corp 製程、電壓及溫度補償振盪器
JP6612500B2 (ja) * 2014-12-16 2019-11-27 株式会社メガチップス クロック生成回路
CN106357571B (zh) * 2016-09-13 2019-06-21 电子科技大学 一种宽带模拟群时延均衡器
US20190215000A1 (en) * 2018-01-11 2019-07-11 Qualcomm Incorporated Ring oscillator topology based on resistor array
JP2019200147A (ja) * 2018-05-17 2019-11-21 ソニーセミコンダクタソリューションズ株式会社 半導体装置および容量値測定方法
CN112003612A (zh) * 2020-08-08 2020-11-27 重庆百瑞互联电子技术有限公司 一种延迟模块和环形振荡器
TWI790701B (zh) * 2021-08-03 2023-01-21 博盛半導體股份有限公司 利用場效電晶體電容參數的電磁干擾調整器及方法
EP4191881A1 (en) * 2021-12-02 2023-06-07 Qorvo US, Inc. Glitch-free frequency tuning of ring-oscillators
US11923861B1 (en) * 2023-02-03 2024-03-05 Qualcomm Incorporated Wideband rail-to-rail voltage controlled oscillator

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222423B1 (en) * 1999-02-03 2001-04-24 Micro Linear Corporation Voltage controlled ring oscillator delay
US20060214739A1 (en) * 2005-03-22 2006-09-28 Han-Chang Kang Voltage controlled oscillator and delay circuit thereof

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6462623B1 (en) * 1999-05-19 2002-10-08 Parthus Ireland Limited Method and apparatus for PLL with improved jitter performance
US7400183B1 (en) * 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6222423B1 (en) * 1999-02-03 2001-04-24 Micro Linear Corporation Voltage controlled ring oscillator delay
US20060214739A1 (en) * 2005-03-22 2006-09-28 Han-Chang Kang Voltage controlled oscillator and delay circuit thereof

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
年公開文獻B. Razavi, "Design of Analog CMOS Integrated Circuits", McGraw-Hill, 2001, pages 410,516,621 2003年10 *
月公開文獻Shenggao Li, etl "A 10-ghz cmos quadrature LC-VCO for multirate optical applications", IEEE Journal of Solid-State Circuits, Vol.38, Iss.10, 2003 2007年9 *
月公開文獻T.Wu, etl, "A 4.2 GHz PLL frequency synthesizer with an adaptively tuned coarse loop," in Proc. IEEE CICC, Sept. 2007 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI804276B (zh) * 2021-08-12 2023-06-01 台灣積體電路製造股份有限公司 使用數位控制振盪器進行電荷共用鎖定的方法以及裝置
US11742865B2 (en) 2021-08-12 2023-08-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of charge-sharing locking with digital controlled oscillators

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