CN101588178B - 自偏置锁相环 - Google Patents

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Abstract

一种自偏置锁相环,包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器和偏置电流转换器,其中,电荷泵输出的充电或放电电流等于第一控制电流;环路滤波器的电阻由第一控制电压和第二控制电压控制,第二控制电压根据第一控制电压和第二控制电流调整,环路滤波器根据电荷泵输出的充电或放电电流,升高或降低第一控制电压;压控振荡器根据第一控制电压产生振荡电压和偏置电流,并根据振荡电压的升高或降低,加快或减慢振荡频率;偏置电流转换器将偏置电流转换成第一控制电流和第二控制电流,其中,第一控制电流等于偏置电流与常数的比值,第二控制电流等于偏置电流与分频器的分频数的比值。所述自偏置锁相环的电路简单,且具有低抖动的特点。

Description

自偏置锁相环

技术领域

[0001] 本发明涉及锁相环技术,特别是涉及一种自偏置锁相环。 背景技术

[0002] 锁相环(PLL,Phase Locked Loop)被广泛应用于系统级芯片(SOC,Systemon Chip)中,以构成频率合成器、时钟发生器等。图1为一种基本锁相环的结构,鉴频鉴相器 (PFD, Phase Frequency Detector) 10检测输入信号Fref和反馈信号Ffb的频差和相差,产生脉冲控制信号UP、DN送入电荷泵(CP,chargepump) 20 ;在电荷泵20中脉冲控制信号UP、 DN被转换成电流Ip对环路滤波器(LP,Loop Filter)30的电容Cp进行充放电,环路滤波器 30产生控制电压Vetel送入压控振荡器(VCO,Voltage Control Oscillator)40 ;压控振荡器40在控制电压Vrtri升高时加快振荡频率,在控制电压V。tel降低时减慢振荡频率。压控振荡器40的输出信号F。ut经过分频器50产生反馈信号Ffb,整个系统形成一个反馈系统,输出信号F。ut的频率和相位被锁定到固定频率和相位。

[0003] 图1所示的锁相环的环路的阻尼因子(damping factor) ξ由式(1)表示,环路带宽ωη由式(2)表示:

[0004]

Figure CN101588178BD00041

[0005]

Figure CN101588178BD00042

[0006] 其中,Cp为环路滤波器30的电容,Rp为环路滤波器30的电阻,Ip为对电容Cp进行充电或放电的电流(即电荷泵20输出的充电或放电电流),KV为压控振荡器40的增益, N为分频器(Divider) 50的分频数。

[0007] 高性能锁相环需要具有以下特点:不易受工艺、电压和温度(PVT)变化的影响;频带宽;锁定后相位抖动(jitter)和频率变化小;单片集成滤波器;电路的功耗低。但是,同时达到这些要求的锁相环是很难设计的,一个典型的锁相环基于压控振荡器,其相位抖动是由电源和衬底噪声引起的,环路对于噪声来说是一个低通滤波器,环路带宽越窄,抖动就越小;另一方面,由于单片集成的要求,滤波器的电容不可能做得很大,带宽同时又受到环路稳定条件的限制,这些限制条件使得设计的锁相环工作频带窄,抖动性能也不好。

[0008] 一种既能提高带宽又可以得到低抖动的方法,是变化锁相环的带宽,使之能够跟踪锁相环的工作频率。在每个工作状态,环路的带宽很窄,抖动也小,但是,由于锁相环的带宽是变化的,实际上得到了非常宽的频率范围,而且降低了由噪声引入的相位和频率抖动。 自偏置就是这样一种方法,采用自偏置方法设计的锁相环,其环路的阻尼因子ξ是固定值 (通常阻尼因子为1)。阻尼因子ξ、环路带宽ωη与输入信号的角频率(以下简称为输入频率,Qref = 2 π Fref,Fref为输入信号的频率)的比值仅由制造工艺中电容的相对值决定。

[0009] 技术文献"Low-Jitter Process-Independent DLL and PLL Based onSelf-Biased Techniques"(John G. Maneatis,IEEE JOURNAL OF SOLID-STATECIRCUITS, VOL. 31,NO. 11,NOVEMBER 1996)公开了一种自偏置锁相环的基本结构,如图2所示,电容C1 和偏置生成器(Bias Gen.)60构成环路滤波器31,也就是说,由偏置生成器60建立环路滤波器31的电阻,在偏置生成器60的偏置电压Vbp的输出端加上一个额外的电荷泵21输出的电流,这样,电荷泵20对电容C1进行充放电,电荷泵21对偏置生成器60建立的电阻进行充放电。

[0010] 偏置生成器60用于从控制电压Vcm生成偏置电压Vbp和Vbn,以提供压控振荡器 41的输入电压。如图3所示,偏置生成器60包括偏置初始化(Bias Init.)电路601、放大器偏置(Amplifier Bias)电路602、差分放大(Diff. Amplifier)电路603、半缓冲复制 (Half-Buffer Replica)电路604、控制电压缓冲(VCTKLBuffer)电路605。放大器偏置电路 602为差分放大电路603提供偏置,差分放大电路603调节偏置电压Vbn,使得半缓冲复制电路604和控制电压缓冲电路605将控制电压Vcm复制到输出端的偏置电压VBP,即Vbp = Vctrl ο

[0011] 压控振荡器41由η个(η彡3)缓冲级构成,例如图4所示的3个带对称负载的差分缓冲延时级410构成的压控振荡器41。偏置电压Vbn为对称负载411、412提供偏置电流 2Id(Id为流过对称负载411或412的电流),对称负载411、412的偏置电压Vbp等于控制电压Vcm,对称负载411、412的等效电阻等于l/2gm,gm为对称负载中一个晶体管的跨导,随着控制电压Vcm的变化,对称负载411、412的电阻发生变化,缓冲级的延时也发生变化,压控振荡器41的输出信号(CK+或CK-)的频率发生变化。

[0012] 设电荷泵20、21输出的电流Ip为压控振荡器41的偏置电流2ID的χ倍,即Ip = χ ·2ΙΒ,偏置生成器60中对称负载606建立的环路滤波器31的电阻Ι?ρ为压控振荡器41的缓冲级410的等效电阻I?。的y倍,即R。= yR0 = y/2gm,因此,图2所示的自偏置锁相环的环路的阻尼因子ξ由式(3)表示,环路带宽ωη与输入频率的比值由式⑷表示:

[0013]

[0014]

Figure CN101588178BD00051

[0015] 其中,Cb是压控振荡器41的寄生电容。因此,通过电路设计使参数x、y与分频数 N满足一定的比例关系,消去分频数N,就可以使锁相环的阻尼因子ξ以及环路带宽与输入频率的比值ωη/ω&仅由制造工艺中电容QC1的相对值决定。

[0016] 在上述自偏置锁相环的基本结构的基础上,John G. Maneatis等人在技术文献 "Self-Biased High-Bandwidth Low-Jitter l-to-4096 Multiplier ClockGenerator PLLIEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL. 38,NO. 11,NOVEMBER 2003)中提出了一种自偏置锁相环的具体实现方式,以得到公式(3)“4)中的参数χ和y。并且,该技术文献中还公开了在压控振荡器的各级带对称负载的差分缓冲延时级之间需要增加两个NMOS 管来将两个输出信号的相位差钳位在180°,并确保振荡器能够振荡(参考第1801页,图 11)。

[0017] 现有的自偏置锁相环与基本锁相环相比有以下不同:

[0018] 1、采用了两个电荷泵,分别对电容和电阻进行充放电,其比基本锁相环增加了一个电荷泵;

[0019] 2、压控振荡器由带对称负载的差分缓冲延时级构成,相比基本锁相环的压控振荡器采用的环形振荡器(例如差分结构的环形振荡器(differential ringoscillator)),在带对称负载的差分缓冲延时级之间增加的NMOS管会影响压控振荡器的输出信号的频率;

[0020] 3、增加了从控制电压生成偏置电压的偏置生成器,以提供压控振荡器的输入电压,偏置生成器的电路结构也较为复杂。

[0021] 因此,为了满足环路的阻尼因子是固定值的要求,现有的自偏置锁相环对基本锁相环作了较大的改动,结构更为复杂。

发明内容

[0022] 本发明解决的问题是,提供一种结构简单的自偏置锁相环,其在基本锁相环的基础上改动较小。

[0023] 为解决上述问题,本发明提供一种自偏置锁相环,包括:

[0024] 鉴频鉴相器,检测输入信号和反馈信号的频差和相差,产生脉冲控制信号;

[0025] 电荷泵,根据所述鉴频鉴相器输出的脉冲控制信号产生充电或放电电流,所述充电电流或放电电流等于输入电荷泵的第一控制电流;

[0026] 环路滤波器,输出第一控制电压,在电荷泵输出充电电流时升高所述第一控制电压,在电荷泵输出放电电流时降低所述第一控制电压,所述环路滤波器的电阻由第一控制电压和第二控制电压控制,所述第二控制电压根据第一控制电压和输入环路滤波器的第二控制电流调整;

[0027] 压控振荡器,根据环路滤波器输出的第一控制电压产生振荡电压和偏置电流,在振荡电压升高时加快输出信号的振荡频率,在振荡电压降低时减慢输出信号的振荡频率;

[0028] 分频器,将压控振荡器的输出信号进行分频,产生输入所述鉴频鉴相器的反馈信号;

[0029] 偏置电流转换器,将压控振荡器产生的偏置电流转换成输入电荷泵的第一控制电流和输入环路滤波器的第二控制电流,其中,第一控制电流等于偏置电流与常数的比值,第二控制电流等于偏置电流与分频器的分频数的比值。

[0030] 可选的,所述环路滤波器还包括滤波单元,在电荷泵输出充电电流时升高第一控制电压,在电荷泵输出放电电流时降低所述第一控制电压;滤波偏置单元,根据所述第一控制电压和输入环路滤波器的第二控制电流调整所述第二控制电压。

[0031] 在一个实施例中,所述滤波偏置单元包括第一电压跟随器、第一 NMOS管和第一电流源,其中,第一电压跟随器的一个输入为第一控制电压,另一个输入与第一电压跟随器的输出连接并与第一 NMOS管的源极连接;第一 NMOS管的栅极、漏极电压为第二控制电压,第一 NMOS管的漏源极电流由第一电流源提供,所述第一电流源的电流为所述偏置电流转换器输出的第二控制电流;

[0032] 所述滤波单元包括电阻、电容和第二电流源,所述滤波单元的电阻为环路滤波器的电阻,包括第二 NMOS管,而电容包括第一电容和第二电容,其中,第一电容的一端与第二 NMOS管的源极连接,第二电容的一端与第二 NMOS管的漏极连接,而另一端与第一电容的另一端连接,并连接第一电压;第二 NMOS管的漏极电压为第一控制电压,栅极电压为第二控制电压;第二电流源连接第二电容的两端,所述第二电流源的电流为所述电荷泵输出的充电或放电电流。

[0033] 可选的,所述压控振荡器包括:振荡单元,在振荡电压升高时加快输出信号的振荡频率,在振荡电压降低时减慢输出信号的振荡频率;振荡电压和偏置电流产生单元,根据所述第一控制电压产生偏置电流和提供给所述振荡单元的振荡电压。

[0034] 在一个实施例中,所述振荡单元包括至少两个串接的差分缓冲延时级,其中,后一级差分缓冲延时级的正极输入与前一级差分缓冲延时级的负极输出连接,后一级差分缓冲延时级的负极输入与前一级差分缓冲延时级的正极输出连接,第一级差分缓冲延时级的正极输入与最后一级差分缓冲延时级的正极输出连接,第一级差分缓冲延时级的负极输入与最后一级差分缓冲延时级的负极输出连接;所述差分缓冲延时级的振荡频率由输入的振荡电压控制。

[0035] 所述差分缓冲延时级包括第三NMOS管、第四NMOS管、第一 PMOS管、第五NMOS管、 第六NMOS管和第二 PMOS管,其中,第三NMOS管的栅极和第一 PMOS管的栅极为正极输入, 第三NMOS管的漏极、第四NMOS管的漏极、第一 PMOS管的漏极和第六NMOS管的栅极为负极输出,第五NMOS管的栅极和第二 PMOS管的栅极为负极输入,第五NMOS管的漏极、第六NMOS 管的漏极、第二 PMOS管的漏极和第四NMOS管的栅极为正极输出,第一 PMOS管和第二 PMOS 管的源极电压为振荡电压,第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管的源极电压为第一电压;

[0036] 所述振荡电压和偏置电流产生单元包括第七NMOS管、第八NMOS管、第九NMOS管、 第二电压跟随器、第三PMOS管和第四PMOS管,其中,第七NMOS管的栅极电压为第一控制电压、源极电压为振荡电压;第八NMOS管的漏极连接第二电压、栅极连接RC滤波电路;第七 NMOS管的漏极和第八NMOS管的源极连接;第九NMOS管的栅极与第七NMOS管的栅极连接、 源极与第二电压跟随器的输出连接;第二电压跟随器的一个输入为振荡电压,另一个输入与第二电压跟随器的输出连接;第三PMOS管的漏极与第九NMOS管的漏极连接,第三PMOS 管和第四PMOS管构成电流镜,第四PMOS管的漏极输出电流为偏置电流。

[0037] 可选的,所述偏置电流转换器包括:第一电流镜,输入偏置电流,输出第一控制电流,所述第一电流镜的输出电流为输入电流的1/x倍,Χ为常数;第二电流镜,输入偏置电流,输出第二控制电流,所述第二电流镜的输出电流为输入电流的1/N倍,N为分频器的分频数。

[0038] 与现有技术相比,上述技术方案仅需要一个电荷泵,就可以实现自偏置锁相环所需满足的环路的阻尼因子保持固定值的要求,相较于现有的自偏置锁相环需要两个电荷泵来说,简化了自偏置锁相环的电路结构;压控振荡器的振荡单元直接应用现有的差分结构的环形振荡器,因而在基本锁相环的基础上改动较小;在振荡单元的各级差分缓冲延时级说

之间不需要增加NMOS管来确保振荡单元能够振荡,相较于现有的自偏置锁相环需要在带对称负载的差分缓冲延时级之间增加的NMOS管来说,不仅不会影响压控振荡器的输出信号的频率,而且电路结构也更简单。

[0039] 另外,上述技术方案具有以下优点:

[0040] 省去了现有技术中复杂的偏置生成器电路,进一步简化了自偏置锁相环的电路, 并且环路滤波器、压控振荡器和偏置电流转换器的电路都比较简单,实现起来非常方便;

[0041] 压控振荡器的电路具有良好的电源噪声抑制效果,电源的噪声对振荡电压的影响很小,振荡电压的噪声小,使得压控振荡器的输出信号的频率更加稳定,抖动更小,进而使得锁相环的相位噪声也小;

[0042] 对于锁相环的环路带宽也进行了优化,在输入频率较低时环路带宽不会很窄;在输入频率较高时环路带宽不会太宽,这样能够最大程度地抑制输入端的低频噪声和压控振荡器产生的高频噪声。

附图说明

[0043] 图1是一种基本锁相环的结构示意图;

[0044] 图2是一种自偏置锁相环的基本结构示意图;

[0045] 图3是图2所示的自偏置锁相环的偏置生成器的电路图;

[0046] 图4是图2所示的自偏置锁相环的压控振荡器的电路图;

[0047] 图5是本发明实施方式的自偏置锁相环的基本结构示意图;

[0048] 图6是图5所示的自偏置锁相环的环路滤波器的实施例电路图;

[0049] 图7是图5所示的自偏置锁相环的压控振荡器的实施例电路图。

具体实施方式

[0050] 本发明实施例通过建立环路滤波器的电阻(即式α)中的ig与分频器的分频数、 压控振荡器输出的偏置电流的关系,电荷泵输出的充电或放电电流(即式(1)中的Ip)与压控振荡器输出的偏置电流的关系,从而消去了分频数和偏置电流,以满足自偏置锁相环的环路的阻尼因子保持固定值的要求。

[0051] 下面结合附图和实施例对本发明具体实施方式做详细的说明。图5为本发明实施方式的自偏置锁相环的基本结构示意图,所述的自偏置锁相环包括:鉴频鉴相器10、电荷泵22、环路滤波器32、压控振荡器42、偏置电流转换器70和分频器50。

[0052] 鉴频鉴相器10,检测输入信号Fref和反馈信号Ffb的频差和相差,产生脉冲控制信号UP、DN。例如,在反馈信号Ffb的相位滞后于输入信号Fref时,脉冲控制信号UP的脉冲宽度大于脉冲控制信号DN的脉冲宽度;在反馈信号Ffb的相位超前于输入信号Fref时,脉冲控制信号UP的脉冲宽度小于脉冲控制信号DN的脉冲宽度。鉴频鉴相器10的电路为本领域技术人员所熟知,在此不展开说明。

[0053] 电荷泵22,根据鉴频鉴相器10输出的脉冲控制信号UP、DN产生充电或放电电流 Ip,其中,在反馈信号Ffb的相位滞后于输入信号Fref时,脉冲控制信号UP的脉冲宽度大于脉冲控制信号DN的脉冲宽度,电荷泵22输出充电电流Ip ;在反馈信号Ffb的相位超前于输入信号F,ef时,脉冲控制信号UP的脉冲宽度小于脉冲控制信号DN的脉冲宽度,电荷泵22输出放电电流Ip ;充电电流或放电电流Ip等于输入电荷泵22的第一控制电流I。。

[0054] 环路滤波器32,与电荷泵22连接,输出第一控制电压Vbn,在电荷泵22输出充电电流Ip时升高第一控制电压Vbn ;在电荷泵22输出放电电流Ip时降低第一控制电压Vbn。其中,环路滤波器32的电阻由第一控制电压Vbn和第二控制电压控制,所述第二控制电压根据第一控制电压Vbn和输入环路滤波器32的第二控制电流In调整。环路滤波器32的具体电路如图6所示,将在后面进行详细说明。

[0055] 压控振荡器42,根据环路滤波器32输出的第一控制电压Vbn产生振荡电压和偏置电流Id,在振荡电压升高时加快输出信号F。ut的振荡频率,在振荡电压降低时减慢输出信号 Fout的振荡频率。压控振荡器42的具体电路如图7所示,将在后面进行详细说明。

[0056] 压控振荡器42的输出信号F。ut经过分频器50产生反馈信号Ffb,即Ffb = F。ut/N,N 为分频器50的分频数,整个系统形成一个反馈系统,输出信号F。ut的频率和相位被锁定到固定频率和相位。

[0057] 偏置电流转换器70,将压控振荡器42产生的偏置电流Id转换成提供给电荷泵22 的第一控制电流I。和提供给环路滤波器32的第二控制电流In。其中,第一控制电流I。等于偏置电流Id与常数χ的比值,第二控制电流In等于偏置电流Id与分频器的分频数N的比值,即:

[0060] 式(5)、(6)表示第一控制电流I。和第二控制电流In正比于压控振荡器42输出的偏置电流Id,可以通过电流镜(Current Mirror)来实现,电流镜的输出电流与输入电流成倍数关系,由于电流镜的具体电路结构为本领域技术人员所熟知,在此不再展开说明。偏置电流转换器70包括第一电流镜和第二电流镜(图中未示出):第一电流镜输入偏置电流 Id,输出第一控制电流I。,第一电流镜的输出电流为输入电流的1/x倍;第二电流镜输入偏置电流Id,输出第二控制电流In,第二电流镜的输出电流为输入电流的1/N倍。

[0061] 图6为图5所示的环路滤波器32的一个具体实现电路。如图所示,环路滤波器32 包括滤波偏置单元320和滤波单元321。滤波偏置单元320,根据第一控制电压Vbn和输入环路滤波器32的第二控制电流In调整第二控制电压V。,。滤波单元321,在电荷泵输出充电电流时升高第一控制电压,在电荷泵输出放电电流时降低所述第一控制电压。

[0062] 滤波偏置单元320包括第一电压跟随器Avl、第一 NMOS管丽1和第一电流源In。 第一电压跟随器Avl是一个运算放大器,运算放大器Avl的一个输入为第一控制电压Vbn,另一个输入与运算放大器Avl的输出端连接,即运算放大器Avl的输出电压等于(或者说跟随)输入的第一控制电压Vbn,第一电压跟随器Avl用于提供驱动第一 NMOS管丽1的驱动能力。第一 NMOS管丽1的源极(Source)连接至第一电压跟随器Avl的输出端;第一 NMOS 管丽1的栅极(fete)、漏极(Drain)连接,并连接至第一电流源In,第一电流源In的电流由偏置电流转换器70输出的第二控制电流In提供,第一 NMOS管丽1的漏源极电流由第一电流源提供,因此,结合式(6)可得,第一 NMOS管丽1的漏源极电流Idsl = In= Id/N。

[0063] 第一 NMOS管丽1的源极电压为第一控制电压Vbn,栅极电压为第二控制电压V„,第

一 NMOS管丽1工作在饱和区,因此,第一 NMOS管丽1漏源极电流Idsl可以用式(7)表示:

[0064]

H 岑= \””(V糾-Vtf (7)

[0065] 其中,kl为第一 NMOS管丽1的工艺因子(M0S管的工艺因子与MOS管的载流子迁移率、沟道宽长比(W/L)有关),Vt为NMOS管的阈值电压,Vgsl = Vbn-Vra为第一 NMOS管丽1 的栅源极电压,因此,第二控制电压Vra可以根据第一控制电压Vbn和第二控制电流In的变化而调整。

[0066] 滤波单元321包括电阻Rp、电容C和第二电流源Ip,电阻Rp由第一控制电压Vbn和第二控制电压Vct控制,在电荷泵22输出充电电流Ip时对电阻Rp和电容C进行充电,以使第一控制电压Vbn升高;在电荷泵22输出放电电流Ip时对电阻Rp和电容C进行放电,以使第一控制电压Vbn降低。滤波单元321的电阻Rp即为环路滤波器32的电阻。

[0067] 滤波单元321的电阻Rp包括第二 NMOS管丽2,滤波单元321的电容C包括第一电容Cp和第二电容c2。第二 NMOS管丽2的源极与第一电容Cp的一端连接,漏极与第二电容 C2的一端连接,栅极与第一 NMOS管MNl的栅极、漏极连接;第一电容Cp和第二电容C2的另一端连接第一电压(通常为地);第二电流源Ip与串联的电阻Rp和第一电容Cp并联,即连接第二电容C2的两端,向电阻Rp和电容C提供充放电电流,第二电流源Ip的电流由电荷泵 22输出的充电或放电电流Ip(即偏置电流转换器70输出的第一控制电流I。)提供。

[0068] 第二 NMOS管丽2的漏极电压为第一控制电压Vbn,栅极电压为第二控制电压V。,,锁相环在锁定后,电阻Rp两端没有压降,即Vds2 = 0,第二 NMOS管MN2工作在线性区,因此,第

二 NMOS管丽2的漏源极电流Ids2可以用式⑶表示:

[0069]

Figure CN101588178BD00101

[0070] 其中,k2为第二 NMOS管丽2的工艺因子,设k2 = kl,(为了简化推导过程,本实施例所有的NMOS管的工艺因子都设为相同,实际上,各NMOS管的工艺因子之间可以存在一个常数的比值关系),Vt为NMOS管的阈值电压,Vgs2 = Vbn-Vcr为第二 NMOS管丽2的栅源极电压。电阻I^pSNMOS管,MOS管是电压控制元件,其跨导由栅、源、漏极电压控制,从式(8) 可以得到第二 NMOS管丽2的跨导grds2,用式(9)表示:

[0071]

Figure CN101588178BD00102

[0072] 将式(7)的两边乘以kl并变形后得到:

[0073]

Figure CN101588178BD00103

[0074]将式(7-1)和 Vds2 = 0,Vgs2 = Vbn-Vcr = Vgsl,k2 = kl 代入式(9)得到:

[0075]

Figure CN101588178BD00111

[0076] 因此,滤波单元321的电阻艮可以用式(10)表示

[0077]

Figure CN101588178BD00112

[0078] 图7为图5所示的压控振荡器42的一个具体实现电路。如图所示,压控振荡器42 包括振荡单元420及振荡电压和偏置电流产生单元421。本实施例中,所述振荡单元420为差分结构的环形振荡器,包括η个(n ^ 2)串接的差分缓冲延时级422,图7所示的环形振荡器包括4级差分缓冲延时级422,其中,后一级差分缓冲延时级422的正极输入V1+与前一级差分缓冲延时级422的负极输出连接,后一级差分缓冲延时级422的负极输入与前一级差分缓冲延时级422的正极输出连接;第一级差分缓冲延时级422的正极输入 V1+与最后一级差分缓冲延时级422的正极输出Vch连接,第一级差分缓冲延时级422的负极输入与最后一级差分缓冲延时级的负极输出连接。

[0079] 所述振荡单元420的振荡频率即为输出信号F。ut的频率,在输入的振荡电压Vca升高时振荡单元420的振荡频率加快,在振荡电压Vel降低时振荡单元420的振荡频率减慢, 或者说,最后一级差分缓冲延时级422的输出的信号CK+或CK-的频率由振荡电压Vcl控制, 在振荡电压Vca升高时CK+或CK-的频率加快,在振荡电压Vca降低时CK+或CK-的频率减慢。

[0080] 差分缓冲延时级422包括第三NMOS管MN3、第四NMOS管MN4、第一 PMOS管MPl、第五匪OS管MN5、第六匪OS管MN6和第二 PMOS管MP2。第三匪OS管MN3的源极和第四匪OS 管MN4的源极连接,并连接第一电压(通常为地);第三NMOS管丽3的漏极和第四NMOS管 MN4的漏极连接,并连接第一 PMOS管MPl的漏极;第三NMOS管丽3的栅极与第一 PMOS管 MPl的栅极连接。由于差分缓冲延时级422左右两边的电路完全对称,因此,第五NMOS管 MN5、第六匪OS管丽6和第二 PMOS管MP2的连接方式对应地与第三匪OS管MN3、第四匪OS 管MN4、第一 PMOS管MPl相同。另外,第四NMOS管MN4的栅极与第五NMOS管MN5的漏极、第六NMOS管MN6的漏极连接;第六NMOS管MN6的栅极与第三NMOS管丽3的漏极、第四NMOS 管MN4的漏极连接;第一 PMOS管MPl的源极和第二 PMOS管MP2的源极连接。

[0081] 第三NMOS管丽3的栅极和第一 PMOS管MPl的栅极为正极输入V1+ ;第三NMOS管丽3的漏极、第四匪OS管丽4的漏极、第一 PMOS管MPl的漏极和第六匪OS管丽6的栅极为负极输出;第五NMOS管丽5的栅极和第二 PMOS管MP2的栅极为负极输入V1-;第五NMOS 管丽5的漏极、第六匪OS管丽6的漏极、第二 PMOS管MP2的漏极和第四匪OS管丽4的栅极为正极输出VQ+ ;第一 PMOS管MPl和第二 PMOS管MP2的源极电压为振荡电压Vel。随着振荡电压Vel的变化,差分缓冲延时级422的延时也发生变化,压控振荡器42的输出信号 Fout (CK+或CK-)的频率发生变化。

[0082] 本实施例的振荡单元420的差分缓冲延时级422直接应用现有的差分结构,而不是带对称负载的差分连接方式;并且,在各级差分缓冲延时级之间也不需要增加NMOS管来确保振荡单元420能够振荡。

[0083] 振荡电压和偏置电流产生单元421,用于根据所述第一控制电压Vbn产生偏置电流 Id和提供给所述振荡单元420的差分缓冲延时级422的振荡电压Vel。振荡电压和偏置电流产生单元421包括第七NMOS管MN7、第八NMOS管MN8、第九NMOS管MN9、第二电压跟随器 Av2、第三PMOS管MP3和第四PMOS管MP4。

[0084] 输入差分缓冲延时级422的振荡电压Vel由第一控制电压Vbn通过第七NMOS管丽7 和第八NMOS管MN8产生。第七NMOS管丽7的栅极电压为第一控制电压Vbn、源极电压为振荡电压Vcl ;第八NMOS管MN8的漏极连接第二电压Vdd (通常为3. 3V的模拟电压源)、栅极连接一个RC滤波电路(图中未示出);第七NMOS管丽7的漏极和第八NMOS管MN8的源极连接。 这样的连接方式具有良好的电源噪声抑制效果(PSRR,p0Wer supply ripple rejection), 也就是说,第二电压Vdd(模拟电压源)的噪声对振荡电压Vcl的影响很小,振荡电压Vcl的噪声小,使得压控振荡器42的输出信号F。ut (CK+或CK-)的频率,即振荡单元420的振荡频率更加稳定,抖动更小,进而使得锁相环的相位噪声也小。

[0085] 偏置电流Id由第一控制电压Vbn通过第七NMOS管MN7、第九NMOS管MN9、第二电压跟随器Av2、第三PMOS管MP3和第四PMOS管MP4产生。第九NMOS管MN9的栅极与第七 NMOS管丽7的栅极连接、源极与第二电压跟随器Av2的输出端连接;第二电压跟随器Av2是一个运算放大器,运算放大器Av2的一个输入为振荡电压Vcl,另一个输入与运算放大器Av2 的输出端连接,即运算放大器Av2的输出电压等于(或者说跟随)输入的振荡电压^,第二电压跟随器Av2用于提供驱动第九NMOS管MN9的驱动能力。第三PMOS管MP3的漏极与第九NMOS管MN9的漏极连接,第三PMOS管MP3和第四PMOS管MP4构成电流镜:第三PMOS 管MP3的源极和第四PMOS管MP4的源极连接第二电压Vdd,第三PMOS管MP3的栅极、漏极和第四PMOS管MP4的栅极连接,第四PMOS管MP4的漏极输出电流即为偏置电流Id。偏置电流Id与流过第三PMOS管MP3的电流(或者说,第三PMOS管MP3的漏源极电流)成比例关系,其比值为第四PMOS管MP4的沟道宽长比与第三PMOS晶体管MP3的沟道宽长比的比值。

[0086] 设第四PMOS管MP4的沟道宽长比与第三PMOS晶体管MP3的沟道宽长比相等,因此,偏置电流Id等于流过第三PMOS管MP3的电流;第三PMOS管MP3的漏极与第九NMOS管 MN9的漏极连接,因此,流过第三PMOS管MP3的电流等于第九NMOS管MN9的漏源极电流Ids9 ; 第九NMOS管MN9的栅极电压和第七NMOS管丽7的栅极电压相同(都为第一控制电压Vbn), 第九NMOS管MN9的源极电压和第七NMOS管丽7的源极电压相同(都为振荡电压Vj,因此,第九NMOS管MN9的漏源极电流Ids9等于第七NMOS管丽7的漏源极电流Ids7。由此可以得到,偏置电流Id等于第七NMOS管丽7的漏源极电流Ids7。

[0087] 第七NMOS管丽7工作在饱和区,因此,漏源极电流Ids7,即振荡电压和偏置电流产生单元421输出的的偏置电流Id可以用式(11)表示:

[0088]

Figure CN101588178BD00121

[0089] 其中,k7为第七NMOS管丽7的工艺因子(同样地,为了简化推导过程,设k7 = kl,实际上,第七NMOS管丽7和第一 NMOS管丽1的工艺因子之间可以存在一个常数的比值关系),Vt为NMOS管的阈值电压,Vgs7为第七NMOS管丽7的栅源极电压。

[0090] 压控振荡器42的振荡频率(振荡单元420的振荡频率)ων可以用式(12)表示:

[0091]

Figure CN101588178BD00131

[0092] 其中,gm为振荡单元420的跨导,k0为振荡单元420的MOS管的工艺因子(同样地,为简化推导过程,设k0 = kl) ,Cb为压控振荡器的寄生电容,第七NMOS管MN7的漏源极电流Ids7用式(11)代入。从式(12)可以得到压控振荡器42的增益Kv:

[0093]

Figure CN101588178BD00132

[0094] 将式(5)、(10)和(13)代入式(1)得到环路的阻尼因子ξ :

[0095]

Figure CN101588178BD00133

[0096] 从式(14)可以看到,环路的阻尼因子ξ仅与参数^(;、(;有关,由于电容(;、(;在制造工艺中确定,因此适当设置参数X的值,就可以使环路的阻尼因子保持固定值。常数X 的取值根据需要得到的环路的阻尼因子ξ的值而确定,举例来说,需要得到的环路的阻尼因子ξ = 1,电容Cp = 112. 5pF,通过仿真测试得到电容Cb = 0. 112pF,因此可以得到χ = 20,即电荷泵22输出的充电或放电电流Ip为压控振荡器42输出的偏置电流Id的1/20。

[0097] 将式(5)和(13)代入式⑵得到环路带宽0^为:

[0098]

Figure CN101588178BD00134

[0099]

Figure CN101588178BD00135

[0100] 参考式(12),将

Figure CN101588178BD00136

代入式(15),可以得到

Figure CN101588178BD00137

代入式(15),并且,

Figure CN101588178BD00138

[0102]

Figure CN101588178BD00141

[0103] 因此,环路带宽ωη与输入频率的比值为

[0104]

Figure CN101588178BD00142

[0105] 从式(16)可以看到,在制造工艺中确定了电容Cb、Cp,并且设置了参数χ的值后, 锁相环的环路带宽ωη能够跟踪锁相环的输入频率Coref,其比值正比于分频器50的分频数 N的平方根(即^ ),举例来说,以上述电容Cp = 112. 5pF,Cb = 0. 112pF,χ = 20代入式 (16),得到:

[0106]

Figure CN101588178BD00143

[0107] 从上表中可以看到,即使输入频率= 2 π Fref或分频数N较大,都可以得到较窄的环路带宽ωη= 2 JiFn,因此自偏置锁相环的抖动就较小,性能较好。

[0108] 综上所述,上述技术方案具有以下优点:

[0109] 在压控振荡器中,通过第一控制电压产生振荡电压,以控制压控振荡器的振荡单元的振荡频率;通过第一控制电压产生偏置电流,并通过偏置电流转换器将压控振荡器产生的偏置电流转换成输入电荷泵的第一控制电流和输入环路滤波器的第二控制电流,其中,第一控制电流控制环路滤波器的电阻和电容的充放电以改变第一控制电压,第二控制电流配合第一控制电压调整第二控制电压以控制环路滤波器的电阻。因此,上述技术方案仅需要一个电荷泵,就可以实现自偏置锁相环所需满足的环路的阻尼因子保持固定值的要求,相较于现有的自偏置锁相环需要两个电荷泵来说,简化了自偏置锁相环的电路结构。

[0110] 压控振荡器的振荡单元直接应用现有的差分结构的环形振荡器,振荡单元的差分缓冲延时级不是现有的自偏置锁相环的对称负载的差分连接方式,因此,上述技术方案在基本锁相环的基础上改动较小,易于实现。

[0111] 在振荡单元的各级差分缓冲延时级之间不需要增加NMOS管来确保振荡单元能够振荡,相较于现有的自偏置锁相环需要在带对称负载的差分缓冲延时级之间增加NMOS管来说,不仅不会影响压控振荡器的输出信号的频率,而且电路结构也更简单。

[0112] 上述技术方案省去了现有技术中复杂的偏置生成器电路,因而进一步简化了自偏置锁相环的电路,并且上述技术方案中的环路滤波器、压控振荡器和偏置电流转换器的电路都比较简单,实现起来非常方便。

[0113] 压控振荡器的电路具有良好的电源噪声抑制效果,也就是说,电源的噪声对振荡电压的影响很小,振荡电压的噪声小,使得压控振荡器的输出信号的频率更加稳定,抖动更小,进而使得锁相环的相位噪声也小。

[0114] 上述技术方案对于锁相环的环路带宽也进行了优化,在输入频率较低时环路带宽不会很窄,在输入频率较高时环路带宽不会太宽,这样能够最大程度地抑制输入端的低频噪声和压控振荡器产生的高频噪声。

[0115] 本发明虽然以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以做出可能的变动和修改,因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (3)

1. 一种自偏置锁相环,其特征在于,包括:鉴频鉴相器,检测输入信号和反馈信号的频差和相差,产生脉冲控制信号;电荷泵,根据所述鉴频鉴相器输出的脉冲控制信号产生充电或放电电流,所述充电电流或放电电流等于输入电荷泵的第一控制电流;环路滤波器,输出第一控制电压,在电荷泵输出充电电流时升高所述第一控制电压,在电荷泵输出放电电流时降低所述第一控制电压,所述环路滤波器的电阻由第一控制电压和第二控制电压控制,所述第二控制电压根据第一控制电压和输入环路滤波器的第二控制电流调整;压控振荡器,根据环路滤波器输出的第一控制电压产生振荡电压和偏置电流,在振荡电压升高时加快输出信号的振荡频率,在振荡电压降低时减慢输出信号的振荡频率;分频器,将压控振荡器的输出信号进行分频,产生输入所述鉴频鉴相器的反馈信号;偏置电流转换器,将压控振荡器产生的偏置电流转换成输入电荷泵的第一控制电流和输入环路滤波器的第二控制电流,其中,第一控制电流等于偏置电流与常数的比值,第二控制电流等于偏置电流与分频器的分频数的比值;所述环路滤波器包括:滤波单元,在电荷泵输出充电电流时升高第一控制电压,在电荷泵输出放电电流时降低所述第一控制电压;滤波偏置单元,根据所述第一控制电压和输入环路滤波器的第二控制电流调整所述第二控制电压;所述滤波偏置单元包括第一电压跟随器、第一 NMOS管和第一电流源,其中,第一电压跟随器的一个输入为第一控制电压,另一个输入与第一电压跟随器的输出连接并与第一 NMOS管的源极连接;第一 NMOS管的栅极、漏极电压为第二控制电压,第一 NMOS管的漏源极电流由第一电流源提供,所述第一电流源的电流为所述偏置电流转换器输出的第二控制电流;所述滤波单元包括电阻、电容和第二电流源,所述滤波单元的电阻为环路滤波器的电阻,包括第二 NMOS管,而电容包括第一电容和第二电容,其中,第一电容的一端与第二 NMOS 管的源极连接,第二电容的一端与第二 NMOS管的漏极连接,而另一端与第一电容的另一端连接,并连接第一电压;第二 NMOS管的漏极电压为第一控制电压,栅极电压为第二控制电压;第二电流源连接第二电容的两端,所述第二电流源的电流为所述电荷泵输出的充电或放电电流。
2.根据权利要求1所述的自偏置锁相环,其特征在于,所述压控振荡器包括:振荡单元,在振荡电压升高时加快输出信号的振荡频率,在振荡电压降低时减慢输出信号的振荡频率;振荡电压和偏置电流产生单元,根据所述第一控制电压产生偏置电流和提供给所述振荡单元的振荡电压;所述振荡单元包括至少两个串接的差分缓冲延时级,其中,后一级差分缓冲延时级的正极输入与前一级差分缓冲延时级的负极输出连接,后一级差分缓冲延时级的负极输入与前一级差分缓冲延时级的正极输出连接,第一级差分缓冲延时级的正极输入与最后一级差分缓冲延时级的正极输出连接,第一级差分缓冲延时级的负极输入与最后一级差分缓冲延时级的负极输出连接;所述差分缓冲延时级的振荡频率由输入的振荡电压控制;所述差分缓冲延时级包括第三NMOS管、第四NMOS管、第一 PMOS管、第五NMOS管、第六 NMOS管和第二 PMOS管,其中,第三NMOS管的栅极和第一 PMOS管的栅极为正极输入,第三 NMOS管的漏极、第四NMOS管的漏极、第一 PMOS管的漏极和第六NMOS管的栅极为负极输出, 第五NMOS管的栅极和第二 PMOS管的栅极为负极输入,第五NMOS管的漏极、第六NMOS管的漏极、第二 PMOS管的漏极和第四NMOS管的栅极为正极输出,第一 PMOS管和第二 PMOS管的源极电压为振荡电压,第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管的源极电压为第一电压;所述振荡电压和偏置电流产生单元包括第七NMOS管、第八NMOS管、第九NMOS管、第二电压跟随器、第三PMOS管和第四PMOS管,其中,第七NMOS管的栅极电压为第一控制电压、 源极电压为振荡电压,第八NMOS管的漏极连接第二电压、栅极连接RC滤波电路,第七NMOS 管的漏极和第八NMOS管的源极连接;第九NMOS管的栅极与第七NMOS管的栅极连接、源极与第二电压跟随器的输出连接;第二电压跟随器的一个输入为振荡电压,另一个输入与第二电压跟随器的输出连接;第三PMOS管的漏极与第九NMOS管的漏极连接,第三PMOS管和第四PMOS管构成电流镜,第四PMOS管的漏极输出电流为偏置电流。
3.根据权利要求1所述的自偏置锁相环,其特征在于,所述偏置电流转换器包括: 第一电流镜,输入偏置电流,输出第一控制电流,所述第一电流镜的输出电流为输入电流的1/χ倍,χ为常数;第二电流镜,输入偏置电流,输出第二控制电流,所述第二电流镜的输出电流为输入电流的1/N倍,N为分频器的分频数。
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