JPH11251902A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
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- JPH11251902A JPH11251902A JP10047934A JP4793498A JPH11251902A JP H11251902 A JPH11251902 A JP H11251902A JP 10047934 A JP10047934 A JP 10047934A JP 4793498 A JP4793498 A JP 4793498A JP H11251902 A JPH11251902 A JP H11251902A
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- current
- circuit
- control voltage
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Abstract
(57)【要約】
【課題】ＰＬＬ回路がロックした定常状態おいて、電圧
制御発振器の制御電圧Ｖｃに基づき、入力信号の設定周
波数毎のダンピングファクタの変化を抑制するようにチ
ャージポンプ電流を補正するチャージポンプ電流補正回
路を備えることにより、キャリアノイズ比を向上するこ
とができるＰＬＬ回路を提供する。 【解決手段】チャージポンプ回路４０は、位相誤差信号
ＰＤＵ／ＰＤＤに基づきチャージポンプ電流Ｉｃｐを出
力するが、チャージポンプ電流補正回路９は、ＶＣＯ制
御電圧Ｖｃに基づき出力電流Ｉｃｐｃを介してこのチャ
ージポンプ電流Ｉｃｐを補正してローパスフィルタ５に
可変出力することにより、ループゲインの変動を抑制
し、ループゲインの変動に起因するキャリアノイズを低
減する。
制御発振器の制御電圧Ｖｃに基づき、入力信号の設定周
波数毎のダンピングファクタの変化を抑制するようにチ
ャージポンプ電流を補正するチャージポンプ電流補正回
路を備えることにより、キャリアノイズ比を向上するこ
とができるＰＬＬ回路を提供する。 【解決手段】チャージポンプ回路４０は、位相誤差信号
ＰＤＵ／ＰＤＤに基づきチャージポンプ電流Ｉｃｐを出
力するが、チャージポンプ電流補正回路９は、ＶＣＯ制
御電圧Ｖｃに基づき出力電流Ｉｃｐｃを介してこのチャ
ージポンプ電流Ｉｃｐを補正してローパスフィルタ５に
可変出力することにより、ループゲインの変動を抑制
し、ループゲインの変動に起因するキャリアノイズを低
減する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（位相ロッ
クループ：Ｐｈａｓｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）回
路に関し、特にキャリア信号対雑音比（キャリアノイズ
比）Ｃ／Ｎを向上させたＰＬＬ回路に関する。
クループ：Ｐｈａｓｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）回
路に関し、特にキャリア信号対雑音比（キャリアノイズ
比）Ｃ／Ｎを向上させたＰＬＬ回路に関する。
【０００２】
【従来の技術】ＰＬＬ回路のアンロック状態にはロック
アップ時間を短縮し、ロック状態には良好なキャリアノ
イズ比Ｃ／Ｎを得ることが可能なＰＬＬ回路技術が特開
平７−３０４１６号公報に記載されている。
アップ時間を短縮し、ロック状態には良好なキャリアノ
イズ比Ｃ／Ｎを得ることが可能なＰＬＬ回路技術が特開
平７−３０４１６号公報に記載されている。
【０００３】上記公報に開示されているＰＬＬ回路を図
１０及び図１１に示す回路図を参照して説明する。図１
０において、水晶発振器１から出力される基準信号ｆs
を１／Ｒに分周する分周器２に入力し、この分周器２か
らの出力信号である基準分周信号ｆs／Ｒと、ＶＣＯ
（電圧制御発振器）６からの出力信号Ｖｏをプログラマ
ブル分周器７で１／Ｎ分周した分周信号ｆｏ／ＮをＰＤ
（位相比較器）３で比較する。
１０及び図１１に示す回路図を参照して説明する。図１
０において、水晶発振器１から出力される基準信号ｆs
を１／Ｒに分周する分周器２に入力し、この分周器２か
らの出力信号である基準分周信号ｆs／Ｒと、ＶＣＯ
（電圧制御発振器）６からの出力信号Ｖｏをプログラマ
ブル分周器７で１／Ｎ分周した分周信号ｆｏ／ＮをＰＤ
（位相比較器）３で比較する。
【０００４】位相比較器３は、基準分周信号ｆｓ／Ｒと
分周信号ｆｏ／Ｎの位相差に比例した位相誤差信号ＰＤ
Ｕ，ＰＤＤをＣＰ（チャージポンプ回路）４に出力し、
ＬＰＦ（ローパスフィルタ）５は、この信号を平滑化し
ＶＣＯ（電圧制御発振器）６に出力することで、ＰＬＬ
ループが動作する。
分周信号ｆｏ／Ｎの位相差に比例した位相誤差信号ＰＤ
Ｕ，ＰＤＤをＣＰ（チャージポンプ回路）４に出力し、
ＬＰＦ（ローパスフィルタ）５は、この信号を平滑化し
ＶＣＯ（電圧制御発振器）６に出力することで、ＰＬＬ
ループが動作する。
【０００５】一般にＰＬＬ回路において、チャネル切換
時に周波数が安定するまでの時間すなわちロックアップ
タイムとキャリア信号とノイズとの比であるキャリアノ
イズ比は、チャージポンプ回路の出力電流、ローパスフ
ィルタのフィルタ定数、分周器の分周比などにより定ま
るＰＬＬ回路の応答速度に関連したダンピングファクタ
により決定される。また、アクティブフィルタで構成さ
れたローパスフィルタではダンピングファクタの２乗が
ＰＬＬ回路のループゲインに比例する関係にある。
時に周波数が安定するまでの時間すなわちロックアップ
タイムとキャリア信号とノイズとの比であるキャリアノ
イズ比は、チャージポンプ回路の出力電流、ローパスフ
ィルタのフィルタ定数、分周器の分周比などにより定ま
るＰＬＬ回路の応答速度に関連したダンピングファクタ
により決定される。また、アクティブフィルタで構成さ
れたローパスフィルタではダンピングファクタの２乗が
ＰＬＬ回路のループゲインに比例する関係にある。
【０００６】したがって、チャージポンプ回路の出力電
流であるチャージポンプ電流Ｉｃｐを大きくすると、ロ
ーパスフィルタ５を構成するコンデンサ（図示せず）を
急速に充放電するのでダンピングファクタは大きくな
り、逆にチャージポンプ電流Ｉｃｐを小さくするとダン
ピングファクタは小さくなる。
流であるチャージポンプ電流Ｉｃｐを大きくすると、ロ
ーパスフィルタ５を構成するコンデンサ（図示せず）を
急速に充放電するのでダンピングファクタは大きくな
り、逆にチャージポンプ電流Ｉｃｐを小さくするとダン
ピングファクタは小さくなる。
【０００７】ダンピングファクタが大きいとＰＬＬ回路
は、安定状態に向かって急速に収束するのでロックアッ
プタイムは早くなるものの、安定状態に移行する過渡状
態において状態が激しく変化するため、大きなノイズ成
分が発生しキャリアノイズ比が悪化する。
は、安定状態に向かって急速に収束するのでロックアッ
プタイムは早くなるものの、安定状態に移行する過渡状
態において状態が激しく変化するため、大きなノイズ成
分が発生しキャリアノイズ比が悪化する。
【０００８】一方、ダンピングファクタが小さいとＰＬ
Ｌ回路はゆっくりと安定状態に向かうため、ロックアッ
プタイムは遅くなるがキャリアノイズ比は向上する。こ
のように、一般にロックアップタイムを高速化すること
と、キャリアノイズ比を改善することとは相反する関係
にある。
Ｌ回路はゆっくりと安定状態に向かうため、ロックアッ
プタイムは遅くなるがキャリアノイズ比は向上する。こ
のように、一般にロックアップタイムを高速化すること
と、キャリアノイズ比を改善することとは相反する関係
にある。
【０００９】本従来例では、ＰＬＬ回路がアンロック状
態のときのロックアップタイムを高速化し、ＰＬＬ回路
がロック後のキャリアノイズ比を改善するために、図１
０に示すロック検出回路８と図１１に示すチャージポン
プ電流制御回路４１とを設けている。
態のときのロックアップタイムを高速化し、ＰＬＬ回路
がロック後のキャリアノイズ比を改善するために、図１
０に示すロック検出回路８と図１１に示すチャージポン
プ電流制御回路４１とを設けている。
【００１０】すなわち、図１０においてロック検出回路
８からのロック信号Ｉｌｏに基づき、アンロック状態に
おいては、図１１に示すチャージポンプ電流制御回路４
１を構成する電流源９１に直列接続しているスイッチＳ
１０１をオンし比較的大きい電流Ｉ１０１を流す。電流
源９１とカレントミラーの関係にある可変電流源９３，
９４は、比較的大きいチャージポンプ電流Ｉｃｐをロー
パスフィルタ５に供給することにより、ロックアップタ
イムを短縮する。
８からのロック信号Ｉｌｏに基づき、アンロック状態に
おいては、図１１に示すチャージポンプ電流制御回路４
１を構成する電流源９１に直列接続しているスイッチＳ
１０１をオンし比較的大きい電流Ｉ１０１を流す。電流
源９１とカレントミラーの関係にある可変電流源９３，
９４は、比較的大きいチャージポンプ電流Ｉｃｐをロー
パスフィルタ５に供給することにより、ロックアップタ
イムを短縮する。
【００１１】一方、ロック状態においては、チャージポ
ンプ電流制御回路４１を構成する電流源９２に直列接続
しているスイッチＳ１０２をオンし比較的小さい電流Ｉ
１０２を流す。電流源９２とカレントミラーの関係にあ
る可変電流源９３，９４は、比較的小さいチャージポン
プ電流Ｉｃｐをローパスフィルタ５に供給することによ
り、キャリアノイズ比を改善している。
ンプ電流制御回路４１を構成する電流源９２に直列接続
しているスイッチＳ１０２をオンし比較的小さい電流Ｉ
１０２を流す。電流源９２とカレントミラーの関係にあ
る可変電流源９３，９４は、比較的小さいチャージポン
プ電流Ｉｃｐをローパスフィルタ５に供給することによ
り、キャリアノイズ比を改善している。
【００１２】
【発明が解決しようとする課題】上述した従来のＰＬＬ
回路において、ＰＬＬ回路の特性として図１０に示す位
相比較器３に入力する基準分周信号ｆｓ／Ｒが広い周波
数帯域を要求された場合、電圧制御発振器６の周波数帯
域を広くとる必要がある。
回路において、ＰＬＬ回路の特性として図１０に示す位
相比較器３に入力する基準分周信号ｆｓ／Ｒが広い周波
数帯域を要求された場合、電圧制御発振器６の周波数帯
域を広くとる必要がある。
【００１３】ところで、電圧制御発振器６を構成するバ
リキャップダイオード（図示せず）の特性としては、Ｖ
ＣＯ制御電圧Ｖｃが高いほどバリキャップダイオードの
容量値が減少し、かつこの関係は非線形である。また、
ＶＣＯ制御電圧Ｖｃが大きくなるのに伴い、バリキャッ
プダイオードの可変容量値が減少することから、ダンピ
ングファクタは図１２に示すように、ＶＣＯ制御電圧Ｖ
ｃが高くなるほど減少しこの関係も非線形である。
リキャップダイオード（図示せず）の特性としては、Ｖ
ＣＯ制御電圧Ｖｃが高いほどバリキャップダイオードの
容量値が減少し、かつこの関係は非線形である。また、
ＶＣＯ制御電圧Ｖｃが大きくなるのに伴い、バリキャッ
プダイオードの可変容量値が減少することから、ダンピ
ングファクタは図１２に示すように、ＶＣＯ制御電圧Ｖ
ｃが高くなるほど減少しこの関係も非線形である。
【００１４】一方、電圧制御発振器６の制御電圧である
ＶＣＯ制御電圧Ｖｃと電圧制御発振器６の発振周波数ｆ
ｏとの関係は図１２に示すように、ＶＣＯ制御電圧Ｖｃ
が大きくなるに伴い発振周波数ｆｏも大きくなるが、Ｖ
ＣＯ制御電圧Ｖｃと発振周波数ｆｏの関係は非線形であ
り、この非線形性がキャリアノイズを発生させる一つの
要因となる。
ＶＣＯ制御電圧Ｖｃと電圧制御発振器６の発振周波数ｆ
ｏとの関係は図１２に示すように、ＶＣＯ制御電圧Ｖｃ
が大きくなるに伴い発振周波数ｆｏも大きくなるが、Ｖ
ＣＯ制御電圧Ｖｃと発振周波数ｆｏの関係は非線形であ
り、この非線形性がキャリアノイズを発生させる一つの
要因となる。
【００１５】したがって、基準分周信号ｆｓ／Ｒが変動
すると、ＰＬＬ回路のループゲインが基準分周信号ｆｓ
／Ｒに非線形に変動し、この変動に起因してノイズが発
生し、キャリアノイズ比が劣化するという問題がある。
すると、ＰＬＬ回路のループゲインが基準分周信号ｆｓ
／Ｒに非線形に変動し、この変動に起因してノイズが発
生し、キャリアノイズ比が劣化するという問題がある。
【００１６】このため、本発明の目的は、ＰＬＬ回路が
ロックした定常状態おいて、電圧制御発振器の制御電圧
に基づき、入力信号の設定周波数毎のダンピングファク
タの変化を抑制するようにチャージポンプ電流を補正す
るチャージポンプ電流補正回路を備えることにより、キ
ャリアノイズ比を向上することができるＰＬＬ回路を提
供することにある。
ロックした定常状態おいて、電圧制御発振器の制御電圧
に基づき、入力信号の設定周波数毎のダンピングファク
タの変化を抑制するようにチャージポンプ電流を補正す
るチャージポンプ電流補正回路を備えることにより、キ
ャリアノイズ比を向上することができるＰＬＬ回路を提
供することにある。
【００１７】
【課題を解決するための手段】そのため、本発明による
ＰＬＬ回路は、入力信号と基準信号との位相差に応じた
位相誤差信号を出力する位相比較回路と、前記位相誤差
信号を入力し、この位相誤差信号に応答して出力電流で
あるチャージポンプ電流を出力するチャージポンプ回路
と、前記チャージポンプ電流を平滑化して制御電圧を出
力するローパスフィルタと、前記制御電圧を入力し、こ
の制御電圧に応答して発振周波数が変化する電圧制御発
振器とを備えるＰＬＬ回路において、前記制御電圧を入
力し、前記入力信号の周波数が変化するのに伴い前記Ｐ
ＬＬ回路のループゲインが変化した場合、前記ループゲ
インの変動を抑制するように前記チャージポンプ電流の
大きさを補正するチャージポンプ電流補正回路を備えて
いる。
ＰＬＬ回路は、入力信号と基準信号との位相差に応じた
位相誤差信号を出力する位相比較回路と、前記位相誤差
信号を入力し、この位相誤差信号に応答して出力電流で
あるチャージポンプ電流を出力するチャージポンプ回路
と、前記チャージポンプ電流を平滑化して制御電圧を出
力するローパスフィルタと、前記制御電圧を入力し、こ
の制御電圧に応答して発振周波数が変化する電圧制御発
振器とを備えるＰＬＬ回路において、前記制御電圧を入
力し、前記入力信号の周波数が変化するのに伴い前記Ｐ
ＬＬ回路のループゲインが変化した場合、前記ループゲ
インの変動を抑制するように前記チャージポンプ電流の
大きさを補正するチャージポンプ電流補正回路を備えて
いる。
【００１８】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１９】図１及び図２は本発明のＰＬＬ回路の第１
の実施の形態を示す回路図であり、従来例と共通の構成
要素には共通の参照文字／数字を付してある。
の実施の形態を示す回路図であり、従来例と共通の構成
要素には共通の参照文字／数字を付してある。
【００２０】本実施の形態のよるＰＬＬ回路は、ローパ
スフィルタ５から出力された電圧制御発振器６の制御電
圧であるＶＣＯ制御電圧Ｖｃを入力し、ＰＬＬ回路のル
ープゲイン及びダンピングファクタが変動しないよう
に、チャージポンプ回路４０の出力電流であるチャージ
ポンプ電流Ｉｃｐを補正するチャージポンプ電流補正回
路９を設けている。
スフィルタ５から出力された電圧制御発振器６の制御電
圧であるＶＣＯ制御電圧Ｖｃを入力し、ＰＬＬ回路のル
ープゲイン及びダンピングファクタが変動しないよう
に、チャージポンプ回路４０の出力電流であるチャージ
ポンプ電流Ｉｃｐを補正するチャージポンプ電流補正回
路９を設けている。
【００２１】はじめに、図１に示すＰＬＬ回路の基本動
作について説明する。
作について説明する。
【００２２】チャージポンプ回路４０は、位相誤差信号
ＰＤＵ／ＰＤＤに基づきチャージポンプ電流Ｉｃｐをロ
ーパスフィルタ５に出力するが、チャージポンプ電流Ｉ
ｃｐをチャージポンプ電流補正回路９から出力するチャ
ージポンプ制御電流Ｉｃｐｃに基づき可変制御する。
ＰＤＵ／ＰＤＤに基づきチャージポンプ電流Ｉｃｐをロ
ーパスフィルタ５に出力するが、チャージポンプ電流Ｉ
ｃｐをチャージポンプ電流補正回路９から出力するチャ
ージポンプ制御電流Ｉｃｐｃに基づき可変制御する。
【００２３】ローパスフィルタ５は、チャージポンプ電
流Ｉｃｐを積分処理してＶＣＯ制御電圧Ｖｃを電圧制御
発振器６に出力する。電圧制御発振器６は、ＶＣＯ制御
電圧Ｖｃに基づく発振周波数ｆｏで発振し、出力信号と
してＰＬＬ回路の外部に出力すると共にプログラマブル
分周器７に出力する。
流Ｉｃｐを積分処理してＶＣＯ制御電圧Ｖｃを電圧制御
発振器６に出力する。電圧制御発振器６は、ＶＣＯ制御
電圧Ｖｃに基づく発振周波数ｆｏで発振し、出力信号と
してＰＬＬ回路の外部に出力すると共にプログラマブル
分周器７に出力する。
【００２４】プログラマブル分周器７は、発振周波数ｆ
ｏを１／Ｎ分周し分周信号ｆｏ／Ｎを位相比較器３に出
力する。また、分周器２は水晶発振器１の発振周波数ｆ
ｓを１／Ｒに分周し、基準分周信号ｆｓ／Ｒとして位相
比較器３に出力する。
ｏを１／Ｎ分周し分周信号ｆｏ／Ｎを位相比較器３に出
力する。また、分周器２は水晶発振器１の発振周波数ｆ
ｓを１／Ｒに分周し、基準分周信号ｆｓ／Ｒとして位相
比較器３に出力する。
【００２５】次に、図２に示すチャージポンプ回路４０
とチャージポンプ電流補正回路９の回路図、図３に示す
発振周波数及びダンピングファクタとＶＣＯ制御電圧Ｖ
ｃとの関係を表す説明図、図４に示すチャージポンプ制
御電流ＩｃｐｃとＶＣＯ制御電圧Ｖｃとの関係を表す説
明図を参照して、本実施の形態によるＰＬＬ回路の動作
について説明する。
とチャージポンプ電流補正回路９の回路図、図３に示す
発振周波数及びダンピングファクタとＶＣＯ制御電圧Ｖ
ｃとの関係を表す説明図、図４に示すチャージポンプ制
御電流ＩｃｐｃとＶＣＯ制御電圧Ｖｃとの関係を表す説
明図を参照して、本実施の形態によるＰＬＬ回路の動作
について説明する。
【００２６】図２でスイッチ制御回路９Ａは、ＶＣＯ制
御電圧Ｖｃを入力しスイッチ制御信号Ｄ１〜Ｄｎを発生
し、スイッチＳ１〜Ｓｎに出力する。スイッチＳ１〜Ｓ
ｎは、電流Ｉ１〜Ｉｎを流す電流源２１〜２ｎに直列接
続されており、スイッチ制御信号Ｄ１〜Ｄｎのいずれか
１つがハイレベルになると、そのハイレベルに対応した
スイッチがオンし対応する電流が流れる。この電流と電
流源２０を流れる電流Ｉ０とが加算され、チャージポン
プ制御電流Ｉｃｐｃとして流れる。電流源２０〜２ｎと
カレントミラーの関係にある可変電流源９３，９４は、
チャージポンプ制御電流Ｉｃｐｃに比例したチャージポ
ンプ電流Ｉｃｐをローパスフィルタ５に出力する。
御電圧Ｖｃを入力しスイッチ制御信号Ｄ１〜Ｄｎを発生
し、スイッチＳ１〜Ｓｎに出力する。スイッチＳ１〜Ｓ
ｎは、電流Ｉ１〜Ｉｎを流す電流源２１〜２ｎに直列接
続されており、スイッチ制御信号Ｄ１〜Ｄｎのいずれか
１つがハイレベルになると、そのハイレベルに対応した
スイッチがオンし対応する電流が流れる。この電流と電
流源２０を流れる電流Ｉ０とが加算され、チャージポン
プ制御電流Ｉｃｐｃとして流れる。電流源２０〜２ｎと
カレントミラーの関係にある可変電流源９３，９４は、
チャージポンプ制御電流Ｉｃｐｃに比例したチャージポ
ンプ電流Ｉｃｐをローパスフィルタ５に出力する。
【００２７】次に、ＶＣＯ制御電圧Ｖｃの電圧範囲を図
３，４に示すように電圧範囲Ｃ１〜Ｃｎに分け、ＶＣＯ
制御電圧ＶｃがＡ点からＢ点に変化する場合について説
明する。
３，４に示すように電圧範囲Ｃ１〜Ｃｎに分け、ＶＣＯ
制御電圧ＶｃがＡ点からＢ点に変化する場合について説
明する。
【００２８】図３に示すように、電圧制御発振器６の発
振周波数ｆｏはｆａからｆｂに変化し、図１０に示す従
来のＰＬＬ回路では、ダンピングファクタはＤＦａから
ＤＦｂのように急激に減少する。
振周波数ｆｏはｆａからｆｂに変化し、図１０に示す従
来のＰＬＬ回路では、ダンピングファクタはＤＦａから
ＤＦｂのように急激に減少する。
【００２９】図４に示すように、ＶＣＯ制御電圧Ｖｃが
Ａ点のときは、図２のスイッチＳ１をオンし電流（Ｉ０
＋Ｉ１）をチャージポンプ制御電流Ｉｃｐｃとして流
す。ＶＣＯ制御電圧Ｖｃが電圧制御範囲Ｃ２に移行する
と、スイッチＳ２をオンし、電流（Ｉ０＋Ｉ２）をチャ
ージポンプ制御電流Ｉｃｐｃとして流す。
Ａ点のときは、図２のスイッチＳ１をオンし電流（Ｉ０
＋Ｉ１）をチャージポンプ制御電流Ｉｃｐｃとして流
す。ＶＣＯ制御電圧Ｖｃが電圧制御範囲Ｃ２に移行する
と、スイッチＳ２をオンし、電流（Ｉ０＋Ｉ２）をチャ
ージポンプ制御電流Ｉｃｐｃとして流す。
【００３０】以下同様に、ＶＣＯ制御電圧ＶｃがＢ点に
達するとスイッチＳ５をオンし、電流（Ｉ０＋Ｉ５）を
チャージポンプ制御電流Ｉｃｐｃとして流す。ここで電
流Ｉ０は、ＰＬＬループを安定化するために常時流して
おくバイアス電流である。
達するとスイッチＳ５をオンし、電流（Ｉ０＋Ｉ５）を
チャージポンプ制御電流Ｉｃｐｃとして流す。ここで電
流Ｉ０は、ＰＬＬループを安定化するために常時流して
おくバイアス電流である。
【００３１】ＶＣＯ制御電圧ＶｃがＡ点のときは、チャ
ージポンプ制御電流Ｉｃｐｃが（Ｉ０＋Ｉ１）であるた
め、比較的小さいチャージポンプ電流Ｉｃｐがローパス
フィルタ５を構成するコンデンサ（図示せず）の充放電
電流となって流れる。したがって、図１に示すＰＬＬ回
路のダンピングファクタは、ＤＦ１のように従来のＰＬ
Ｌ回路のＡ点におけるダンピングファクタＤＦａから大
幅に減少する。
ージポンプ制御電流Ｉｃｐｃが（Ｉ０＋Ｉ１）であるた
め、比較的小さいチャージポンプ電流Ｉｃｐがローパス
フィルタ５を構成するコンデンサ（図示せず）の充放電
電流となって流れる。したがって、図１に示すＰＬＬ回
路のダンピングファクタは、ＤＦ１のように従来のＰＬ
Ｌ回路のＡ点におけるダンピングファクタＤＦａから大
幅に減少する。
【００３２】次に、ＶＣＯ制御電圧Ｖｃが電圧範囲Ｃ２
の領域に入ると、チャージポンプ制御電流Ｉｃｐｃは
（Ｉ０＋Ｉ２）となり、ＰＬＬ回路のループゲインの変
動を補正するように、チャージポンプ制御電流Ｉｃｐｃ
を調整して流すので、ダンピングファクタは、図３に示
すようにダンピングファクタの最小値ＤＦｍｉｎと最大
値ＤＦｍａｘの範囲内で変化する。
の領域に入ると、チャージポンプ制御電流Ｉｃｐｃは
（Ｉ０＋Ｉ２）となり、ＰＬＬ回路のループゲインの変
動を補正するように、チャージポンプ制御電流Ｉｃｐｃ
を調整して流すので、ダンピングファクタは、図３に示
すようにダンピングファクタの最小値ＤＦｍｉｎと最大
値ＤＦｍａｘの範囲内で変化する。
【００３３】以下、同様にＶＣＯ制御電圧Ｖｃは、電圧
範囲Ｃ３，Ｃ４，Ｃ５を推移しＢ点に達する。各電圧範
囲では、各電圧範囲におけるＰＬＬ回路のループゲイン
の変動を最小にするようにチャージポンプ電流Ｉｃｐが
流れるので、ダンピングファクタは最小値ＤＦｍｉｎと
最大値ＤＦｍａｘの範囲内で変化する。
範囲Ｃ３，Ｃ４，Ｃ５を推移しＢ点に達する。各電圧範
囲では、各電圧範囲におけるＰＬＬ回路のループゲイン
の変動を最小にするようにチャージポンプ電流Ｉｃｐが
流れるので、ダンピングファクタは最小値ＤＦｍｉｎと
最大値ＤＦｍａｘの範囲内で変化する。
【００３４】したがって、ＶＣＯ制御電圧Ｖｃが変化し
これに伴って発振周波数が変化した場合でも、ダンピン
グファクタの変動に起因するノイズを抑制することがで
きるので、キャリアノイズ比が良好である。
これに伴って発振周波数が変化した場合でも、ダンピン
グファクタの変動に起因するノイズを抑制することがで
きるので、キャリアノイズ比が良好である。
【００３５】次に、本発明のＰＬＬ回路の第２の実施の
形態について図面を参照して説明する。
形態について図面を参照して説明する。
【００３６】本実施の形態は、図５に示すチャージポン
プ電流補正回路９０の回路構成が図２に示すチャージポ
ンプ電流補正回路９と異なる点が第１の実施の形態と相
違している。
プ電流補正回路９０の回路構成が図２に示すチャージポ
ンプ電流補正回路９と異なる点が第１の実施の形態と相
違している。
【００３７】図５において、チャージポンプ電流補正回
路９０はＶＣＯ制御電圧Ｖｃを入力して、チャージポン
プ制御電流Ｉｃｐｃをチャージポンプ回路４０に出力す
る。チャージポンプ回路４０は、チャージポンプ制御電
流Ｉｃｐｃに応答してループゲインが変動しないように
補正をかけたチャージポンプ電流Ｉｃｐをローパスフィ
ルタ５に出力する。
路９０はＶＣＯ制御電圧Ｖｃを入力して、チャージポン
プ制御電流Ｉｃｐｃをチャージポンプ回路４０に出力す
る。チャージポンプ回路４０は、チャージポンプ制御電
流Ｉｃｐｃに応答してループゲインが変動しないように
補正をかけたチャージポンプ電流Ｉｃｐをローパスフィ
ルタ５に出力する。
【００３８】ＶＣＯ制御電圧Ｖｃとチャージポンプ電流
Ｉｃｐの関係を図６に示す。図１０に示す従来のＰＬＬ
回路では、ＶＣＯ制御電圧Ｖｃによらず一定のチャージ
ポンプ電流Ｉｃｐが流れるが、本実施の形態によるチャ
ージポンプ回路４０は、ＶＣＯ制御電圧Ｖｃに対してほ
ぼ直線的に増加するチャージポンプ電流Ｉｃｐをローパ
スフィルタ５に出力する。
Ｉｃｐの関係を図６に示す。図１０に示す従来のＰＬＬ
回路では、ＶＣＯ制御電圧Ｖｃによらず一定のチャージ
ポンプ電流Ｉｃｐが流れるが、本実施の形態によるチャ
ージポンプ回路４０は、ＶＣＯ制御電圧Ｖｃに対してほ
ぼ直線的に増加するチャージポンプ電流Ｉｃｐをローパ
スフィルタ５に出力する。
【００３９】このため、ＶＣＯ制御電圧Ｖｃの各動作点
において、ＰＬＬ回路のループゲインの変動を最小にす
るようにチャージポンプ電流Ｉｃｐが流れるので、図７
に示すように、ダンピングファクタは最小値ＤＦｍｉｎ
と最大値ＤＦｍａｘの範囲内で変化する。
において、ＰＬＬ回路のループゲインの変動を最小にす
るようにチャージポンプ電流Ｉｃｐが流れるので、図７
に示すように、ダンピングファクタは最小値ＤＦｍｉｎ
と最大値ＤＦｍａｘの範囲内で変化する。
【００４０】したがって、ＶＣＯ制御電圧Ｖｃが変化し
これに伴って発振周波数が変化した場合でも、ダンピン
グファクタの変動に起因するノイズを抑制することがで
きるので、キャリアノイズ比が良好である。
これに伴って発振周波数が変化した場合でも、ダンピン
グファクタの変動に起因するノイズを抑制することがで
きるので、キャリアノイズ比が良好である。
【００４１】次に、図８，９を参照してチャージポンプ
回路４０とチャージポンプ電流補正回路９０について説
明する。図８において、電圧電流変換回路１０はＶＣＯ
制御電圧Ｖｃに比例した電流Ｉ１０を出力し、可変電流
源５１は電流Ｉ１０に比例した電流Ｉ５を流す。
回路４０とチャージポンプ電流補正回路９０について説
明する。図８において、電圧電流変換回路１０はＶＣＯ
制御電圧Ｖｃに比例した電流Ｉ１０を出力し、可変電流
源５１は電流Ｉ１０に比例した電流Ｉ５を流す。
【００４２】電流Ｉ５と定電流源２０を流れる電流Ｉ０
は加算され、チャージポンプ制御電流Ｉｃｐｃとなる。
可変電流源９３，９４は、チャージポンプ制御電流Ｉｃ
ｐｃに比例した電流を流すので、図６に示すように、チ
ャージポンプ電流ＩｃｐはＶＣＯ制御電圧Ｖｃに対して
ほぼ直線的に比例して増加する。
は加算され、チャージポンプ制御電流Ｉｃｐｃとなる。
可変電流源９３，９４は、チャージポンプ制御電流Ｉｃ
ｐｃに比例した電流を流すので、図６に示すように、チ
ャージポンプ電流ＩｃｐはＶＣＯ制御電圧Ｖｃに対して
ほぼ直線的に比例して増加する。
【００４３】また、電圧電流変換回路１０は図９に示す
ように、増幅器６１とＭＯＳトランジスタＴ１と抵抗Ｒ
から構成され、増幅器６１の出力はＭＯＳトランジスタ
Ｔ１のゲートに接続し、ＭＯＳトランジスタＴ１のソー
スは増幅器６１の反転入力端子に接続し負帰還をかけて
いる。非反転入力端子にＶＣＯ制御電圧Ｖｃを入力する
ことにより、抵抗したがってノードａにＶＣＯ制御電圧
Ｖｃに比例した電流が流れる。
ように、増幅器６１とＭＯＳトランジスタＴ１と抵抗Ｒ
から構成され、増幅器６１の出力はＭＯＳトランジスタ
Ｔ１のゲートに接続し、ＭＯＳトランジスタＴ１のソー
スは増幅器６１の反転入力端子に接続し負帰還をかけて
いる。非反転入力端子にＶＣＯ制御電圧Ｖｃを入力する
ことにより、抵抗したがってノードａにＶＣＯ制御電圧
Ｖｃに比例した電流が流れる。
【００４４】本実施の形態によるＰＬＬ回路は、ＶＣＯ
制御電圧Ｖｃに対してチャージポンプ電流Ｉｃｐが直線
的に変化するので、ＶＣＯ制御電圧Ｖｃしたがって電圧
制御発振器６の発振周波数ｆｏの各動作点に対してダン
ピングファクタが変動しないように、微調整を行うこと
ができるという特徴がある。
制御電圧Ｖｃに対してチャージポンプ電流Ｉｃｐが直線
的に変化するので、ＶＣＯ制御電圧Ｖｃしたがって電圧
制御発振器６の発振周波数ｆｏの各動作点に対してダン
ピングファクタが変動しないように、微調整を行うこと
ができるという特徴がある。
【００４５】また、チャージポンプ電流制御回路４３の
回路素子数が少ないという利点がある。
回路素子数が少ないという利点がある。
【００４６】
【発明の効果】以上説明したように本発明のＰＬＬ回路
は、ＰＬＬ回路がロックした定常状態おいて、電圧制御
発振器の制御電圧に基づき、入力信号の設定周波数毎の
ダンピングファクタの変化を抑制するようにチャージポ
ンプ電流を補正するチャージポンプ電流補正回路を備え
ることにより、キャリアノイズ比を向上することができ
る。
は、ＰＬＬ回路がロックした定常状態おいて、電圧制御
発振器の制御電圧に基づき、入力信号の設定周波数毎の
ダンピングファクタの変化を抑制するようにチャージポ
ンプ電流を補正するチャージポンプ電流補正回路を備え
ることにより、キャリアノイズ比を向上することができ
る。
【図１】本発明のＰＬＬ回路の第１の実施の形態を示す
ブロック図である。
ブロック図である。
【図２】図１に示したチャージポンプ回路４０とチャー
ジポンプ電流補正回路９の回路図である。
ジポンプ電流補正回路９の回路図である。
【図３】図１に示すＰＬＬ回路及び従来のＰＬＬ回路の
電圧制御発振器の発振周波数及びＰＬＬ回路のダンピン
グファクタとＶＣＯ制御電圧Ｖｃとの関係を示す説明図
である。
電圧制御発振器の発振周波数及びＰＬＬ回路のダンピン
グファクタとＶＣＯ制御電圧Ｖｃとの関係を示す説明図
である。
【図４】図１に示すＰＬＬ回路及び従来のＰＬＬ回路の
チャージポンプ制御電流ＩｃｐｃとＶＣＯ制御電圧Ｖｃ
との関係を示す説明図である。
チャージポンプ制御電流ＩｃｐｃとＶＣＯ制御電圧Ｖｃ
との関係を示す説明図である。
【図５】本発明のＰＬＬ回路の第２の実施の形態を示す
ブロック図である。
ブロック図である。
【図６】図５に示すＰＬＬ回路及び従来のＰＬＬ回路の
チャージポンプ電流ＩｃｐとＶＣＯ制御電圧Ｖｃとの関
係を示す説明図である。
チャージポンプ電流ＩｃｐとＶＣＯ制御電圧Ｖｃとの関
係を示す説明図である。
【図７】図５に示すＰＬＬ回路及び従来のＰＬＬ回路の
電圧制御発振器の発振周波数及びＰＬＬ回路のダンピン
グファクタとＶＣＯ制御電圧Ｖｃとの関係を示す説明図
である。
電圧制御発振器の発振周波数及びＰＬＬ回路のダンピン
グファクタとＶＣＯ制御電圧Ｖｃとの関係を示す説明図
である。
【図８】図５に示したチャージポンプ回路４０とチャー
ジポンプ電流補正回路９０の回路図である。
ジポンプ電流補正回路９０の回路図である。
【図９】図５に示した電圧電流変換回路１０の回路図で
ある。
ある。
【図１０】従来のＰＬＬ回路のブロック図である。
【図１１】図１０に示したチャージポンプ回路４を含む
回路図である。
回路図である。
【図１２】図１０に示す従来のＰＬＬ回路の電圧制御発
振器の発振周波数及びＰＬＬ回路のダンピングファクタ
とＶＣＯ制御電圧Ｖｃとの関係を示す説明図である。
振器の発振周波数及びＰＬＬ回路のダンピングファクタ
とＶＣＯ制御電圧Ｖｃとの関係を示す説明図である。
１ 水晶発振器 ２ 分周器 ３ 位相比較器 ４，４０ チャージポンプ回路 ５ ローパスフィルタ ６ 電圧制御発振器 ７ プログラマブル分周器 ８ ロック検出回路 ９，９０ チャージポンプ電流補正回路 ９Ａ スイッチ制御回路 １０ 電圧電流変換回路 ２０〜２ｎ，９１，９２ 電流源 ５１，９３，９４ 可変電流源 ６１ 増幅器 ９５ スイッチセレクタ Ｒ 抵抗 Ｓ１〜Ｓｎ，Ｓ１０１，Ｓ１０２ スイッチ Ｔ１ ＭＯＳトランジスタ
Claims (3)
- 【請求項１】入力信号と基準信号との位相差に応じた位
相誤差信号を出力する位相比較回路と、 前記位相誤差信号を入力し、この位相誤差信号に応答し
て出力電流であるチャージポンプ電流を出力するチャー
ジポンプ回路と、 前記チャージポンプ電流を平滑化して制御電圧を出力す
るローパスフィルタと、 前記制御電圧を入力し、この制御電圧に応答して発振周
波数が変化する電圧制御発振器とを備えるＰＬＬ回路に
おいて、 前記制御電圧を入力し、前記入力信号の周波数が変化す
るのに伴い前記ＰＬＬ回路のループゲインが変化した場
合、前記ループゲインの変動を抑制するように前記チャ
ージポンプ電流の大きさを補正するチャージポンプ電流
補正回路を備えるＰＬＬ回路。 - 【請求項２】 前記チャージポンプ電流補正回路は、前
記制御電圧の可変範囲を複数の電圧範囲に分け、前記制
御電圧が前記電圧範囲の低い（高い）方から高い（低
い）方に変化するとき、前記チャージポンプ電流をステ
ップ的に低い（高い）方から高い（低い）方に制御する
請求項１記載のＰＬＬ回路。 - 【請求項３】 前記制御電圧が直線的に大きく（小さ
く）なったとき、前記チャージポンプ電流補正回路は、
前記チャージポンプ電流を直線的に大きく（小さく）す
るように制御する請求項１記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10047934A JPH11251902A (ja) | 1998-02-27 | 1998-02-27 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10047934A JPH11251902A (ja) | 1998-02-27 | 1998-02-27 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11251902A true JPH11251902A (ja) | 1999-09-17 |
Family
ID=12789215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10047934A Pending JPH11251902A (ja) | 1998-02-27 | 1998-02-27 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11251902A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006022054A1 (ja) * | 2004-08-27 | 2006-03-02 | Matsushita Electric Industrial Co., Ltd. | Ｐｌｌ周波数シンセサイザ |
| JP2007507985A (ja) * | 2003-10-03 | 2007-03-29 | アナログ デバイスズ インコーポレイテッド | フェーズロックループ帯域幅校正回路及びその方法 |
| KR100728584B1 (ko) * | 2004-12-02 | 2007-06-14 | 샤프 가부시키가이샤 | 피엘엘 회로 |
| KR100905836B1 (ko) | 2007-06-28 | 2009-07-02 | 삼성전기주식회사 | 루프 안정도가 향상된 위상 동기 루프 |
| KR100905826B1 (ko) * | 2007-06-04 | 2009-07-02 | 주식회사 하이닉스반도체 | 위상 동기 루프 장치 |
-
1998
- 1998-02-27 JP JP10047934A patent/JPH11251902A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007507985A (ja) * | 2003-10-03 | 2007-03-29 | アナログ デバイスズ インコーポレイテッド | フェーズロックループ帯域幅校正回路及びその方法 |
| WO2006022054A1 (ja) * | 2004-08-27 | 2006-03-02 | Matsushita Electric Industrial Co., Ltd. | Ｐｌｌ周波数シンセサイザ |
| US7327195B2 (en) | 2004-08-27 | 2008-02-05 | Matsushita Electric Industrial Co., Ltd. | PLL frequency synthesizer |
| KR100728584B1 (ko) * | 2004-12-02 | 2007-06-14 | 샤프 가부시키가이샤 | 피엘엘 회로 |
| KR100905826B1 (ko) * | 2007-06-04 | 2009-07-02 | 주식회사 하이닉스반도체 | 위상 동기 루프 장치 |
| KR100905836B1 (ko) | 2007-06-28 | 2009-07-02 | 삼성전기주식회사 | 루프 안정도가 향상된 위상 동기 루프 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010522 |