KR100728584B1

KR100728584B1 - 피엘엘 회로

Info

Publication number: KR100728584B1
Application number: KR1020050116980A
Authority: KR
Inventors: 마사야 이소베; 알베르토 오 아단
Original assignee: 샤프 가부시키가이샤
Priority date: 2004-12-02
Filing date: 2005-12-02
Publication date: 2007-06-14
Also published as: JP2006165703A; KR20060061917A; JP4176705B2; US20060119440A1; US7551037B2

Abstract

본 발명의 PLL 회로는 전압제어 발진기와, 루프 필터와, 전압제어 발진기가 발진하고 있지 않는 상태에 있어서, 루프 필터의 전압을 제어하는 챠지펌프를 구비하고 있기 때문에, 전압제어 발진기가 발진하고 있지 않는 상태에 있어서도, 챠지펌프의 전압을 전압제어 발진기가 소정의 주파수로 발진하고 있는 상태에 있어서의 전압으로 제어할 수 있다. 이것에 의해 PLL 회로를 온할 때에 루프 필터로부터 전압제어 발진기에 전압신호를 출력함으로써 풀인 시간을 짧게 할 수 있다.

Description

피엘엘 회로{PLL CIRCUIT}

도 1은, 본 발명의 일실시형태인 PLL 회로의 구성을 나타내는 블록도이다.

도 2는, 본 발명의 제1 실시예인 PLL 회로의 구성을 나타내는 블록도이다.

도 3은, 본 발명의 제2 실시예인 PLL 회로의 구성을 나타내는 블록도이다.

도 4는, 본 발명의 제3 실시예인 PLL 회로 중, 챠지펌프 주변의 구성을 나타내는 블록도이다.

도 5는, 종래의 PLL 회로의 기본구성을 나타내는 블록도이다.

도6은, 제1 종래기술예인 PLL 회로의 구성을 나타내는 블록도이다.

도7은, 제2 종래기술예인 PLL 회로의 구성을 나타내는 블록도이다.

도8은, 제3 종래기술예인 PLL 회로의 구성을 나타내는 블록도이다.

도 9는, 무선 LAN 시스템의 송수신기 블록에 있어서의 패킷 데이터 수신시의 소비전력의 시간추이를 나타내는 도이다.

본 발명은, 예를 들면 무선 LAN 시스템과 같은 빈번하게 온/오프를 반복하는 시스템을 고속화·저소비 전력화하기 위해서 이용되는 PLL 회로에 관한 것이다.

휴대전화나 무선 LAN 시스템의 기기 등에 있어서는, 그 발진부의 고주파를 발생시키기 위해서 PLL 회로가 사용되고 있지만, 이 PLL 회로부분에서의 소비전력은 크다. 이러한 기기에 있어서는, 소비전력을 삭감할 필요가 있기 때문에, 송신이나 수신 등의 필요할 때에만 PLL 회로를 동작시키고 있다. 즉 PLL 회로에서는 온/오프가 빈번하게 행해지고 있다. 종래, 휴대전화나 무선 LAN 시스템의 기기 등에 있어서, 그 소비전력을 저감하는 방법으로서, 일반적으로 송신 또는 수신하고 있지 않는 동안(소위 대기시간)에, PLL 회로의 전원을 오프하는 것이 행해지고 있다.

그런데, PLL 회로는, 상기 PLL 회로가 구비하고 있는 전압제어 발진기(VCO)에 대해서, 기준신호와 발진신호 사이의 위상차를 없애도록, 발진제어전압을 피드백 루프에 의해 변화시켜서 목적의 발진 주파수에 근접해 가는 구성이다. 이 때문에, PLL 회로에는, 전원이 온으로 되고 나서 주파수가 안정될 때까지 시간을 요한다는 문제가 있다.

종래의 무선 LAN 시스템의 송수신기 블록에 있어서의, 패킷 데이터 수신시의 소비전력의 시간추이를 도 9에 나타낸다. 동 도면중의 901∼904는 모두 송수신기 블록의 소비전력 레벨을 나타내고 있으며, 901은 패킷 데이터 수신시, 902는 패킷 데이터 수신에 대한 응답이 되는 ACK신호 송신시, 903, 904는 이 순으로, 대기시간에 전원을 오프하지 않는 경우, 오프하는 경우의 소비전력 레벨을 나타내고 있다. 동 도면에 나타내는 바와 같이, 대기시간에 전원을 오프함으로써, 전원을 오프하지 않는 경우에 비해서 사선으로 나타내는 부분에 상당하는 송수신기 블록의 소비전력을 낮출 수 있다.

IEEE 802.11b 규격에 있어서, 예를 들면 데이터 전송 레이트를 512kbps, 패킷주기를 20m초로 한 경우, 도 9에 있어서 사선을 이용하여 나타낸 부분의 시간, 즉 대기시간은 18.7m초정도로 되고, 상기 대기시간이 패킷주기 전체에 차지하는 비율은 약 94%나 된다. 이 때문에, 이 대기시간에, 송수신기 블록의 전원을 오프해서 소비전력을 낮게 하는 것은, 무선 LAN 시스템의 소비전력 저감을 위해서 큰 효과가 있다. 또, 데이터 전송 레이트를 1.4Mbps, 패킷주기를 8m초로 한 경우, 대기시간은 6.5m초정도로 되며, 패킷주기 전체에 차지하는 대기시간의 비율은 약 81%로 된다. 이렇게, 데이터 전송 레이트가 높아짐에 따라 대기시간은 짧아지지만, 여전히 패킷주기 전체에 차지하는 비율은 높기 때문에, 대기시간에 전원을 오프하는 것은 무선 LAN 시스템의 소비전력을 저감하기 위해서 효과가 있다.

또, 무선 LAN 시스템의 전원을 오프상태로부터 온하는 경우, PLL 회로의 주파수가 안정된 후에 행할 필요가 있다. 즉, 무선 LAN 시스템이 신호의 수신을 개시하기 전에, PLL 회로의 주파수가 안정되어 있지 않으면 안되다. 여기에서, PLL 회로의 주파수가 안정될 때까지 요하는 풀인 시간은 통상 1-10m초정도이다. 따라서, 도 9중에 양 화살표(905)로 나타내듯이, 무선 LAN 시스템이 신호의 수신을 개시하는 1-10m초정도전에, 무선 LAN 시스템의 전원을 온하지 않으면 안되다. 이 때문에, 패킷 데이터 수신과 그 다음의 패킷 데이터 수신 사이에, 무선 LAN 시스템의 전원을 오프상태로 할 수 있는 시간은, 양 화살표(905)로 나타낸 PLL 회로의 주파수 안정화에 요하는 풀인 시간만큼 짧아진다.

상술한 바와 같이 데이터 전송 레이트가 높아짐에 따라 대기시간은 짧아지는 한편, PLL 회로의 주파수 안정화에 요하는 풀인 시간은 바뀌지 않는다. 이 때문에, 데이터 전송 레이트가 높아짐에 따라, 이 PLL 회로의 주파수 안정화에 요하는 풀인 시간이 PLL 회로의 저소비 전력화에 방해가 된다. 따라서, PLL 회로의 저소비 전력화에는, 주파수 안정화에 요하는 풀인 시간을 단축하는 것이 중요하다.

도 5에, 종래의 일반적인 PLL 회로의 블록도를 나타낸다. 동 도면에 나타내는 PLL 회로에 있어서의 전압제어 발진기(501)는 발진제어전압 입력단자(502)로부터 입력된 전압값에 따라, 특정의 주파수(fo)로 발진하고, 전압제어 발진기 출력단자(503)로부터 발진(신호)을 출력한다. 이 발진의 출력은, 버퍼 앰프(504)를 통해 시스템의 내부회로로 분배됨과 아울러, 프리스케일러(505)에 직접 입력된다. 그리고, 프리스케일러(505)의 출력단자(506)로부터 분주(divide)신호가 위상비교기(507)에 출력된다.

위상비교기(507)에는, 상기 분주신호에 추가해서, 수정 발진기 등으로 구성되는 기준 발진기(508)로부터의 기준신호가 입력된다. 위상비교기(507)는 분주신호와 기준신호의 2입력신호의 위상차에 기초한 위상차신호에 의해, 챠지펌프(509)를 구동하는 것이다. 챠지펌프(509)와 전압제어 발진기(501) 사이에는, 로우패스 필터로 구성되는 루프 필터(510)가 설치되어 있고, 이 루프 필터(510)에 의해, 챠지펌프로부터의 출력신호가 평활·노이즈 제거되어서, 전압제어 발진기(501)에 출력된다.

도 5에 나타내는 종래의 PLL 회로에서는, 상술한 바와 같이, 전압제어 발진기(501)로부터의 상기 발진출력이 전압제어 발진기(501)에 피드백되는 루프를 형성 하고 있다. 프리스케일러(505)의 분주신호와 기준 발진기(508)의 기준신호의 위상차가 없어질 때까지, 상술한 피드백이 행해지고, PLL 회로의 주파수를 안정시켜서, 최종적으로는 PLL 회로가 소정의 주파수로 발진하게 된다.

종래의 기술에서는, 이렇게, PLL 회로의 발진이 안정되었을 때에 있어서의 발진제어전압을 기억해 두고, 온으로 되고 나서 곧바로, 상기 기억하고 있었던 발진제어전압으로 되도록, 전압설정수단을 이용하여 강제적으로 발진제어전압을 설정하는 것이 이루어지고 있다.

PLL 회로의 풀인 시간 단축을 위해서 제안되어 있는 종래기술에 대해서, 도 6∼도 8에 기초하여 이하에 설명한다. 도 6∼도 8에 나타내는 PLL 회로를 구성하는 부분 중, 도 5에 나타낸 것과 같은 기능을 발휘하는 부분에는 같은 부호를 붙여서 설명을 생략하기로 한다.

제1 종래예로서, 일본 특허공개 평1-305724호 공보(1989년 12월 11일 공개) (이하 특허문헌1이라고 한다)에 기재된 PLL 회로의 구성을 나타내는 블록도를 도 6에 나타낸다. 동 도면에 나타내듯이, 특허문헌1에 기재된 PLL 회로는, 풀인 시간을 짧게 하기 위한 리드 온리 메모리(ROM)(612)를 구비하고 있다. 상기 리드 온리 메모리(612)에는, PLL 회로내의 전압제어 발진기(501)의 발진 주파수에 대한 발진제어 전압값의 테이블을 기록하고 있다. 그리고, 전압제어 발진기(501)를 소정의 주파수로 발진시키기 위해서 필요한 전압값을 디지털·아날로그 변환기(D/A변환기)(613)로부터 발생시켜서, PLL 회로의 전원 오프 상태시에, 미리 루프 필터(510)의 용량(511)에 충전(프리챠지)해 둔다. 이것에 의해 전원 온시에, 전압제어 발진기 (501)의 발진 주파수를 원하는 주파수에 근접시켜 둘 수 있으므로, PLL 루프에 의해 안정된 주파수로 될 때까지의 시간을 단축하는 것이 가능해진다.

제2 종래예로서, 일본 특허공개 평8-125527호 공보(1996년 5월 17일 공개)(이하 특허문헌2라고 한다)에 기재되어 있는 PLL 회로의 구성을 나타내는 블록도를 도 7에 나타낸다. 동 도면에 나타내듯이 특허문헌2의 PLL 회로는, 챠지펌프(509)와 루프 필터(510) 사이에 루프 스위치(712)가 삽입된 형태이다. 이 루프 스위치(712)는 PLL 회로의 오프시에 루프 필터(510)내의 용량(511)에 축적된 전하를 유지해서, PLL 회로의 동작시에 있어서의 제어전압을 용량(511)에 유지시키는 것이다. 이렇게, 제2 종래예에서는, PLL 회로의 오프시에 있어서는 루프 스위치(712)에 의해 동작시에 있어서의 제어전압이 유지되기 때문에, 전원이 온되었을 때에 전압제어 발진기(501)의 발진 주파수를 즉시 원하는 주파수에 가깝게 할 수 있다. 이것에 의해 PLL 회로에 있어서, PLL 루프에 의해 안정된 주파수로 될 때까지의 시간을 단축시키는 것이 가능해진다.

제3 종래예로서, 일본 특허공개 2002-252561호 공보(2002년 9월 6일 공개)(이하 특허문헌 3이라고 한다)에 기재되어 있는 PLL 회로의 구성을 나타내는 블록도를 도 8에 나타낸다. 동 도면에 나타내듯이 특허문헌 3의 PLL 회로에서는, 상기 특허문헌 2의 사고방식을 더욱 진행시켜서, PLL 회로의 동작시에 있어서의 루프 필터(510)의 전압값을 아날로그적으로 메모리(기억)해 두는 전압 자동제어장치(813)를 구비하고 있다. 그리고, 이 전압 자동제어장치(813)에의 입력은, 스위치(814)를 통해 루프 필터 출력부(502)에 접속되어 있으며, 전압 자동제어장치(813)로부터의 출 력은 전압제어 발진기(501)에 접속되어 있다. 따라서, 전원 오프의 상태로부터 PLL 회로를 다시 온으로 할 때, 전압 자동제어장치(813)에 메모리되어 있는 전압값을 출력함으로써, 전압제어 발진기(501)의 발진 주파수를 즉시 원하는 주파수에 가깝게 해 둘 수 있다. 이것에 의해 특허문헌 3에 기재되어 있는 PLL 회로는 PLL 루프에 의해 안정된 주파수로 될 때까지의 시간을 단축하는 것이다.

그러나, 상술한 제1∼제3 종래예의 구성은 각각, 이하에 나타내는 문제를 발생시킨다.

제1 종래예는, 전원 투입시 및 채널 변경시에 루프 필터로 전위를 주입하는 구성이기 때문에, 전원을 오프/온할 때마다 루프 필터의 용량을 다시 프리챠지할 필요가 있다. 이 때문에, 특히 빈번하게 전원을 온/오프하는 시스템에 있어서, 이 구성을 채용하면 저소비 전력화에 발행가 된다는 문제가 있다.

또한 제2 종래예는, 챠지펌프와 루프 필터 사이에 설치한 루프 스위치를 제어함으로써, PLL 회로가 오프상태일 때, 루프 필터내의 용량의 전하를 유지하는 구성으로서, 용량에 전하를 공급하는 것은 아니다. 이 때문에, 전압제어 발진기의 제어단자에 연결되는 버랙터 다이오드 등으로부터의 전하 리크에 의해, 루프 필터의 전압이 저하된다. 이 결과, 다시 PLL 회로가 온으로 된 경우, 루프 필터로부터 출력되는 전압이 동작시에 있어서의 제어전압보다 낮아지기 때문에, PLL 회로가 온으로 되었을 때의 초기의 주파수가 어긋나서, 풀인 시간 단축의 효과가 약해진다는 문제가 있다.

또한 제3 종래예는, 전압발생회로에 의한 전류공급회로를 별도로 장비할 필 요가 있기 때문에, IC의 칩 사이즈의 증가나 소비전력의 증가로 이어진다는 문제가 있다.

본 발명은, 상술한 종래의 문제점을 감안하여 이루어진 것으로서, 그 목적은, 간이한 구성에 의해, 예를 들면 무선 LAN 시스템과 같은 빈번하게 온/오프를 반복하는 시스템을 고속화·저소비 전력화할 수 있는 PLL 회로를 실현하는 것에 있다.

본 발명에 따른 PLL 회로는, 상기의 목적을 달성하기 위해서, 발진제어 전압신호에 의해 발진 주파수를 변화시키는 전압제어 발진기와, 상기 전압제어 발진기로부터의 발진 주파수를 분주해서 분주신호를 출력하는 프리스케일러와, 기준신호를 발진하는 기준신호 발진기와, 상기 분주신호와 상기 기준신호의 위상차를 검출하고, 검출결과에 기초하여 위상차신호를 출력하는 위상비교기와, 상기 위상비교기의 위상차신호에 따른 전류를 출력하는 챠지펌프와, 상기 챠지펌프로부터의 출력전류를 평활화하고, 발진제어 전압신호로서 상기 전압제어 발진기에 출력하는 루프 필터를 구비하고, 상기 챠지펌프는, 상기 전압제어 발진기가 발진하고 있지 않는 상태에 있어서, 상기 루프 필터의 전압을 제어하는 것을 특징으로 하고 있다.

상기의 구성에 의해, PLL 회로의 전원이 오프인 상태, 즉 전압제어 발진기가 발진하고 있지 않는 상태에 있어서, 챠지펌프에 의해, PLL 회로가 소정의 주파수로 발진하는 PLL 안정동작 상태시에 있어서의 발진전압으로 루프 필터의 전압을 유지 할 수 있다. 본 발명의 PLL 회로의 챠지펌프는, 상기 전압제어 발진기가 발진하고 있지 않는 상태에 있어서, 루프 필터의 전압이 소정의 발진전압으로부터 변화된 경우, 챠지펌프로부터 루프 필터로 전류를 공급하는 것, 또는 루프 필터로부터 챠지펌프로 전류를 배출함으로써, 루프 필터의 전압을 제어한다. 이것에 의해 PLL 회로가 전원 오프의 상태(전압제어 발진기가 발진하고 있지 않는 상태)로부터, 다시, PLL 회로의 전원이 온으로 된 경우(전압제어 발진기의 발진을 개시한 경우), PLL 회로의 풀인까지 요하는 시간(풀인 시간)을 단축하여, PLL 회로의 고속화·저소비 전력화를 실현할 수 있다.

여기에서, 상기 전압제어 발진기가 발진하고 있지 않는 상태에 있어서, 상기 챠지펌프로부터 상기 루프 필터에 보급되는 전류는 루프 필터로부터의 리크 전류를 보충하는 것이며, 그 값이 매우 작다. 이 때문에, 루프 필터의 충전을 위해서 소비되는 전력은 매우 작은 것으로서, PLL 회로의 소비전력의 증대에 영향을 줄 정도의 것은 아니다. 또, 루프 필터의 전압유지수단으로서는 예를 들면 용량을 들 수 있다.

또, 본 발명의 PLL 회로의 챠지펌프 및 루프 필터는, 상시, 동작상태로 되어 있으므로, 루프 필터의 전압을 전압제어 발진기가 발진하고 있는 상태에 있어서의 발진전압으로 유지할 수 있다. 이렇게, 본 발명의 PLL 회로에서는, 루프 필터를 동작시킨 상태에서 루프 필터의 전압을 제어하는 것이기 때문에, 루프 필터를 PLL 회로로부터 분리하기 위한 루프 스위치를 설치할 필요가 없다. 또한, 루프 필터로의 전류의 공급, 및 루프 필터로부터의 전류의 배출을, PLL 회로내의 챠지펌프를 그대 로 이용해서 행하는 것이다. 이 때문에, 본 발명의 PLL 회로는 회로의 구성을 복잡화하지 않고, 고속화 및 저소비 전력화를 실현할 수 있다. 또, 본 발명에 있어서, PLL 회로의 전원이 온인 상태란, 소정의 주파수인지 아닌지에 상관없이, 상기 전압제어 발진기가 발진하고 있는 상태인 것을 말한다.

본 발명에 따른 PLL 회로는, 전압제어 발진기가 발진하고 있지 않는 상태에 있어서, 루프 필터의 전압을 챠지펌프에 의해 제어하는 구성이기 때문에, 빈번하게 온/오프하는 시스템에서 사용되는 PLL 회로에 있어서, 보다 짧은 풀인 시간으로 동작시켜, PLL 회로의 고속화 및 저소비 전력화를 실현할 수 있다.

본 발명에 따른 다른 PLL 회로는, 상기의 목적을 달성하기 위해서, 제어전압값에 의해 그 발진 주파수를 변화시킬 수 있는 전압제어 발진기와, 상기 전압제어 발진기로부터 출력되는 발진신호를 분주하는 프리스케일러와, 상기 전압제어 발진기의 주파수의 기준이 되는 기준 발진기와, 상기 프리스케일러로부터의 분주신호와 상기 기준 발진기로부터의 신호의 위상차를 검출해서 위상차신호를 출력하는 위상비교기와, 상기 위상비교기로부터의 상기 위상차신호에 따라 전류를 발생하는 챠지펌프와, 상기 챠지펌프의 전류출력을 평활화해서 상기 전압제어 발진기에 상기 제어전압값으로서 출력하기 위한 제1 콘덴서와 저항값을 포함하는 로우패스 필터에 의해 형성된 루프 필터와, 상기 루프 필터의 전압값을 기억하는 전압값 기억회로와, 상기 루프 필터의 출력전압과 상기 전압값 기억회로에 기억된 상기 전압값과 비교해서 비교결과 신호를 출력하는 콤퍼레이터와, 상기 콤퍼레이터의 상기 비교결과 신호에 따라 상기 챠지펌프의 전류출력 제어신호를 생성하는 회로를 구비하는 것을 특징으로 한다.

상기 특징에 의하면, PLL 회로의 전원이 오프되어 있을 때에 상기 루프 필터의 출력전압과 상기 전압값 기억회로에 기억된 전압값을 비교하여, 상기 전압값 기억회로에 기억된 전압값보다 상기 루프 필터의 전압이 저하 또는 상승된 경우, 상기 챠지펌프가 루프 필터의 제1 콘덴서를 충전 또는 방전하여, 상기 루프 필터의 출력전압을 원래의 전압으로 되돌린다. 이 때문에, 전원 온시에 전원 오프시 직전의 전압을 상기 루프 필터로부터 상기 전압제어 발진기에 공급할 수 있어, PLL 회로의 풀인 시간을 단축시킬 수 있다.

본 발명의 다른 목적, 특징, 및 우수한 점은, 이하에 나타내는 기재에 의해 충분히 알 수 있을 것이다. 또, 본 발명의 이점은 첨부된 도면을 참조한 다음의 설명으로 명백해질 것이다.

본 발명의 일실시형태에 대해서, 도 1 내지 도 4에 기초하여 설명하면, 이하와 같다.

도 1은 본 발명의 일실시형태인 PLL 회로의 구성을 설명하는 블록도이다. 동 도면에 나타내듯이 본 실시형태의 PLL 회로는, 전압제어 발진기(101), 버퍼앰프(104), 프리스케일러(105), 위상비교기(107), 기준 발진기(기준신호 발신기)(108), 챠지펌프(109), 루프 필터(110), 전압값 기억회로(113), 및 콤퍼레이터(114)를 구비해서 구성되어 있다.

전압제어 발진기(101)는, 발진제어전압 입력단자(102), 및 출력단자(103)를 구비하고 있으며, 루프 필터(110)로부터 출력되어 발진제어전압 입력단자(102)에 입력된 발진제어 전압신호에 따라, 특정의 주파수(fo)로 발진한 발진출력을 출력단자(103)로부터 출력하는 것이다. 이 발진출력은, 버퍼앰프(104)를 통해서 도 1의 PLL 회로를 구비한 시스템 내부의 회로로 분배됨과 아울러, 출력단자(103)에 접속되어 있는 프리스케일러(105)에도 직접 출력된다.

프리스케일러(105)는, 그 출력단자(106)가 위상비교기(107)에 접속되어 있으며, 상기 발진출력에 따라 분주신호를 위상비교기(107)로 출력하는 것이다. 위상비교기(107)에는, 프리스케일러(105)로부터의 분주신호에 추가해서, 또한 수정 발진기 등으로 구성되는 기준 발진기(108)로부터의 기준신호가 입력된다. 그리고, 위상비교기(107)는 이들 2입력신호(분주신호와 기준신호)의 위상차를 검출하고, 검출결과에 기초한 위상차신호를 챠지펌프(109)에 출력한다.

챠지펌프(109)는 위상비교기(107)로부터의 위상차신호에 기초하여 구동된다. 챠지펌프(109)의 출력에 접속되어 있는 루프 필터(110)는 여러가지 구성에 의해 실현할 수 있다. 루프 필터(110)는 적어도 콘덴서와 저항을 구비해서 구성되어 있으며, 챠지펌프(109)로부터 전하가 공급되거나, 챠지펌프(109)에 의해 전하가 인발되도록 되어 있다. 그 결과로서, 이 챠지펌프(109)에 의해 얻어진 전압이 PLL 회로에서는 중요하며, 전압제어 발진기(101)의 주파수를 정하는 발진제어전압이 된다. 루프 필터(110)는, 예를 들면 로우패스 필터로 구성할 수 있다. 이 루프 필터(110)에 의해 챠지펌프(109)로부터의 출력을 평활·노이즈 제거한 것을 발진제어 전압신호로서 전압제어 발진기(101)에 출력한다.

여기에서, 고주파로 이용되는 PLL 회로에 있어서는, 예를 들면 기준신호의 주파수는 수MHz정도이며, 발진신호의 주파수는 수㎓정도이다. 이렇게, 발진신호는 기준신호보다 1000배정도 큰 경우가 통상이다. 즉, PLL 회로에서는 전압제어 발진기(101)에 의해 발진시킨 신호를, 프리스케일러(105)에 의해 분주하고 나서, 기준 발진기(108)로부터의 기준신호와의 사이의 위상차를 없애도록 제어가 행해지고 있다.

상기의 구성에 의해, 본 실시형태의 PLL 회로는 전압제어 발진기(101)의 출력단자(103)로부터 출력된 발진신호가 프리스케일러(105), 위상비교기(107), 챠지펌프(109), 및 루프 필터(110)를 통해 전압제어 발진기(101)에 피드백되는 루프를 형성하고 있다. 이 피드백은 프리스케일러(105)의 분주신호와 기준 발진기(108)의 기준신호의 위상차가 없어질 때까지 행해지고, 최종적으로 PLL 회로의 주파수를 안정시켜서, 소정의 주파수로 발진시킬 수 있다.

도 1에 나타낸 PLL 회로에 있어서 소비전력이 큰 블록은, 전압제어 발진기(101), 버퍼앰프(104), 및 프리스케일러(105)이다. 특히, 발진 주파수가 3∼5㎓이상의 고속 PLL 회로에서는 상기 블록의 소비전력이 매우 커진다. 따라서, PLL 회로의 전원을 오프하고 있는 대기시간에 있어서는, 상기 블록의 전원을 오프한다(전원을 끈다).

본 실시형태의 PLL 회로는 루프 필터(110)의 출력부에 접속된 전압값 기억회로(113)를 장비하고 있다. 상기 전압값 기억회로(113)는 루프 필터(110)의 전압값을 기억하기 위한 것이다. 또, 본 실시형태의 PLL 회로는 그 입력부가 루프 필터(110) 및 전압값 기억회로(113)에 접속된 콤퍼레이터(114)를 구비하고 있다. 구체 적으로는, 상기 콤퍼레이터(114)의 제1 입력단자(114A)에는 전압값 기억회로(113)가 접속되어 있으며, 콤퍼레이터(114)의 제2 입력단자(114B)에는, 루프 필터(110)로부터의 출력이 직접 접속되어 있다.

또, 상기 콤퍼레이터(114)는 제1 출력(115) 및 제2 출력(116)을 구비하고 있으며, 이들은 모두 챠지펌프(109)에 접속되어 있다. 제1 입력단자(114A)에 입력된 전압보다 제2 입력단자(114B)에 입력된 전압쪽이 낮은 경우에는, 제1 출력(115)으로부터 제어신호를 출력하는 한편, 제1 입력단자(114A)에 입력된 전압보다 제2 입력단자(114B)에 입력된 전압쪽이 높은 경우에는, 제2 출력(116)으로부터 제어신호를 출력하도록 콤퍼레이터(114)는 구성되어 있다. 이 제1 출력(115) 및 제2 출력(116)으로부터의 출력은 비교결과신호(전류제어신호)로서 챠지펌프(109)에 입력된다.

전원이 온되어 있으며, PLL 회로가 통상 동작하고 있는 경우, 상기 통상동작에 있어서 루프 필터(110)로부터 전압제어 발진기(101)에 출력되는 전압의 값을 전압값 기억회로(113)에 기억시킨다. 이 경우, 콤퍼레이터(114)로부터 챠지펌프(109)로의 비교결과신호의 출력은 이루어지지 않는다. 한편, 전원이 오프되어 있으며, PLL 회로가 통상 동작하고 있지 않는 경우, 콤퍼레이터(114)는 제1 입력단자(114A)에 입력된 전압값 기억회로(113)로부터의 제어전압값과, 제2 입력단자(114B)에 입력된 루프 필터(110)로부터의 출력전압값을 비교한다. 그리고, 제1 출력(115) 또는 제2 출력(116)으로부터, 루프 필터(110)의 전압이 원래의 값 즉 제어전압값을 유지하도록 콤퍼레이터(114)로부터 챠지펌프(109)를 제어하기 위한 비교결과신호를 출 력한다. 챠지펌프(109)는 상기 비교결과신호에 기초해서 루프 필터(110)에 대한 전류의 공급, 또는 루프 필터(110)로부터의 전류의 배출을 행한다.

이상과 같이, 본 실시형태의 PLL 회로는 챠지펌프와 루프 필터가 항상 동작상태로 되어 있는 점에 있어서, 종래기술과 다르다. 즉, 종래의 PLL 회로에 있어서는, 챠지펌프와 루프 필터의 동작상태가 통상 동작모드(온)와 대기모드(오프) 사이에서 전환되도록 되어 있으며, 온일 때에 있어서의 전압제어 발진기의 주파수를 결정하는 것이다. 이것에 대해서, 본 실시형태의 PLL 회로는 루프 필터의 제어전압값을 기억하는 전압값 기억회로를 구비하고 있으며, 대기모드(오프)시에 있어서도, 루프 필터로부터 출력되는 출력전압값과 전압값 기억회로에 기억된 제어전압값을 콤퍼레이터에 의해 상시 비교하는 것이다.

그리고, 이들 2개의 전압값 사이에 어긋남이 생긴 경우, 상기 어긋남에 기초해서 콤퍼레이터로부터 챠지펌프로의 비교결과신호의 출력을 행한다. 그리고, 챠지펌프는 콤퍼레이터로부터의 출력에 따라, 루프 필터에 대한 전류의 공급이나 배출을 행하고 있다.

이렇게, 본 실시형태의 PLL 회로는 PLL 회로내의 챠지펌프가 상시 동작하고 있으며(온일 때도, 오프일 때도), 오프시의 루프 필터의 전압값을 조정하기 위한 전류의 공급원 및/또는 배출원으로서 챠지펌프가 기능할 수 있다. 이것에 의해 온일 때의 안정 전압값(제어전압값)으로 되도록, 루프 필터의 전압을 상시 일정하게 유지할 수 있다. 따라서, 다음에 PLL 회로 전체가 온된 경우에, PLL 회로를 즉시 원래의 주파수로 발진시켜서, PLL 회로의 발진이 안정될 때까지의 시간(풀인 시간) 을 짧게 할 수 있다.

따라서, 본 실시형태의 PLL 회로는 PLL 회로의 발진이 안정될 때까지의 시간(풀인 시간)을 종래기술의 구성보다 짧게(고속화) 할 수 있다. 이것에 의해 필요할 때만 단시간으로 동작하는 것이 가능해지므로, PLL 회로의 동작상의 낭비가 적어져서 저소비 전력화를 실현할 수 있다. 또한, 본 실시형태의 PLL 회로에서는, 루프 필터로의 전류의 공급/배출 전원으로서, PLL 회로내의 챠지펌프를 사용하고 있으므로, 간단한 구성에 의해 회로를 실현할 수도 있다.

또, 상기 풀인 시간은 전원 온으로부터 발진 주파수가 안정될 때까지의 시간이라는 점에서 록인 시간과 동일하다. 보다 정확하게는, 풀인 시간은 PLL 회로가 그 제어가 가능한 주파수부근으로 전압제어 발진기에 의해 주파수를 끌어 들일(pull in) 때까지의 시간이며, 록인 시간은 풀인 시간에 의해 주파수가 PLL에 의해 제어가능한 값부근으로 된 후에, 전압제어 발진기가 목적의 주파수로 될 때까지의 시간이다. 이렇게, 풀인 시간과 록인 시간은, 주파수가 목적의 값으로 안정되는 동안에서의 발진제어전압의 조정에 있어서, 정확히 조(粗)조정과 미(微)조정에 상당하는 것이다.

본 발명은, 이하에 나타내는 PLL 회로로서 구성할 수도 있다.

제어전압에 의해 그 발진 주파수를 변화시킬 수 있는 전압제어 발진기와, 상기 전압제어 발진기로부터 출력되는 발진신호를 분주하는 프리스케일러와, 상기 전압제어 발진기의 주파수의 기준이 되는 기준 발진기와, 상기 프리스케일러로부터의 분주신호와 상기 기준 발진기로부터의 신호 사이의 위상차를 검출하는 위상비교기 와, 상기 위상비교기의 출력에 따라 전류를 발생하는 챠지펌프와, 상기 챠지펌프의 전류출력을 평활화해서 상기 전압제어 발진기에 제어전압값으로서 출력하기 위한 용량과 저항값을 포함하는 로우패스 필터에 의해 형성된 루프 필터를 구비한 PLL 회로에 있어서, 상기 루프 필터의 전압값을 기억하는 전압값 기억회로와, 상기 루프 필터의 출력전압과 상기 전압값 기억회로에 기억된 전압값을 비교하는 콤퍼레이터와, 콤퍼레이터의 출력값에 따라 상기 챠지펌프의 전류출력 제어신호를 생성하는 회로를 구비하고, PLL 회로의 전원이 오프되어 있을 때에 상기 루프 필터의 출력전압과 상기 전압값 기억회로에 기억된 전압값을 비교하여, 상기 전압값 기억회로에 기억된 전압값보다 상기 루프 필터의 전압이 저하 또는 상승된 경우, 상기 챠지펌프로부터 전류를 공급 또는 흡수하여, 상기 루프 필터의 출력전압을 원래의 전압으로 되돌리고, 전원 온시에 전원 오프시 직전의 전압을 상기 루프 필터로부터 상기 전압제어 발진기에 공급함으로써, PLL 회로의 풀인 시간을 단축시키는 제1 PLL 회로.

상기 제1 PLL 회로는 상기 PLL 회로에 있어서의 상기 전압값 기억회로가 스위치와 용량으로 구성되고, 챠지펌프에는 콤퍼레이터로부터의 전류출력 제어신호에 의해 전류를 공급 또는 흡수하는 전류원 제어회로를 구비하고, 상기 루프 필터의 출력전압을 상기 용량에 축적되는 전하에 의해 기억하고, PLL 회로의 전원이 오프되어 있을 때에 상기 스위치를 오프함으로써 그 전압값을 상기 용량에 유지하고, 상기 용량이 유지하고 있는 전압값과 상기 루프 필터의 출력전압을 상기 콤퍼레이터로 비교하여, 상기 전압값 기억회로에 기억된 전압값보다 상기 루프 필터의 전압 이 저하 또는 상승된 경우, 상기 챠지펌프로부터 전류가 공급 또는 배출되어, 상기 루프 필터의 출력전압을 원래의 전압으로 되돌림으로써, 전원 온시에 전원 오프시 직전의 전압을 상기 루프 필터로부터 상기 전압제어 발진기에 공급하는 것에 의해, PLL 회로의 풀인 시간을 단축시키는 구성이어도 좋다.

상기 제1 PLL 회로는 전압값 기억회로가 A/D변환기와 D/A변환기와 메모리로 구성되고, 챠지펌프에는 콤퍼레이터로부터의 전류출력 제어신호에 의해 전류를 공급 또는 흡수하는 전류원 온/오프 회로를 구비하고, 상기 루프 필터의 출력전압을 상기 Ａ/D변환기에 의해 디지털 변환한 정보를 메모리에 축적함으로써 전압값을 기억하고, PLL 회로의 전원이 오프되어 있을 때에 D/A변환기에 의해 메모리에 축적된 정보를 전압으로 변환하고, 상기 전압을 상기 루프 필터의 출력전압과 상기 콤퍼레이터로 비교하여, 상기 전압값 기억회로에 기억된 전압값보다 상기 루프 필터의 전압이 저하 또는 상승된 경우, 상기 챠지펌프로부터 전류가 공급 또는 배출되어 상기 루프 필터의 출력전압을 원래의 전압으로 되돌리고, 전원 온시에 전원 오프시 직전의 전압을 상기 루프 필터로부터 상기 전압제어 발진기에 공급함으로써 PLL 회로의 풀인 시간을 단축하는 구성이어도 좋다.

상기 제1 PLL 회로는, 상기 콤퍼레이터로부터의 전류제어신호와 상기 위상비교기로부터의 전류제어신호를 멀티플렉서로 통합하여 챠지펌프에의 전류제어신호를 공유함으로써 상기 챠지펌프의 전류제어회로를 1세트로 하고, 통상의 챠지펌프회로를 변경하지 않고 상기 제1 PLL 회로의 기능을 실현하는 것을 가능하게 하는 것이어도 좋다.

이하에, 실시예에 의해, 본 발명을 더욱 상세하게 설명하지만, 본 발명은 이들 실시예에 의해 조금도 한정되는 것은 아니다. 또, 이하의 실시예에 있어서는, 상기 실시형태에 있어서 설명한 부재와 기능이 같은 것에 대해서는, 같은 부재번호를 붙여서 설명을 생략하는 것으로 한다.

(실시예1)

도 2는, 본 발명의 제1 실시예인 PLL 회로의 구성을 나타내는 블록도이다. 동 도면에 나타내듯이 본 실시예의 PLL 회로는, 전압값 기억회로(213)로서, 스위치(213A)와 용량(213B)으로 이루어지는 회로를 사용하고 있다. 이 용량(213B)은, 루프 필터(210)의 용량(211)과 등가의 위치에 들어 있기 때문에, PLL 동작시에는 루프 필터(210)의 일부를 이루고 있다.

PLL 회로가 통상 동작모드(온)인지 대기모드(오프)인지에 따라, 챠지펌프(209)에 입력하는 신호를, 위상차신호와 비교결과신호 중 어느 것으로 할지 제어한다. 이 때문에, 위상비교기(107)의 위상차신호의 출력, 및 콤퍼레이터(114)의 비교결과신호의 출력에는 AND회로(217·218·219·220)를 장비하고 있다. 또, 본 실시예의 PLL 회로는 챠지펌프(209)의 구성으로서, 전류공급용 전류원인 소스전원(221), 전류배출용 전류원인 싱크전원(222), 위상비교기(107)로부터의 신호에 의해 온/오프되는 스위치(223·224), 및 콤퍼레이터(114)로부터의 신호에 의해 온/오프되는 스위치(225·226)로 이루어져 있다. 통상은, 이들 스위치(223∼226)는 오프되어 있으므로, 챠지펌프(209)의 출력 임피던스는 고임피던스로 되고, 챠지펌프(209)를 경유한 전류의 리크는 거의 발생하지 않는다.

먼저, 전원이 온되어, 제1 실시예의 PLL 회로가 통상 동작하고 있는 경우에 대해서 설명한다. 이 때의 동작모드는 "통상 동작모드"로서, 도 2중의 IDLE=L로 한다. 이 때, 전압값 기억회로(213)의 스위치(213A)는 온되어 있으며, 루프 필터(210)의 출력전압(제어전압값)과 같은 전압이 되도록 용량(213B)에 전하가 축적된다. 또, 콤퍼레이터(114)의 출력부의 AND회로(219·220)는 L출력으로 되고, 위상비교기(107)로부터 출력된 위상차신호가 챠지펌프(209)의 제어 스위치(223·224)에 입력된다. 이 경우, 본 실시예의 PLL 회로는 일반적인 PLL 회로 동작을 행한다.

다음에 전원이 오프되어, 제1 실시예의 PLL 회로가 대기모드로 된 경우에 대해서 설명한다. 동작모드는 "대기모드"로서, 도 2중의 IDLE=H로 한다. 이 때, 전압값 기억회로(213)의 스위치(213A)는 오프되고, 용량(213B)은 동작시의 루프 필터(210)의 출력전압(제어전압값)을 유지한다. 또, 위상비교기(107)의 출력부의 AND회로(217·218)는 L출력으로 되고, 콤퍼레이터(114)로부터 출력된 비교결과신호가 챠지펌프의 제어 스위치(225·226)에 입력된다.

여기에서, 만약 루프 필터(210)의 출력전압값이 전압값 기억회로(213)의 용량(213B)의 전위(제어전압값)보다 내려간 경우, 콤퍼레이터(114)의 제1 출력(115)으로부터 제어신호(비교결과신호)를 출력해서 챠지펌프(209)의 스위치(225)를 온하고, 콤퍼레이터(114)에의 2개의 입력 전압값의 차가 없어지도록, 챠지펌프(209)로부터 루프 필터(210)에 전류를 공급한다. 또 반대로, 루프 필터(210)의 출력전압이 용량(213B)의 전위보다 올라간 경우, 콤퍼레이터(114)의 제2 출력(116)으로부터 제어신호(비교결과신호)를 출력해서 챠지펌프(209)의 스위치(226)를 온하고, 콤퍼레 이터(114)에 2개의 입력 전압값의 차가 되도록, 루프 필터(210)로부터 챠지펌프(209)로 전류를 배출한다.

이렇게 해서, PLL 동작 오프시에, 루프 필터(210)의 전압이 일정값을 유지하도록 함으로써, 다시 PLL 동작이 온으로 된 경우에, 즉시 전압제어 발진기(101)의 발진 주파수를 PLL 동작 오프전의 값으로 해서, PLL의 풀인 시간을 단축할 수 있다.

(실시예2)

도 3은, 본 발명의 제2 실시예인 PLL 회로의 구성을 설명하는 블록도이다. 동 도면에 나타내듯이 본 실시예는, 전압값 기억회로(313)에 있어서, 상술한 제1 실시예와 다르다. 또, 이 전압값 기억회로(313) 이외의 구성은 제1 실시예와 같다.

본 실시예의 전압값 기억회로(313)는 A/D변환기(327), D/A변환기(328), 및 메모리(329)를 구비하고 있다. A/D변환기(327)는 루프 필터(210) 및 메모리(329)에 접속되어 있으며, 루프 필터(210)로부터 입력된 아날로그 신호를 디지털 신호로 변환해서 메모리(329)에 출력하고, 상기 출력을 메모리(329)가 기억한다. 또한 D/A변환기(328)는 메모리(329) 및 콤퍼레이터(114)에 접속되어 있으며, 메모리(329)에 기억되어 있는 디지털 신호를 아날로그 신호로 변환하여 콤퍼레이터(114)에 출력한다.

전압값 기억회로(313)의 동작은, 실시형태에 있어서 설명한 부분에 대해서는 전압값 기억회로(113)(도 1 참조)와 같다. 본 실시예의 전압값 기억회로(313)는 제1 실시예에 비해서 검출된 루프 필터(210)의 전압값을 보다 정확하게 오랜 기간 유 지할 수 있다는 장점을 갖는다.

또, 전압값 기억회로(313)를 구성하는 A/D변환기(327), 및 D/A변환기(328)는 모두 8비트정도이면 충분한 점, 및 고속성은 필요하지 않는 점에서, 전압값 기억회로(313)의 회로규모는 큰 것으로 되지 않는다. 또, 전압값 기억회로(313)로서는, 소비전력이 수mW정도의 회로를 채용하는 것이 가능하기 때문에, 전압값 기억회로(313)를 사용하는 것은 PLL 회로 전체의 칩 사이즈, 소비전력을 증가시키는 것은 아니다.

(실시예3)

도 4는, 본 발명의 제3 실시예인 PLL 회로의 구성 중, 챠지펌프 주변부분의 구성을 나타내는 블록도이다. 동 도면에 나타내듯이 본 실시예에서는, 위상비교기의 출력신호와 콤퍼레이터의 출력신호를 멀티플렉서로 통합시킴으로써, 챠지펌프내의 전류제어 스위치수를 제1 및 제2 실시예보다 줄이고 있다. 본 실시예의 PLL 회로는 내부의 전류제어 스위치수가 실시예 1, 2보다 적은 챠지펌프를 구비하고 있는 점, 및 위상비교기의 출력신호와 콤퍼레이터의 출력신호를 멀티플렉서로 통합시키고 있는 점에 있어서, 실시예 1 및 2와는 다르다. 또, 이들 상이한 점 이외에 대해서는, 본 실시예에 있어서도, 실시예 1 또는 2에 있어서 설명한 구성을 채용할 수 있다.

본 실시예의 PLL 회로가 구비하는 챠지펌프(409)는 전류공급용 전류원인 소스 전원(421), 전류배출용 전류원인 싱크전원(422), 및 위상비교기(107) 또는 콤퍼레이터(114)로부터의 신호에 의해 온/오프되는 스위치(423·424)를 구비해서 구성 되어 있다. 위상비교기(107)의 2개의 출력, 및 콤퍼레이터(114)의 2개의 출력은 모두 2개의 출력의 각 1개씩이 2개의 멀티플렉서(425·426)의 입력에 접속되어 있다. 그리고, 상기 멀티플렉서(425·426)의 출력 단자(427·428)는 이 순으로, 챠지펌프(409)의 스위치(423·424)에 접속되어 있다.

본 실시예의 PLL 회로는, 도 4중의 IDLE=L로 한 "통상 동작모드"에 있어서, 멀티플렉서(425·426)의 스위치가 위상비교기(107)로부터의 신호측에 접속되고, IDLE=H로 한 "대기모드"에 있어서, 멀티플렉서(425·426)의 스위치가 콤퍼레이터(114)로부터의 신호측에 접속되는 구성으로 하고 있다. 이것에 의해 상술한 제1 및 제2 실시예의 챠지펌프(209)(도 2, 도 3 참조)의 4개에 대해서, 본 실시예의 챠지펌프(409)는 스위치의 수를 2개로 할 수 있다.

이렇게, 본 실시예의 PLL 회로에서는, 루프 필터의 전압을 유지하기 위한 챠지펌프내의 회로구성을 간략화할 수 있기 때문에, 챠지펌프의 출력전류의 동작모드에 의한 편차를 줄이는 것이 가능해진다.

본 실시형태의 PLL 회로는, 상기 루프 필터의 제어전압값을 기억하는 전압값 기억회로와, 상기 전압제어 발진기가 발진하고 있지 않는 상태에 있어서의 상기 루프 필터로부터의 출력전압값과, 상기 제어전압값을 비교하여, 비교결과신호를 출력하는 콤퍼레이터를 더 구비하고 있으며, 상기 챠지펌프는, 상기 전압제어 발진기가 발진하고 있지 않는 상태에 있어서, 상기 콤퍼레이터로부터 출력된 상기 비교결과신호에 기초하여 상기 루프 필터의 전압을 제어하는 것이 바람직하다.

상기의 구성에 의해, 전압제어 발진기가 발진하고 있지 않는 상태에 있어서, 루프 필터로부터의 출력전압과 전압값 기억회로의 제어전압값의 비교결과에 기초하여, 챠지펌프에 의해 루프 필터의 전압을 제어할 수 있다. 이것에 의해 PLL 회로의 구성을 복잡화하지 않고 PLL 회로의 고속화, 및 저소비 전력화를 실현할 수 있다.

PLL 회로를 상기한 바와 같이 구성할 경우, 상기 챠지펌프는 상기 출력전압값과 상기 제어전압값이 다른 경우, 상기 루프 필터에 대해서 전류를 공급하거나, 또는 상기 루프 필터로부터 전류를 흡수함으로써, 루프 필터의 상기 출력전압값을 상기 제어전압값에 가깝게 하는 것으로 하면 좋다. 이것에 의해 챠지펌프에 의한 루프 필터의 제어에 의해, 루프 필터의 전압값(출력전압값)을 제어전압값에 가깝게 할 수 있다. 또, 이 경우, 전압제어 발진기가 발진하고 있지 않는 상태인 PLL 회로의 전원 오프시에 있어서도, 루프 필터의 전압은 제어전압값으로 유지되어 있기 때문에, 상기 루프 필터는 PLL 회로의 전원 온의 직전의 전원 오프상태에 있어서의 루프 필터의 전압을 PLL 회로의 전원 온일 때에, 상기 전압제어 발진기에 공급함으로써 PLL 회로의 풀인 시간을 단축할 수 있다.

상기 제어전압값으로서는, 예를 들면 상기 전압제어 발진기가 소정의 주파수로 발진하고 있는 상태에 있어서, 전압값 기억회로가 상기 루프 필터로부터 취득한 전압값을 사용할 수 있다.

또, 본 실시형태의 PLL 회로에 있어서는, 상기 콤퍼레이터는 2개의 출력단자를 구비하고 있으며, 상기 루프 필터로부터의 출력전압값이 상기 제어전압값보다 큰 경우와 작은 경우에서, 다른 출력 단자로부터 비교결과신호를 출력하는 것으로서 구성되는 것이 바람직하다.

또, 본 실시형태의 PLL 회로에 있어서는, 상기 전압값 기억회로는 스위치와 용량을 구비하고 있으며, 상기 스위치는 상기 루프 필터의 출력과 상기 용량 사이에 설치되어 있으며, 상기 용량은 상기 전압제어 발진기가 소정의 주파수로 발진하고 있을 때, 상기 스위치를 온함으로써 축적되는 전하로 제어전압값을 기억하고, 상기 스위치를 오프함으로써 상기 제어전압값을 유지하는 것이 바람직하다.

이것에 의해 PLL 회로가 온인 상태이며, 상기 전압제어 발진기가 소정의 주파수로 발진하고 있을 때에 있어서의 상기 루프 필터의 출력전압값(제어전압값)을, 상기 스위치를 온함으로써 상기 전압값 기억회로의 용량에 축적할 수 있다. 또, 상기 스위치를 오프함으로써 상기 축적한 제어전압값을 상기 용량에 유지할 수 있다. 예를 들면 상기 루프 필터가, 용량을 구비한 로우패스 필터에 의해 구성된 것인 경우, 상기 루프 필터의 용량과 상기 전압값 기억회로의 용량을 등가의 위치에 설치하는 것으로 하면 좋다.

본 실시형태의 PLL 회로에 있어서는, 상기 전압값 기억회로는 A/D변환기와 D/A변환기와 메모리를 구비하고 있으며, 상기 전압제어 발진기가 소정의 주파수로 발진하고 있을 때의 루프 필터의 제어전압값을 상기 A/D변환기에 의해 디지털 변환한 정보를 상기 메모리에 기억하고, 상기 전압제어 발진기가 발진하고 있지 않을 때에, 상기 메모리에 기억되어 있는 정보를 상기 D/A변환기에 의해 제어전압값으로 변환하고, 상기 제어전압값을 상기 콤퍼레이터에 출력하는 것이 바람직하다.

상기의 구성에 의하면, 상기 전압제어 발진기가 소정의 주파수로 발진하고 있을 때의 루프 필터의 출력전압값(제어전압값)을 디지털 변환한 정보로서, 상기 메모리에 오랜 시간 정확하게 유지시킬 수 있다. 이것에 의해 콤퍼레이터의 비교결과신호를 정확한 것으로 할 수 있기 때문에, 챠지펌프는 상기 루프 필터의 전압을 보다 정밀하게 제어하는 것이 가능해진다.

본 실시형태의 PLL 회로는, 상기 콤퍼레이터로부터의 비교결과신호와 상기 위상비교기로부터의 위상차신호를 선택적으로 챠지펌프에 출력하는 멀티플렉서를 더 구비하는 것이 바람직하다.

상기의 구성에 의하면, 멀티플렉서에 의해 콤퍼레이터로부터의 비교결과신호와, 위상비교기로부터의 위상차신호를 선택적으로 챠지펌프에 출력할 수 있다. 따라서, 비교결과신호와 위상차신호를 따로따로 직접 챠지펌프에 출력하는 경우보다 챠지펌프 내부의 스위치의 수를 적게 할 수 있기 때문에, 챠지펌프의 구성을 보다 간단한 것으로 할 수 있다.

본 실시형태의 PLL 회로에 있어서는, 상기 전압값 기억회로는 스위치와 제2 콘덴서를 포함하고, 상기 챠지펌프는 상기 전류출력 제어신호에 따라, 상기 루프 필터의 상기 제1 콘덴서를 충전하거나, 또는 방전하기 위해서 설치된 전류원 제어회로를 포함하는 것이 바람직하다.

상기의 구성에 의하면, 상기 루프 필터의 출력전압값을 상기 제1 콘덴서에 축적되는 전하로 기억하고, PLL 회로의 전원이 오프되어 있을 때 상기 스위치를 오프함으로써 그 전압값을 상기 제1 콘덴서에 유지하고, 상기 제1 콘덴서가 유지하고 있는 전압값과 상기 루프 필터의 출력전압을 상기 콤퍼레이터로 비교하여, 상기 전압값 기억회로에 기억된 전압값보다 상기 루프 필터의 전압이 저하 또는 상승한 경 우, 상기 챠지펌프로부터 상기 제1 콘덴서에 전류가 공급되거나, 또는 상기 제1 콘덴서로부터 상기 챠지펌프에 전류가 배출되어, 상기 루프 필터의 출력전압이 원래의 전압으로 되돌아온다. 이 때문에, 전원 온시에 전원 오프시 직전의 전압을 상기 루프 필터로부터 상기 전압제어 발진기에 공급할 수 있어 PLL 회로의 풀인 시간을 단축할 수 있다.

본 실시형태의 PLL 회로에 있어서는, 상기 전압값 기억회로는 A/D변환기와 D/A변환기와 메모리를 포함하고, 상기 챠지펌프는 상기 전류출력 제어신호에 따라 상기 루프 필터의 상기 제1 콘덴서를 충전하거나, 또는 방전하기 위해서 설치된 전류원 제어회로를 포함하는 것이 바람직하다.

상기의 구성에 의하면, 상기 루프 필터의 출력전압을 상기 Ａ/D변환기에 의해 디지털 변환한 정보를 메모리에 축적함으로써 전압값을 기억하고, PLL 회로의 전원이 오프로 되어 있을 때 D/A변환기에 의해 메모리에 축적된 정보로부터 전압으로 변환하고, 상기 전압을 상기 루프 필터의 출력전압과 상기 콤퍼레이터로 비교하여, 상기 전압값 기억회로에 기억된 전압값보다 상기 루프 필터의 전압이 저하 또는 상승된 경우, 상기 챠지펌프로부터 상기 제1 콘덴서에 전류가 공급되거나, 또는 상기 제1 콘덴서로부터 상기 챠지펌프에 전류가 배출되어, 상기 루프 필터의 출력전압이 원래의 전압으로 되돌아온다. 이 때문에, 전원 온시에 전원 오프시 직전의 전압을 상기 루프 필터로부터 상기 전압제어 발진기에 공급할 수 있어 PLL 회로의 풀인 시간을 단축할 수 있다.

본 실시형태의 PLL 회로에 있어서는, 상기 콤퍼레이터로부터의 상기 비교결 과신호와 상기 위상비교기로부터의 상기 위상차신호 중 어느 하나를 선택해서 상기 챠지펌프에 공급하는 멀티플렉서를 더 구비하는 것이 바람직하다.

상기의 구성에 의하면, 챠지펌프로의 전류제어신호를 공유함으로써 상기 챠지펌프의 전류제어회로를 1세트로 하고, 통상의 챠지펌프회로를 변경하지 않고 상기 PLL 회로의 기능을 실현하는 것을 가능하게 한다.

본 발명의 PLL 회로는 휴대전화나 무선 LAN 기기 등에 있어서의 발진부의 고주파를 발생시키기 위해서 사용할 수 있다. 특히, 이들 빈번하게 온/오프를 반복하는 시스템의 고속화·저소비 전력화를 위해서 유용하다.

발명의 상세한 설명의 항에 있어서 이루어진 구체적인 실시형태 또는 실시예는, 어디까지나, 본 발명의 기술내용을 명확하게 하는 것으로서, 이러한 구체예에만 한정해서 협의로 해석되어야 하는 것은 아니며, 본 발명의 정신과 다음에 기재하는 특허청구 사항의 범위내에서, 여러가지로 변경해서 실시할 수 있는 것이다.

이상과 같이 본 발명에 의하면, PLL 회로의 전원이 오프인 상태, 즉 전압제어 발진기가 발진하고 있지 않는 상태에 있어서, 챠지펌프에 의해, PLL 회로가 소정의 주파수로 발진하는 PLL 안정동작 상태시에 있어서의 발진전압으로 루프 필터의 전압을 유지할 수 있다. 본 발명의 PLL 회로의 챠지펌프는, 상기 전압제어 발진기가 발진하고 있지 않는 상태에 있어서, 루프 필터의 전압이 소정의 발진전압으로부터 변화된 경우, 챠지펌프로부터 루프 필터로 전류를 공급하는 것, 또는 루프 필터로부터 챠지펌프로 전류를 배출함으로써, 루프 필터의 전압을 제어한다. 이것에 의해 PLL 회로가 전원 오프의 상태(전압제어 발진기가 발진하고 있지 않는 상태)로부터, 다시, PLL 회로의 전원이 온으로 된 경우(전압제어 발진기의 발진을 개시한 경우), PLL 회로의 풀인까지 요하는 시간(풀인 시간)을 단축하여, PLL 회로의 고속화·저소비 전력화를 실현할 수 있다.

Claims

발진제어 전압신호에 의해 발진 주파수를 변화시키는 전압제어 발진기;

상기 전압제어 발진기로부터의 발진 주파수를 분주해서 분주신호를 출력하는 프리스케일러;

기준신호를 발진하는 기준신호 발진기;

상기 분주신호와 상기 기준신호의 위상차를 검출하고, 검출결과에 기초하여 위상차신호를 출력하는 위상비교기;

상기 위상비교기의 위상차신호에 따른 전류를 출력하는 챠지펌프; 및

상기 챠지펌프로부터의 출력전류를 평활화하여, 발진제어 전압신호로서 상기 전압제어 발진기에 출력하는 루프 필터를 구비하고:

상기 챠지펌프는 상기 전압제어 발진기가 발진하고 있지 않는 상태에 있어서, 상기 챠지펌프로부터 상기 루프 필터로 전류를 공급하거나, 또는 상기 루프 필터로부터 상기 챠지펌프로 전류를 흡수함으로써, 상기 루프 필터의 전압을 제어하는 것을 특징으로 하는 PLL 회로.
제1항에 있어서, 상기 루프 필터의 제어전압값을 기억하는 전압값 기억회로; 및

상기 전압제어 발진기가 발진하고 있지 않는 상태에 있어서의 상기 루프 필터로부터의 출력전압값과 상기 제어전압값을 비교하여, 비교결과신호를 출력하는 콤퍼레이터를 더 구비하고 있으며:

상기 챠지펌프는 상기 전압제어 발진기가 발진하고 있지 않는 상태에 있어 서, 상기 콤퍼레이터로부터 출력된 상기 비교결과신호에 기초하여 상기 루프 필터의 전압을 제어하는 것을 특징으로 하는 PLL 회로.
제2항에 있어서, 상기 챠지펌프는 상기 출력전압값과 상기 제어전압값이 다른 경우, 상기 루프 필터에 대해서 전류를 공급하거나, 또는 상기 루프 필터로부터 전류를 흡수함으로써, 루프 필터의 상기 출력전압값을 상기 제어전압값에 가깝게 하는 것을 특징으로 하는 PLL 회로.
제3항에 있어서, 상기 루프 필터는 PLL 회로의 전원 온의 직전의 전원 오프상태에 있어서의 루프 필터의 전압을 PLL 회로의 전원 온시에 상기 전압제어 발진기에 공급하는 것을 특징으로 하는 PLL 회로.
제2항에 있어서, 상기 제어전압값은 상기 전압제어 발진기가 소정의 주파수로 발진하고 있는 상태에 있어서, 전압값 기억회로가 상기 루프 필터로부터 취득한 전압값인 것을 특징으로 하는 PLL 회로.
제2항에 있어서, 상기 콤퍼레이터는 2개의 출력단자를 구비하고 있으며, 상기 루프 필터로부터의 출력전압값이 상기 제어전압값보다 큰 경우와 작은 경우에서, 다른 출력단자로부터 비교결과신호를 출력하는 것을 특징으로 하는 PLL 회로.
제2항에 있어서, 상기 전압값 기억회로는 스위치와 용량을 구비하고 있고,

상기 스위치는 상기 루프 필터의 출력과 상기 용량 사이에 설치되어 있으며,

상기 용량은 상기 전압제어 발진기가 소정의 주파수로 발진하고 있을 때, 상기 스위치를 온함으로써 축적되는 전하로 제어전압값을 기억하고, 상기 스위치를 오프함으로써 상기 제어전압값을 유지하는 것을 특징으로 하는 PLL 회로.
제2항에 있어서, 상기 전압값 기억회로는 A/D변환기와 D/A변환기와 메모리를 구비하고 있으며, 상기 전압제어 발진기가 소정의 주파수로 발진하고 있을 때의 루프 필터의 제어전압값을 상기 A/D변환기에 의해 디지털 변환한 정보를 상기 메모리에 기억하고,

상기 전압제어 발진기가 발진하고 있지 않을 때에, 상기 메모리에 기억되어 있는 정보를 상기 D/A변환기에 의해 제어전압값으로 변환하여 상기 제어전압값을 상기 콤퍼레이터에 출력하는 것을 특징으로 하는 PLL 회로.
제2항에 있어서, 상기 콤퍼레이터로부터의 상기 비교결과신호와 상기 위상비교기로부터의 상기 위상차신호를 선택적으로 챠지펌프에 출력하는 멀티플렉서를 더 구비하고 있는 것을 특징으로 하는 PLL 회로.
제어전압값에 의해 그 발진 주파수를 변화시킬 수 있는 전압제어 발진기;

상기 전압제어 발진기로부터 출력되는 발진신호를 분주하는 프리스케일러;

상기 전압제어 발진기의 주파수의 기준이 되는 기준 발진기;

상기 프리스케일러로부터의 분주신호와 상기 기준 발진기로부터의 신호의 위상차를 검출해서 위상차신호를 출력하는 위상비교기;

상기 위상비교기로부터의 상기 위상차신호에 따라 전류를 발생하는 챠지펌프;

상기 챠지펌프의 전류출력을 평활화해서 상기 전압제어 발진기에 상기 제어전압값으로서 출력하기 위한 제1 콘덴서와 저항값을 포함하는 로우패스 필터에 의해 형성된 루프 필터;

상기 루프 필터의 전압값을 기억하는 전압값 기억회로;

상기 루프 필터의 출력전압과 상기 전압값 기억회로에 기억된 상기 전압값을 비교해서 비교결과신호를 출력하는 콤퍼레이터; 및

상기 콤퍼레이터의 상기 비교결과신호에 따라 상기 챠지펌프의 전류출력 제어신호를 생성하는 회로를 구비하고,

상기 챠지펌프는 상기 전압제어 발진기가 발진하고 있지 않는 상태에 있어서, 상기 챠지펌프로부터 상기 루프 필터로 전류를 공급하거나, 또는 상기 루프 필터로부터 상기 챠지펌프로 전류를 흡수함으로써, 상기 루프 필터의 전압을 제어하는 것을 특징으로 하는 PLL 회로.
제10항에 있어서, 상기 전압값 기억회로는 스위치와 제2 콘덴서를 포함하고,

상기 챠지펌프는 상기 전류출력 제어신호에 따라 상기 루프 필터의 상기 제1 콘덴서를 충전하거나 또는 방전하기 위해서 설치된 전류원 제어회로를 포함하는 것을 특징으로 하는 PLL 회로.
제10항에 있어서, 상기 전압값 기억회로는 A/D변환기와 D/A변환기와 메모리 를 포함하고,

상기 챠지펌프는 상기 전류출력 제어신호에 따라 상기 루프 필터의 상기 제1 콘덴서를 충전하거나 또는 방전하기 위해서 설치된 전류원 제어회로를 포함하는 것을 특징으로 하는 PLL 회로.
제10항에 있어서, 상기 콤퍼레이터로부터의 상기 비교결과신호와 상기 위상비교기로부터의 상기 위상차신호 중 어느 하나를 선택해서 상기 챠지펌프에 공급하는 멀티플렉서를 더 구비한 것을 특징으로 하는 PLL 회로.