JP6222356B2 - 半導体集積回路及び処理回路 - Google Patents

半導体集積回路及び処理回路 Download PDF

Info

Publication number
JP6222356B2
JP6222356B2 JP2016524158A JP2016524158A JP6222356B2 JP 6222356 B2 JP6222356 B2 JP 6222356B2 JP 2016524158 A JP2016524158 A JP 2016524158A JP 2016524158 A JP2016524158 A JP 2016524158A JP 6222356 B2 JP6222356 B2 JP 6222356B2
Authority
JP
Japan
Prior art keywords
circuit
capacitor
switch
phase
control signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016524158A
Other languages
English (en)
Other versions
JPWO2016072023A1 (ja
Inventor
裕幸 本間
裕幸 本間
賢一 野村
賢一 野村
龍介 小原
龍介 小原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of JPWO2016072023A1 publication Critical patent/JPWO2016072023A1/ja
Application granted granted Critical
Publication of JP6222356B2 publication Critical patent/JP6222356B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体集積回路及び処理回路に関する。
半導体基板上にメインブロックとロジック回路を含む周辺ブロックとが混載された半導体集積回路が知られている（特許文献１参照）。メイン回路は、半導体基板上のメインブロックに形成され、第１のトレンチキャパシタを有する。アナログ回路は、半導体基板上の周辺ブロックに形成され、第２のトレンチキャパシタを有する。アナログ回路は、位相同期回路（ＰＬＬ）またはレギュレータの少なくともいずれかを含む。
特開２０１３−１１０２５４号公報
ＩＰ（Intellectual Property）コアは、半導体集積回路を構成するための機能単位の電子部品の回路である。半導体集積回路は、種々のＩＰコアを組み合わせることにより構成される。ＩＰコアは、高性能化（高速化、低消費電力、低ノイズ）と同時に、小型化が求められている。しかし、ＩＰコアの内部を最適化すると、ＩＰコア内にデッドスペース（空き領域）が生じる場合がある。
本発明の目的は、デッドスペースを有効活用することにより、全体的な面積を小さくすることができる半導体集積回路及び処理回路を提供することである。
半導体集積回路は、クロック信号を出力する位相ロックループ回路と、処理を実行する内部回路と、容量と、前記位相ロックループ回路及び前記内部回路のいずれかに前記容量を接続するスイッチ回路とを有し、前記位相ロックループ回路は、制御電圧端子の電圧に応じた周波数のクロック信号を生成する電圧制御発振器を有し、前記スイッチ回路は、スイッチ制御信号が第１の状態である場合には、前記容量を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、前記スイッチ制御信号が第２の状態である場合には、前記容量を前記電圧制御発振器の前記制御電圧端子にローパスフィルタとして接続する。
また、処理回路は、処理を実行する内部回路と、容量と、位相ロックループ回路及び前記内部回路のいずれかに前記容量を接続するスイッチ回路とを有し、前記スイッチ回路は、スイッチ制御信号が第１の状態である場合には、前記容量を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、前記スイッチ制御信号が第２の状態である場合には、前記容量を前記位相ロックループ回路内の電圧制御発振器の制御電圧端子にローパスフィルタとして接続する。
デッドスペースに容量を設けることにより、デッドスペースを有効活用し、全体的な面積を小さくすることができる。
図１は、第１のＩＰコアのレイアウト例を示す図である。 図２は、第２のＩＰコアのレイアウト例を示す図である。 図３は、本実施形態による半導体集積回路の構成例を示す図である。 図４は、図３の半導体集積回路の詳細な構成例を示す図である。 図５は、本実施形態による半導体集積回路の他の構成例を示す図である。 図６は、図５の半導体集積回路の詳細な構成例を示す図である。 図７は、他の実施形態による半導体集積回路の構成例を示す図である。 図８は、図７の半導体集積回路の詳細な構成例を示す図である。 図９は、他の実施形態による半導体集積回路の構成例を示す図である。 図１０は、他の実施形態による半導体集積回路の構成例を示す図である。 図１１は、変換器の入出力関係を示す図である。 図１２は、他の実施形態による半導体集積回路の構成例を示す図である。 図１３は、他の実施形態による半導体集積回路の構成例を示す図である。 図１４は、第１の選択回路内の２進１０進変換器の入出力関係を示す図である。 図１５は、他の実施形態による半導体集積回路の構成例を示す図である。
図１は、第１のＩＰコア１００のレイアウト例を示す図である。第１のＩＰコア１００は、位相ロックループ（ＰＬＬ）回路のＩＰコアであり、ＰＬＬブロック１０１と、ローパスフィルタ（ＬＰＦ）１０２と、バイパスコンデンサ（パスコン）１０３とを有する。位相ロックループ回路は、クロック信号を生成するための回路である。ＰＬＬブロック１０１には、ローパスフィルタ１０２及びバイパスコンデンサ１０３が接続される。ローパスフィルタ１０２は、容量であり、ＰＬＬブロック１０１が生成するクロック信号の周波数を制御するための制御信号をローパスフィルタリングする。バイパスコンデンサ１０３は、容量であり、第１のＩＰコア（位相ロックループ回路）１００の電源電圧ノード及びグランド電位ノード間に接続され、ノイズ等による電源電圧の変動を抑制する。
第１のＩＰコア１００では、ローパスフィルタ１０２及びバイパスコンデンサ１０３の容量が占める面積は、ＰＬＬブロック１０１が占める面積に対して、比較的大きい。ＰＬＬブロック１０１内のトランジスタの微細化を行っても、ローパスフィルタ１０２及びバイパスコンデンサ１０３の容量の面積はほとんど変わらないため、第１のＩＰコア１００の面積縮小の効果は小さい。
図２は、第２のＩＰコア２００のレイアウト例を示す図である。第２のＩＰコア２００は、内部回路２０１と、デッドスペース（空き領域）２０２とを有する。第２のＩＰコア２００は、処理回路のＩＰコアであり、例えば、高精細度マルチメディアインターフェース（ＨＤＭＩ（登録商標）：High-Definition Multimedia Interface）回路又はユニバーサルシリアルバス（ＵＳＢ：Universal Serial Bus）インターフェース回路のＩＰコアである。内部回路２０１は、種々の処理を実行する。例えば、内部回路２０１は、映像又は音声のデジタル信号を通信するためのＨＤＭＩ回路、又はデジタルシリアル信号を通信するためのＵＳＢインターフェース回路である。第２のＩＰコア２００の内部の最適化により、第２のＩＰコア２００内にデッドスペース２０２が生じる。
デッドスペース２０２には、内部回路２０１のためのバイパスコンデンサを設けることが考えられる。しかし、それでは、デッドスペース２０２の有効活用に限界があり、さらなるデッドスペース２０２の有効活用が望まれる。以下、デッドスペース２０２を有効活用することができる実施形態を説明する。
図３は、本実施形態による半導体集積回路の構成例を示す図である。半導体集積回路は、第１のＩＰコア３００及び第２のＩＰコア３１０を有する。第１のＩＰコア３００は、位相ロックループ回路のＩＰコアであり、ローパスフィルタを除くＰＬＬブロックを有する。第２のＩＰコア３１０は、処理回路のＩＰコアであり、例えば、ＨＤＭＩ回路又はＵＳＢインターフェース回路のＩＰコアである。第２のＩＰコア３１０は、内部回路３１１及びローパスフィルタ３１２を有する。内部回路３１１は、種々の処理を実行する。例えば、内部回路３１１は、映像又は音声のデジタル信号を通信するためのＨＤＭＩ回路、又はデジタルシリアル信号を通信するためのＵＳＢインターフェース回路である。ローパスフィルタ３１２は、第２のＩＰコア３１０のデッドスペースに設けられる。デッドスペースは、図２のデッドスペース２０２に対応する。ローパスフィルタ３１２は、内部回路３１１に接続されず、第１のＩＰコア３００のＰＬＬブロックに接続される。ローパスフィルタ３１２及び第１のＩＰコア３００のＰＬＬブロックは、位相ロックループ回路を構成する。ローパスフィルタ３１２は、容量であり、図１のローパスフィルタ１０２に対応する。ローパスフィルタ３１２は、第１のＩＰコア３００内に設けられるのではなく、第２のＩＰコア３１０内のデッドスペースに設けられ、デッドスペースを有効活用することができる。これにより、第１のＩＰコア３００の面積は、図１の第１のＩＰコア１００の面積より小さくなる。第１のＩＰコア３００及び第２のＩＰコア３１０を含む半導体集積回路の面積は、図１の第１のＩＰコア１００及び図２の第２のＩＰコア２００を含む半導体集積回路の面積より小さくすることができる。
図４は、図３の半導体集積回路の詳細な構成例を示す図である。半導体集積回路は、第１のＩＰコア３００及び第２のＩＰコア３１０を有する。第２のＩＰコア３１０は、内部回路３１１及びデッドスペース３１３を有する。デッドスペース３１３は、図２のデッドスペース２０２に対応する。デッドスペース３１３内には、ローパスフィルタ３１２が設けられる。
第１のＩＰコア３００は、電圧制御発振器（ＶＣＯ）４０１、位相周波数検出器（ＰＦＤ）４０２、チャージポンプ（ＣＰ）４０３及び分周器４０４を有する。電圧制御発振器４０１の制御電圧端子には、チャージポンプ４０３が接続される。ローパスフィルタ３１２は、電圧制御発振器４０１の制御電圧端子に接続される。電圧制御発振器４０１、位相周波数検出器４０２、チャージポンプ４０３、分周器４０４及びローパスフィルタ３１２は、位相ロックループ回路を構成する。
電圧制御発振器４０１は、制御電圧端子の電圧に応じた周波数のクロック信号を生成する。分周器４０４は、電圧制御発振器４０１により生成されたクロック信号を分周し、その分周したクロック信号を出力する。位相周波数検出器４０２は、分周器４０４により出力されるクロック信号とリファレンスクロック信号との位相差又は周波数差を検出する。チャージポンプ４０３は、スイッチ及び容量を有し、位相周波数検出器４０２により検出された位相差又は周波数差の正負符号に応じて、容量に対して電荷を充電又は放電し、容量に充電された電圧を電圧制御発振器４０１の制御電圧端子に出力する。ローパスフィルタ３１２は、容量であり、電圧制御発振器４０１の制御電圧端子の電圧をローパスフィルタリングする。電圧制御発振器４０１は、制御電圧端子の電圧に応じた周波数のクロック信号を生成し、その生成したクロック信号を分周器４０４にフィードバック出力する。このフィードバックにより、位相周波数検出器４０２が検出する位相差及び周波数差が０になるように、電圧制御発振器４０１が生成するクロック信号の位相及び周波数が制御される。電圧制御発振器４０１が生成するクロック信号は、位相ロックループ回路の出力信号になる。
ローパスフィルタ３１２は、比較的大面積を必要とする容量であるので、ローパスフィルタ３１２をデッドスペース３１３に設けることにより、第１のＩＰコア３００の面積は、図１の第１のＩＰコア１００の面積に対して、大幅に小さくなる。これにより、第１のＩＰコア３００及び第２のＩＰコア３１０を含む半導体集積回路の面積は、図１の第１のＩＰコア１００及び図２の第２のＩＰコア２００を含む半導体集積回路の面積より小さくすることができる。
以上のように、図３及び図４では、第２のＩＰコア３１０を第１のＩＰコア３００に接続した場合のデッドスペース３１３の活用方法を説明した。次に、第２のＩＰコア３１０を第１のＩＰコア３００に接続しない場合のデッドスペース３１３の活用方法を、図５及び図６を参照しながら説明する。
図５は、本実施形態による半導体集積回路の他の構成例を示す図である。半導体集積回路は、第１のＩＰコア３００及び第２のＩＰコア３１０を有する。第１のＩＰコア３００及び第２のＩＰコア３１０は、相互に非接続の状態である。第１のＩＰコア３００は、図３の第１のＩＰコア３００と同じである。第２のＩＰコア３１０は、内部回路３１１及びバイパスコンデンサ５０１を有する。バイパスコンデンサ５０１は、容量であり、第２のＩＰコア３１０内のデッドスペースに設けられる。バイパスコンデンサ５０１は、内部回路３１１の電源電圧ノード及びグランド電位ノード間に接続され、ノイズ等による内部回路３１１の電源電圧の変動を抑制することができる。
図６は、図５の半導体集積回路の詳細な構成例を示す図である。第１のＩＰコア３００は、図４と同様に、電圧制御発振器４０１、位相周波数検出器４０２、チャージポンプ４０３及び分周器４０４を有する。第２のＩＰコア３１０は、図４と同様に、内部回路３１１及びデッドスペース３１３を有する。デッドスペース３１３内には、バイパスコンデンサ５０１が設けられる。バイパスコンデンサ５０１は、第１のＩＰコア３００には接続されず、内部回路３１１の電源電圧ノード及びグランド電位ノード間に接続される。
バイパスコンデンサ５０１の容量は、図４のローパスフィルタ３１２の容量と物理的に同一の容量である。すなわち、図４のように、第２のＩＰコア３１０を第１のＩＰコア３００に接続する場合には、デッドスペース３１３内の容量を第１のＩＰコア３００に接続することにより、ローパスフィルタ３１２として機能させる。これに対し、図６のように、第２のＩＰコア３１０を第１のＩＰコア３００に接続しない場合には、デッドスペース３１３内の容量を内部回路３１１に接続することにより、バイパスコンデンサ５０１として機能させる。以上のように、デッドスペース３１３内の容量は、第１のＩＰコア３００及び第２のＩＰコア３１０が相互に接続されるか否かによって、用途を変える。これにより、デッドスペース３１３を有効活用することができる。
図７は、他の実施形態による半導体集積回路の構成例を示す図である。図７の半導体集積回路は、図３の半導体集積回路に対して、ローパスフィルタ３１２の代わりに、第１のローパスフィルタ７０１、第２のローパスフィルタ７０２及びバイパスコンデンサ７０３を設けたものである。以下、図７が図３と異なる点を説明する。
第１のローパスフィルタ７０１及び第２のローパスフィルタ７０２及びバイパスコンデンサ７０３は、第２のＩＰコア３１０内のデッドスペースに設けられる。第１のローパスフィルタ７０１は、容量であり、第１のＩＰコア３００に接続することにより、位相ロックループ回路の１次ローパスフィルタとして機能させることができる。第２のローパスフィルタ７０２は、容量であり、第１のＩＰコア３００に接続することにより、位相ロックループ回路の２次ローパスフィルタとして機能させることができる。２次ローパスフィルタは、１次ローパスフィルタに対して、フィルタリング特性が異なる。バイパスコンデンサ７０３は、容量であり、第１のＩＰコア３００に接続することにより、位相ロックループ回路のバイパスコンデンサとして機能させることができる。
図８は、図７の半導体集積回路の詳細な構成例を示す図である。第１のＩＰコア３００は、図４と同様に、電圧制御発振器４０１、位相周波数検出器４０２、チャージポンプ４０３及び分周器４０４を有する。第２のＩＰコア３１０は、図４と同様に、内部回路３１１及びデッドスペース３１３を有する。デッドスペース３１３内には、第１のローパスフィルタ７０１、第２のローパスフィルタ７０２及びバイパスコンデンサ７０３が設けられる。
第１のローパスフィルタ７０１は、電圧制御発振器４０１の制御電圧端子に接続することにより、位相ロックループ回路の１次ローパスフィルタとして機能し、電圧制御発振器４０１の制御電圧端子の電圧を１次ローパスフィルタリングすることができる。
第２のローパスフィルタ７０２は、電圧制御発振器４０１の制御電圧端子に接続することにより、位相ロックループ回路の２次ローパスフィルタとして機能し、電圧制御発振器４０１の制御電圧端子の電圧を２次ローパスフィルタリングすることができる。
バイパスコンデンサ７０３は、第１のＩＰコア（位相ロックループ回路）３００の電源電圧ノード及びグランド電位ノード間に接続することにより、位相ロックループ回路のバイパスコンデンサとして機能し、ノイズ等による位相ロックループ回路の電源電圧の変動を抑制することができる。
以上のように、デッドスペース３１３内の容量を、第１のローパスフィルタ７０１、第２のローパスフィルタ７０２及びバイパスコンデンサ７０３に分割し、異なる用途に使用することができる。
図９は、他の実施形態による半導体集積回路の構成例を示す図である。以下、図９が図８と異なる点を説明する。まず、図９に示すように、第２のＩＰコア３１０が第１のＩＰコア３００に接続されている場合を説明する。
第１のＩＰコア３００は、電圧制御発振器４０１、位相周波数検出器４０２、チャージポンプ４０３及び分周器４０４の他に、スイッチ９０１〜９０３を有する。スイッチ９０１〜９０３は、それぞれ、ハイレベルの固定レベルを出力する。
第２のＩＰコア３１０は、内部回路３１１、第１のローパスフィルタ（容量）７０１、第２のローパスフィルタ（容量）７０２及びバイパスコンデンサ（容量）７０３の他に、ｐチャネル電界効果トランジスタ９０４〜９０６を有する。内部回路３１１は、電源電圧ノードＶｄｄ２及びグランド電位ノード間に接続され、電源電圧ノードＶｄｄ２から電源電圧の供給を受けて動作する。
ｐチャネル電界効果トランジスタ９０４は、ソースが電源電圧ノードＶｄｄ２に接続され、ゲートがスイッチ９０１の出力端子に接続され、ドレインが第１のローパスフィルタ７０１に接続される。スイッチ９０１は、ハイレベルを出力するので、ｐチャネル電界効果トランジスタ９０４は、オフしている。その結果、第１のローパスフィルタ７０１は、電圧制御発振器４０１の制御電圧端子及びグランド電位ノード間に接続される。
ｐチャネル電界効果トランジスタ９０５は、ソースが電源電圧ノードＶｄｄ２に接続され、ゲートがスイッチ９０２の出力端子に接続され、ドレインが第２のローパスフィルタ７０２に接続される。スイッチ９０２は、ハイレベルを出力するので、ｐチャネル電界効果トランジスタ９０５は、オフしている。その結果、第２のローパスフィルタ７０２は、電圧制御発振器４０１の制御電圧端子及びグランド電位ノード間に接続される。
ｐチャネル電界効果トランジスタ９０６は、ソースが電源電圧ノードＶｄｄ２に接続され、ゲートがスイッチ９０３の出力端子に接続され、ドレインがバイパスコンデンサ７０３に接続される。スイッチ９０３は、ハイレベルを出力するので、ｐチャネル電界効果トランジスタ９０６は、オフしている。その結果、バイパスコンデンサ７０３は、第１のＩＰコア（位相ロックループ回路）３００の電源電圧ノードＶｄｄ１及びグランド電位ノード間に接続される。これにより、バイパスコンデンサ７０３は、位相ロックループ回路のバイパスコンデンサとして機能する。
次に、位相ロックループ回路の動作を説明する。電圧制御発振器４０１は、制御電圧端子の電圧に応じた周波数のクロック信号ＣＫを生成する。分周器４０４は、電圧制御発振器４０１により生成されたクロック信号ＣＫを分周し、その分周したクロック信号を出力する。位相周波数検出器４０２は、分周器４０４により出力されるクロック信号とリファレンスクロック信号Ｒｅｆとの位相差又は周波数差を検出する。チャージポンプ４０３は、スイッチ及び容量を有し、位相周波数検出器４０２により検出された位相差又は周波数差の正負符号に応じて、容量に対して電荷を充電又は放電し、容量に充電された電圧を電圧制御発振器４０１の制御電圧端子に出力する。第１のローパスフィルタ７０１及び第２のローパスフィルタ７０２は、電圧制御発振器４０１の制御電圧端子の電圧をローパスフィルタリングする。電圧制御発振器４０１は、制御電圧端子の電圧に応じた周波数のクロック信号ＣＫを生成し、その生成したクロック信号ＣＫを分周器４０４にフィードバック出力する。このフィードバックにより、位相周波数検出器４０２が検出する位相差及び周波数差が０になるように、電圧制御発振器４０１が生成するクロック信号の位相及び周波数が制御される。また、電圧制御発振器４０１は、クロック信号ＣＫを位相ロックループ回路の出力信号として内部回路３１１に出力する。内部回路３１１は、クロック信号ＣＫに同期して動作する。
次に、第２のＩＰコア３１０が第１のＩＰコア３００に対して非接続の状態で使用する場合を説明する。その場合、ｐチャネル電界効果トランジスタ９０４〜９０６のゲートは、それぞれ、スイッチ９０１〜９０３に対して切断状態になる。また、第１のローパスフィルタ７０１及び第２のローパスフィルタ７０２は、電圧制御発振器４０１の制御電圧端子に対して切断状態になる。ｐチャネル電界効果トランジスタ９０４〜９０６のゲートはローレベルのノードに接続され、ｐチャネル電界効果トランジスタ９０４〜９０６はオンになっている。その結果、容量７０１〜７０３は、内部回路３１１の電源電圧ノードＶｄｄ２及びグランド電位ノード間に並列に接続され、図５及び図６と同様に、内部回路３１１のバイパスコンデンサとして機能する。
以上のように、ｐチャネル電界効果トランジスタ９０４〜９０６は、スイッチ回路を構成し、第１のコア（位相ロックループ回路）３００及び内部回路３１１の電源電圧ノードＶｄｄ２のいずれかに容量７０１〜７０３を接続する。
ｐチャネル電界効果トランジスタ９０４及び９０５は、第１のスイッチ素子であり、第１のスイッチ制御信号が第１の状態である場合には、容量（第１の容量素子）７０１及び７０２を内部回路３１１の電源電圧ノードＶｄｄ２にバイパスコンデンサとして接続する。また、ｐチャネル電界効果トランジスタ９０４及び９０５は、第１のスイッチ制御信号が第２の状態である場合には、容量７０１及び７０２を電圧制御発振器４０１の制御電圧端子にローパスフィルタとして接続する。
ｐチャネル電界効果トランジスタ９０６は、第２のスイッチ素子であり、第２のスイッチ制御信号が第３の状態である場合には、容量（第２の容量素子）７０３を内部回路３１１の電源電圧ノードＶｄｄ２にバイパスコンデンサとして接続する。また、ｐチャネル電界効果トランジスタ９０６は、第２のスイッチ制御信号が第４の状態である場合には、容量７０３を位相ロックループ回路の電源電圧ノードＶｄｄ１にバイパスコンデンサとして接続する。
図１０は、他の実施形態による半導体集積回路の構成例を示す図である。半導体集積回路は、第１のＩＰコア３００及び第２のＩＰコア３１０を有する。第１のＩＰコア３００は、図９の第１のＩＰコア３００に対して、スイッチ９０１〜９０３の代わりに、制御線Ａ１〜Ａ３が設けられている。また、第１のＩＰコア３００は、さらにローパスフィルタ１００１を有する。ローパスフィルタ１００１は、チャージポンプ４０３及び電圧制御発振器４０１の制御電圧端子間に設けられ、微調整用の容量を有する。
第２のＩＰコア３１０は、内部回路３１１の他、デッドスペース内に、変換器１００２、及び容量ブロック群１００６を有する。変換器１００２は、制御線Ａ１〜Ａ３の入力信号を入力し、出力線Ｚ１〜Ｚｎに出力信号を出力する。
図１１は、変換器１００２の入出力関係を示す図であり、３ビット入力及び８ビット出力の例を示す。変換器１００２は、制御線Ａ１〜Ａ３の入力信号を２進１０進変換し、その変換された信号を基に出力線Ｚ１〜Ｚ８の信号を生成する。例えば、入力信号が「０００」の場合、出力信号は「０００００００１」になる。入力信号が「００１」の場合、出力信号は「００００００１１」になる。入力信号が「０１０」の場合、出力信号は「０００００１１１」になる。入力信号が大きくなるほど、出力信号は「１」のビット数が増える。また、出力信号は、最下位ビットから連続するビットが「１」になる。
図１０において、容量ブロック群１００６は、２次元行列状に配列された複数の容量ブロックＢ１〜Ｂｎを有し、ローパスフィルタ１００１の線Ｌａに接続される。線Ｌａは、２次元行列状の複数の容量ブロックＢ１〜Ｂｎ内を直列かつチェーン状に、容量ブロックＢ１から容量ブロックＢｎに向けて順に配線される。
容量ブロックＢ１〜Ｂｎは、それぞれ、ｐチャネル電界効果トランジスタ１００３、容量素子１００４及びＣＭＯＳスイッチ１００５を有する。容量素子１００４は、例えば１［ｐＦ］の容量値を有し、線Ｌａ及びグランド電位ノード間に接続される。ｐチャネル電界効果トランジスタ１００３は、ソースが内部回路３１１の電源電圧ノードＶｄｄ２に接続され、ドレインが線Ｌａに接続される。容量ブロックＢ４内のＣＭＯＳスイッチ１００５は、前の容量ブロックＢ３内の線Ｌａ及び後の容量ブロックＢ５内の線Ｌａ間に接続される。
容量ブロックＢ１〜Ｂｎ内のｐチャネル電界効果トランジスタ１００３及びＣＭＯＳスイッチ１００５は、それぞれ、出力線Ｚ１〜Ｚｎの出力信号に応じて、オン／オフする。
出力線Ｚ１の信号が「１」であり、出力線Ｚ２〜Ｚｎの信号が「０」の場合、容量ブロックＢ１内のｐチャネル電界効果トランジスタ１００３がオフし、容量ブロックＢ１〜Ｂｎ内のＣＭＯＳスイッチ１００５がオフし、容量ブロックＢ２〜Ｂｎ内のｐチャネル電界効果トランジスタ１００３がオンする。その結果、容量ブロックＢ１内の容量素子１００４がローパスフィルタ１００１に接続され、位相ロックループ回路のローパスフィルタとして機能する。容量ブロックＢ２〜Ｂｎ内の容量素子１００４は、電源電圧ノードＶｄｄ２及びグランド電位ノード間に接続され、内部回路３１１のバイパスコンデンサとして機能する。
出力線Ｚ１及びＺ２の信号が「１」であり、出力線Ｚ３〜Ｚｎの信号が「０」の場合、容量ブロックＢ１及びＢ２内のｐチャネル電界効果トランジスタ１００３がオフし、容量ブロックＢ１内のＣＭＯＳスイッチ１００５がオンし、容量ブロックＢ２〜Ｂｎ内のＣＭＯＳスイッチ１００５がオフし、容量ブロックＢ３〜Ｂｎ内のｐチャネル電界効果トランジスタ１００３がオンする。その結果、容量ブロックＢ１及びＢ２内の容量素子１００４がローパスフィルタ１００１に接続され、位相ロックループ回路のローパスフィルタとして機能する。容量ブロックＢ３〜Ｂｎ内の容量素子１００４は、電源電圧ノードＶｄｄ２及びグランド電位ノード間に接続され、内部回路３１１のバイパスコンデンサとして機能する。
同様に、出力線Ｚ１〜Ｚ３の信号が「１」であり、出力線Ｚ４〜Ｚｎの信号が「０」である場合、容量ブロックＢ１〜Ｂ３内の容量素子１００４は、位相ロックループ回路のローパスフィルタ１００１に接続される。容量ブロックＢ４〜Ｂｎ内の容量素子１００４は、内部回路３１１の電源電圧ノードＶｄｄ２にバイパスコンデンサとして接続される。
以上のように、容量ブロックＢ１〜Ｂｎ内のｐチャネル電界効果トランジスタ１００３及びＣＭＯＳスイッチ１００５は、スイッチ回路を構成し、出力線Ｚ１〜Ｚｎのスイッチ制御信号に応じて、複数の容量ブロックＢ１〜Ｂｎ内の容量素子１００４のうちの連続する複数の容量素子１００４をチェーン状に位相ロックループ回路のローパスフィルタ１００１に接続し、残りの容量素子１００４を内部回路３１１の電源電圧ノードＶｄｄ２に接続する。制御線Ａ１〜Ａ３の信号が大きくなるほど、ローパスフィルタ１００１に接続される容量素子１００４の数が増え、位相ロックループ回路のローパスフィルタの容量値が増える。外部からの制御線Ａ１〜Ａ３の信号により、複数の容量ブロックＢ１〜Ｂｎ内の容量素子１００４は、上記のローパスフィルタ又はバイパスコンデンサとして割り当てられる。
なお、容量素子１００４は、ローパスフィルタ１００１の代わりに、位相ロックループ回路の電源電圧ノードＶｄｄ１に接続するようにしてもよい。
図１２は、他の実施形態による半導体集積回路の構成例を示す図である。半導体集積回路は、第１のＩＰコア３００及び第２のＩＰコア３１０を有する。以下、図１２が図１０と異なる点を説明する。第１のＩＰコア３００は、電圧制御発振器４０１、位相周波数検出器４０２、チャージポンプ４０３、分周器４０４及びローパスフィルタ１００１の他に、スイッチ１２０１、制御回路１２０３及び検出回路１２０５を有する。
第２のＩＰコア３１０は、容量ブロック群１００６及び変換器１２０４を有する。線Ｌｂは、第１のＩＰコア（位相ロックループ回路）３００の電源電圧ノードＶｄｄ１に接続される。容量ブロック群１００６は、図１０の容量ブロック群１００６と同じ構成を有し、図１０の容量ブロック群１００６に対して、ローパスフィルタ１００１の線Ｌａの代わりに、電源電圧ノードＶｄｄ１の線Ｌｂに接続される。変換器１２０４は、図１０の変換器１００２と同様の構成を有する。
容量ブロック群１００６は、容量ブロックＢ１〜Ｂｎを有する。変換器１２０４の出力線Ｚｎ−１及びＺｎの信号は、制御線Ａ１〜Ａ３の信号にかかわらず、「０」に固定されている。その結果、容量ブロックＢｎ−１及びＢｎでは、ｐチャネル電界効果トランジスタ１００３がオンし、容量素子１００４が内部回路３１１の電源電圧ノードＶｄｄ２に固定接続されている。すなわち、容量ブロックＢｎ−１及びＢｎ内の容量素子１００４は、内部回路３１１の電源電圧ノードＶｄｄ２に固定接続された制御不可能な容量素子である。これに対し、容量ブロックＢ１〜Ｂｎ−２内の容量素子１００４は、出力線Ｚ１〜Ｚｎ−２の信号に応じて、接続先が制御可能な容量素子である。
半導体集積回路の電源が投入されると、まず、検出回路１２０５の電源がオンし、制御回路１２０３の電源はオフのままである。この場合、変換器１２０４は、初期状態の出力線Ｚ１〜Ｚｎのスイッチ制御信号を出力する。初期状態では、出力線Ｚ１〜Ｚｎ−２のスイッチ制御信号は「１」であり、出力線Ｚｎ−１及びＺｎのスイッチ制御信号は「０」である。検出回路１２０５は、初期状態の出力線Ｚ１〜Ｚｎのスイッチ制御信号を基に、制御可能な容量ブロックＢ１〜Ｂｎ−２の容量素子１００４の数、及び制御不可能な容量ブロックＢｎ−１〜Ｂｎの容量素子１００４の数を検出し、制御可能な容量ブロックＢ１〜Ｂｎ−２の容量素子１００４の数を制御回路１２０３に出力する。
次に、制御回路１２０３の電源がオンする。スイッチ１２０１は、割合制御信号を制御回路１２０３に出力する。制御回路１２０３は、検出回路１２０５により検出された制御可能な容量素子１００４の数のうちのスイッチ１２０１により指定された割合の数の容量素子１００４を位相ロックループ回路の電源電圧ノードＶｄｄ１に接続し、残りの容量素子１００４を内部回路３１１の電源電圧ノードＶｄｄ２に接続するように、制御線Ａ１〜Ａ３の信号を出力する。これにより、容量ブロックＢ１〜Ｂｎ内のｐチャネル電界効果トランジスタ１００３及びＣＭＯＳスイッチ１００５は、検出回路１２０５により検出された制御可能な容量素子１００４の数のうちのスイッチ１２０１により指定された割合の数の容量素子１００４を位相ロックループ回路の電源電圧ノードＶｄｄ１に接続し、残りの容量素子１００４を内部回路３１１の電源電圧ノードＶｄｄ２に接続する。
制御ブロック１２０２は、制御回路１２０３、変換器１２０４及び検出回路１２０５を有する。制御ブロック１２０２は、第１のＩＰコア３００及び第２のＩＰコア３１０に分けて配置したが、第１のＩＰコア３００及び第２のＩＰコア３１０のいずれに配置してもよい。
なお、容量素子１００４は、電源電圧ノードＶｄｄ１の代わりに、ローパスフィルタ１００１に接続するようにしてもよい。
図１３は、他の実施形態による半導体集積回路の構成例を示す図である。半導体集積回路は、第１のＩＰコア３００及び第２のＩＰコア３１０を有する。第１のＩＰコア３００は、電圧制御発振器４０１、位相周波数検出器４０２、チャージポンプ４０３、分周器４０４及びローパスフィルタ１００１の他に、制御線Ａ１〜Ａ４，Ａ１１〜Ａ１４及びスイッチ１３０１，１３０２を有する。第１のローパスフィルタ線Ｌａ１及び第２のローパスフィルタ線Ｌａ２は、ローパスフィルタ１００１に接続される。
第２のＩＰコア３１０は、制御ブロック１３０３、第１の容量ブロック群１３０６及び第２の容量ブロック群１３０７を有する。制御ブロック１３０３は、第１の選択回路１３０４及び第２の選択回路１３０５を有する。第１の容量ブロック群１３０６は、複数の容量ブロックＢＡ１〜ＢＡｎを有する。第２の容量ブロック群１３０７は、複数の容量ブロックＢＢ１〜ＢＢｎを有する。第１の容量ブロック群１３０６及び第２の容量ブロック群１３０７は、第１のローパスフィルタ線Ｌａ１及び第２のローパスフィルタ線Ｌａ２に接続される。
容量ブロックＢＡ１〜ＢＡｎ及びＢＢ１〜ＢＢｎは、それぞれ、ｐチャネル電界効果トランジスタ１３０８〜１３１１及び容量素子１３１２を有する。ｐチャネル電界効果トランジスタ１３０８は、ソースが第１のローパスフィルタ線Ｌａ１に接続され、ドレインが容量素子１３１２を介してグランド電位ノードに接続される。ｐチャネル電界効果トランジスタ１３０９は、ソースが第２のローパスフィルタ線Ｌａ２に接続され、ドレインが容量素子１３１２を介してグランド電位ノードに接続される。ｐチャネル電界効果トランジスタ１３１０は、ソースが位相ロックループ回路の電源電圧ノードＶｄｄ１に接続され、ドレインが容量素子１３１２を介してグランド電位ノードに接続される。ｐチャネル電界効果トランジスタ１３１１は、ソースが内部回路３１１の電源電圧ノードＶｄｄ２に接続され、ドレインが容量素子１３１２を介してグランド電位ノードに接続される。
容量ブロックＢＡ１〜ＢＡｎ内の容量素子１３１２は、それぞれ、順に大きくなる２のべき乗の容量値を有する。例えば、容量ブロックＢＡ１内の容量素子１３１２は、２０＝１［ｐＦ］である。容量ブロックＢＡ２内の容量素子１３１２は、２１＝２［ｐＦ］である。容量ブロックＢＡ３内の容量素子１３１２は、２２＝４［ｐＦ］である。容量ブロックＢＡｎ内の容量素子１３１２は、２ｎ−１［ｐＦ］である。
同様に、容量ブロックＢＢ１〜ＢＢｎ内の容量素子１３１２は、それぞれ、順に大きくなる２のべき乗の容量値を有する。例えば、容量ブロックＢＢ１内の容量素子１３１２は、２０＝１［ｐＦ］である。容量ブロックＢＢ２内の容量素子１３１２は、２１＝２［ｐＦ］である。容量ブロックＢＢ３内の容量素子１３１２は、２２＝４［ｐＦ］である。容量ブロックＢＢｎ内の容量素子１３１２は、２ｎ−１［ｐＦ］である。
スイッチ１３０１は、第１の容量ブロック群１３０６内の容量素子１３１２の接続先を示す接続先制御信号を出力する。第１の容量ブロック群１３０６内の容量素子１３１２は、スイッチ１３０１が出力する接続先制御信号に応じて、第１のローパスフィルタ線Ｌａ１、第２のローパスフィルタ線Ｌａ２、電源電圧ノードＶｄｄ１又はＶｄｄ２に接続される。
制御線Ａ１〜Ａ４には、第１の容量ブロック群１３０６内の容量素子１３１２を接続する容量値を示す容量制御信号が外部から供給される。第１の容量ブロック群１３０６内の容量素子１３１２は、制御線Ａ１〜Ａ４の容量制御信号が示す容量値の容量素子１３１２が接続先に接続される。
第１の選択回路１３０４は、複数の容量ブロックＢＡ１〜ＢＡｎの容量素子１３１２のうちの制御線Ａ１〜Ａ４の容量制御信号が示す容量値の容量素子１３１２を、スイッチ１３０１の接続先制御信号に応じて、第１のローパスフィルタ線Ｌａ１、第２のローパスフィルタ線Ｌａ２、電源電圧ノードＶｄｄ１及びＶｄｄ２のいずれかに接続するように、容量ブロックＢＡ１〜ＢＡｎのｐチャネル電界効果トランジスタ１３０８〜１３１１のゲート電圧を制御する。
図１４は、第１の選択回路１３０４内の２進１０進変換器の入出力関係を示す図である。接続先制御信号Ｄ１及びＤ２は、スイッチ１３０１の出力信号である。接続先制御信号Ｄ１及びＤ２が「００」である場合、出力信号Ｅ１〜Ｅ４が「０００１」になり、接続先が第１のローパスフィルタ線Ｌａ１になる。この場合、ｐチャネル電界効果トランジスタ１３０８がオン可能になり、ｐチャネル電界効果トランジスタ１３０９〜１３１１がオフになる。
また、接続先制御信号Ｄ１及びＤ２が「０１」である場合、出力信号Ｅ１〜Ｅ４が「００１０」になり、接続先が第２のローパスフィルタ線Ｌａ２になる。この場合、ｐチャネル電界効果トランジスタ１３０９がオン可能になり、ｐチャネル電界効果トランジスタ１３０８，１３１０，１３１１がオフになる。
また、接続先制御信号Ｄ１及びＤ２が「１０」である場合、出力信号Ｅ１〜Ｅ４が「０１００」になり、接続先が電源電圧ノードＶｄｄ１になる。この場合、ｐチャネル電界効果トランジスタ１３１０がオン可能になり、ｐチャネル電界効果トランジスタ１３０８，１３０９，１３１１がオフになる。
また、接続先制御信号Ｄ１及びＤ２が「１１」である場合、出力信号Ｅ１〜Ｅ４が「１０００」になり、接続先が電源電圧ノードＶｄｄ２になる。この場合、ｐチャネル電界効果トランジスタ１３１１がオン可能になり、ｐチャネル電界効果トランジスタ１３０８〜１３１０がオフになる。
例えば、スイッチ１３０１の接続先制御信号が第１のローパスフィルタ線Ｌａ１の接続先を示す場合には、第１の容量ブロック群１３０６において、ｐチャネル電界効果トランジスタ１３０８がオンし、ｐチャネル電界効果トランジスタ１３０９〜１３１１がオフする。これにより、容量素子１３１２は、第１のローパスフィルタ線Ｌａ１及びグランド電位ノード間に接続され、位相ロックループ回路の第１のローパスフィルタとして機能する。
スイッチ１３０１の接続先制御信号が第２のローパスフィルタ線Ｌａ２の接続先を示す場合には、第１の容量ブロック群１３０６において、ｐチャネル電界効果トランジスタ１３０９がオンし、ｐチャネル電界効果トランジスタ１３０８，１３１０，１３１１がオフする。これにより、容量素子１３１２は、第２のローパスフィルタ線Ｌａ２及びグランド電位ノード間に接続され、位相ロックループ回路の第２のローパスフィルタとして機能する。
スイッチ１３０１の接続先制御信号が電源電圧ノードＶｄｄ１の接続先を示す場合には、第１の容量ブロック群１３０６において、ｐチャネル電界効果トランジスタ１３１０がオンし、ｐチャネル電界効果トランジスタ１３０８，１３０９，１３１１がオフする。これにより、容量素子１３１２は、位相ロックループ回路の電源電圧ノードＶｄｄ１及びグランド電位ノード間に接続され、位相ロックループ回路のバイパスコンデンサとして機能する。
スイッチ１３０１の接続先制御信号が電源電圧ノードＶｄｄ２の接続先を示す場合には、第１の容量ブロック群１３０６において、ｐチャネル電界効果トランジスタ１３１１がオンし、ｐチャネル電界効果トランジスタ１３０８〜１３１０がオフする。これにより、容量素子１３１２は、内部回路３１１の電源電圧ノードＶｄｄ２及びグランド電位ノード間に接続され、内部回路３１１のバイパスコンデンサとして機能する。
次に、制御線Ａ１〜Ａ４の容量制御信号の例を説明する。ここでは、スイッチ１３０１の接続先制御信号が第１のローパスフィルタ線Ｌａ１を示す場合を例に説明する。例えば、制御線Ａ１〜Ａ４の容量制御信号が１［ｐＦ］を示す場合には、容量ブロックＢＡ１のｐチャネル電界効果トランジスタ１３０８がオンし、容量ブロックＢＡ２〜ＢＡｎのｐチャネル電界効果トランジスタ１３０８がオフする。これにより、容量ブロックＢＡ１の１［ｐＦ］の容量素子１３１２が第１のローパスフィルタ線Ｌａ１に接続される。
制御線Ａ１〜Ａ４の容量制御信号が２［ｐＦ］を示す場合には、容量ブロックＢＡ２のｐチャネル電界効果トランジスタ１３０８がオンし、容量ブロックＢＡ１，ＢＡ３〜ＢＡｎのｐチャネル電界効果トランジスタ１３０８がオフする。これにより、容量ブロックＢＡ２の２［ｐＦ］の容量素子１３１２が第１のローパスフィルタ線Ｌａ１に接続される。
制御線Ａ１〜Ａ４の容量制御信号が３［ｐＦ］を示す場合には、容量ブロックＢＡ１及びＢＡ２のｐチャネル電界効果トランジスタ１３０８がオンし、容量ブロックＢＡ３〜ＢＡｎのｐチャネル電界効果トランジスタ１３０８がオフする。これにより、容量ブロックＢＡ１の１［ｐＦ］の容量素子１３１２及び容量ブロックＢＡ２の２［ｐＦ］の容量素子１３１２が第１のローパスフィルタ線Ｌａ１に接続される。
上記と同様に、スイッチ１３０２は、第２の容量ブロック群１３０７内の容量素子１３１２の接続先を示す接続先制御信号を出力する。第２の容量ブロック群１３０７内の容量素子１３１２は、スイッチ１３０２が出力する接続先制御信号に応じて、第１のローパスフィルタ線Ｌａ１、第２のローパスフィルタ線Ｌａ２、電源電圧ノードＶｄｄ１又はＶｄｄ２に接続される。
制御線Ａ１１〜Ａ１４には、第２の容量ブロック群１３０７内の容量素子１３１２を接続する容量値を示す容量制御信号が外部から供給される。第２の容量ブロック群１３０７内の容量素子１３１２は、制御線Ａ１１〜Ａ１４の容量制御信号が示す容量値の容量素子１３１２が接続先に接続される。
第２の選択回路１３０５は、複数の容量ブロックＢＢ１〜ＢＢｎの容量素子１３１２のうちの制御線Ａ１１〜Ａ１４の容量制御信号が示す容量値の容量素子１３１２を、スイッチ１３０２の接続先制御信号に応じて、第１のローパスフィルタ線Ｌａ１、第２のローパスフィルタ線Ｌａ２、電源電圧ノードＶｄｄ１及びＶｄｄ２のいずれかに接続するように、容量ブロックＢＢ１〜ＢＢｎのｐチャネル電界効果トランジスタ１３０８〜１３１１のゲート電圧を制御する。
例えば、スイッチ１３０２の接続先制御信号が第１のローパスフィルタ線Ｌａ１の接続先を示す場合には、第２の容量ブロック群１３０７において、ｐチャネル電界効果トランジスタ１３０８がオンし、ｐチャネル電界効果トランジスタ１３０９〜１３１１がオフする。これにより、容量素子１３１２は、第１のローパスフィルタ線Ｌａ１及びグランド電位ノード間に接続され、位相ロックループ回路の第１のローパスフィルタとして機能する。
スイッチ１３０２の接続先制御信号が第２のローパスフィルタ線Ｌａ２の接続先を示す場合には、第２の容量ブロック群１３０７において、ｐチャネル電界効果トランジスタ１３０９がオンし、ｐチャネル電界効果トランジスタ１３０８，１３１０，１３１１がオフする。これにより、容量素子１３１２は、第２のローパスフィルタ線Ｌａ２及びグランド電位ノード間に接続され、位相ロックループ回路の第２のローパスフィルタとして機能する。
スイッチ１３０２の接続先制御信号が電源電圧ノードＶｄｄ１の接続先を示す場合には、第２の容量ブロック群１３０７において、ｐチャネル電界効果トランジスタ１３１０がオンし、ｐチャネル電界効果トランジスタ１３０８，１３０９，１３１１がオフする。これにより、容量素子１３１２は、位相ロックループ回路の電源電圧ノードＶｄｄ１及びグランド電位ノード間に接続され、位相ロックループ回路のバイパスコンデンサとして機能する。
スイッチ１３０２の接続先制御信号が電源電圧ノードＶｄｄ２の接続先を示す場合には、第２の容量ブロック群１３０７において、ｐチャネル電界効果トランジスタ１３１１がオンし、ｐチャネル電界効果トランジスタ１３０８〜１３１０がオフする。これにより、容量素子１３１２は、内部回路３１１の電源電圧ノードＶｄｄ２及びグランド電位ノード間に接続され、内部回路３１１のバイパスコンデンサとして機能する。
次に、制御線Ａ１１〜Ａ１４の容量制御信号の例を説明する。ここでは、スイッチ１３０２の接続先制御信号が第１のローパスフィルタ線Ｌａ１を示す場合を例に説明する。例えば、制御線Ａ１１〜Ａ１４の容量制御信号が１［ｐＦ］を示す場合には、容量ブロックＢＢ１のｐチャネル電界効果トランジスタ１３０８がオンし、容量ブロックＢＢ２〜ＢＢｎのｐチャネル電界効果トランジスタ１３０８がオフする。これにより、容量ブロックＢＢ１の１［ｐＦ］の容量素子１３１２が第１のローパスフィルタ線Ｌａ１に接続される。
制御線Ａ１１〜Ａ１４の容量制御信号が２［ｐＦ］を示す場合には、容量ブロックＢＢ２のｐチャネル電界効果トランジスタ１３０８がオンし、容量ブロックＢＢ１，ＢＢ３〜ＢＢｎのｐチャネル電界効果トランジスタ１３０８がオフする。これにより、容量ブロックＢＢ２の２［ｐＦ］の容量素子１３１２が第１のローパスフィルタ線Ｌａ１に接続される。
制御線Ａ１１〜Ａ１４の容量制御信号が３［ｐＦ］を示す場合には、容量ブロックＢＢ１及びＢＢ２のｐチャネル電界効果トランジスタ１３０８がオンし、容量ブロックＢＢ３〜ＢＢｎのｐチャネル電界効果トランジスタ１３０８がオフする。これにより、容量ブロックＢＢ１の１［ｐＦ］の容量素子１３１２及び容量ブロックＢＢ２の２［ｐＦ］の容量素子１３１２が第１のローパスフィルタ線Ｌａ１に接続される。
なお、容量ブロックＢＡ１〜ＢＡｎ及びＢＢ１〜ＢＢｎにおいて、制御線Ａ１〜Ａ４及びＡ１１〜Ａ１４の容量制御信号により指定されなかった容量ブロックでは、ｐチャネル電界効果トランジスタ１３０８〜１３１１のすべてをオフにしてもよいし、ｐチャネル電界効果トランジスタ１３１１をオンし、ｐチャネル電界効果トランジスタ１３０８〜１３１０をオフするようにしてもよい。ｐチャネル電界効果トランジスタ１３１１をオンにすることにより、内部回路３１１の電源電圧ノードＶｄｄ２に容量素子１３１２を接続することができる。
また、容量ブロックＢＡ１〜ＢＡｎは、容量値の順番に並べる必要はない。容量ブロックＢＢ１〜ＢＢｎも同様である。
以上のように、ｐチャネル電界効果トランジスタ１３０８〜１３１１は、スイッチ回路を構成し、複数の容量ブロックＢＡ１〜ＢＡｎ等の容量素子１３１２のうちの制御線Ａ１〜Ａ４等の容量制御信号に応じた容量素子１３１２を、スイッチ１３０１等の接続先制御信号に応じて、第１のローパスフィルタ線Ｌａ１、第２のローパスフィルタ線Ｌａ２、電源電圧ノードＶｄｄ１及びＶｄｄ２のいずれかに接続する。
ｐチャネル電界効果トランジスタ１３１１は、スイッチ１３０１等のスイッチ制御信号が第１の状態（「１１」）である場合には、容量素子１３１２を内部回路３１１の電源電圧ノードＶｄｄ２にバイパスコンデンサとして接続する。
ｐチャネル電界効果トランジスタ１３０８及び１３０９は、それぞれ、スイッチ１３０１等のスイッチ制御信号が第２の状態（「００」及び「０１」）である場合には、容量素子１３１２を電圧制御発振器４０１の制御電圧端子にローパスフィルタとして接続する。
ｐチャネル電界効果トランジスタ１３１０は、スイッチ１３０１等のスイッチ制御信号が第３の状態（「１０」）である場合には、容量素子１３１２を位相ロックループ回路の電源電圧ノードＶｄｄ１にバイパスコンデンサとして接続する。
図１５は、他の実施形態による半導体集積回路の構成例を示す図である。半導体集積回路は、第１のＩＰコア３００及び第２のＩＰコア３１０を有する。第１のＩＰコア３００は、図１３の第１のＩＰコア３００に対して、スイッチ１３０１及び１３０２を削除したものである。第２のＩＰコア３１０は、図１３の第２のＩＰコア３１０に対して、容量ブロックＢＡ１〜ＢＡｎ及びＢＢ１〜ＢＢｎの内部構成が異なる。以下、図１５が図１３と異なる点を説明する。
容量ブロックＢＡ１〜ＢＡｎは、それぞれ、ｐチャネル電界効果トランジスタ１５０１、容量素子１５０２及びＣＭＯＳスイッチ１５０３を有する。ｐチャネル電界効果トランジスタ１５０１は、ソースが第１のローパスフィルタ線Ｌａ１に接続され、ドレインが容量素子１５０２を介してグランド電位ノードに接続される。ＣＭＯＳスイッチ１５０３は、容量素子１５０２及び電源電圧ノードＶｄｄ２間に接続される。すなわち、容量ブロックＢＡ１〜ＢＡｎは、位相ロックループ回路の第１のローパスフィルタ又は内部回路３１１のバイパスコンデンサのための容量である。
容量ブロックＢＡ１〜ＢＡｎ内の容量素子１５０２は、それぞれ、順に大きくなる２のべき乗の容量値を有する。例えば、容量ブロックＢＡ１内の容量素子１５０２は、２０＝１［ｐＦ］である。容量ブロックＢＡ２内の容量素子１５０２は、２１＝２［ｐＦ］である。容量ブロックＢＡ３内の容量素子１５０２は、２２＝４［ｐＦ］である。容量ブロックＢＡｎ内の容量素子１５０２は、２ｎ−１［ｐＦ］である。
容量ブロックＢＢ１〜ＢＢｎは、それぞれ、ｐチャネル電界効果トランジスタ１５０４、容量素子１５０５及びＣＭＯＳスイッチ１５０６を有する。ｐチャネル電界効果トランジスタ１５０４は、ソースが第２のローパスフィルタ線Ｌａ２に接続され、ドレインが容量素子１５０５を介してグランド電位ノードに接続される。ＣＭＯＳスイッチ１５０６は、容量素子１５０５及び電源電圧ノードＶｄｄ２間に接続される。すなわち、容量ブロックＢＢ１〜ＢＢｎは、位相ロックループ回路の第２のローパスフィルタ又は内部回路３１１のバイパスコンデンサのための容量である。
容量ブロックＢＢ１〜ＢＢｎ内の容量素子１５０５は、それぞれ、順に大きくなる２のべき乗の容量値を有する。例えば、容量ブロックＢＢ１内の容量素子１５０５は、２０＝１［ｐＦ］である。容量ブロックＢＢ２内の容量素子１５０５は、２１＝２［ｐＦ］である。容量ブロックＢＢ３内の容量素子１５０５は、２２＝４［ｐＦ］である。容量ブロックＢＢｎ内の容量素子１５０５は、２ｎ−１［ｐＦ］である。
第１の選択回路１３０４は、複数の容量ブロックＢＡ１〜ＢＡｎの容量素子１５０２のうちの制御線Ａ１〜Ａ４の容量制御信号に応じた容量値の容量素子１５０２が第１のローパスフィルタ線Ｌａ１に接続されるように、容量ブロックＢＡ１〜ＢＡｎのｐチャネル電界効果トランジスタ１５０１及びＣＭＯＳスイッチ１５０３のオン／オフを制御する。
例えば、制御線Ａ１〜Ａ４の容量制御信号が１［ｐＦ］を示す場合には、容量ブロックＢＡ１のｐチャネル電界効果トランジスタ１５０１がオンし、容量ブロックＢＡ１のＣＭＯＳスイッチ１５０３がオフし、容量ブロックＢＡ２〜ＢＡｎのｐチャネル電界効果トランジスタ１５０１がオフし、容量ブロックＢＡ２〜ＢＡｎのＣＭＯＳスイッチ１５０３がオンする。これにより、容量ブロックＢＡ１の１［ｐＦ］の容量素子１５０２が第１のローパスフィルタ線Ｌａ１に接続され、容量ブロックＢＡ２〜ＢＡｎの容量素子１５０２が内部回路３１１の電源電圧ノードＶｄｄ２に接続される。
制御線Ａ１〜Ａ４の容量制御信号が２［ｐＦ］を示す場合には、容量ブロックＢＡ２のｐチャネル電界効果トランジスタ１５０１がオンし、容量ブロックＢＡ２のＣＭＯＳスイッチ１５０３がオフし、容量ブロックＢＡ１，ＢＡ３〜ＢＡｎのｐチャネル電界効果トランジスタ１５０１がオフし、容量ブロックＢＡ１，ＢＡ３〜ＢＡｎのＣＭＯＳスイッチ１５０３がオンする。これにより、容量ブロックＢＡ２の２［ｐＦ］の容量素子１５０２が第１のローパスフィルタ線Ｌａ１に接続され、容量ブロックＢＡ１，ＢＡ３〜ＢＡｎの容量素子１５０２が内部回路３１１の電源電圧ノードＶｄｄ２に接続される。
第２の選択回路１３０５は、複数の容量ブロックＢＢ１〜ＢＢｎの容量素子１５０５のうちの制御線Ａ１１〜Ａ１４の容量制御信号が示す容量値の容量素子１５０５が第２のローパスフィルタ線Ｌａ２に接続されるように、容量ブロックＢＢ１〜ＢＢｎのｐチャネル電界効果トランジスタ１５０４及びＣＭＯＳスイッチ１５０６のオン／オフを制御する。
例えば、制御線Ａ１１〜Ａ１４の容量制御信号が１［ｐＦ］を示す場合には、容量ブロックＢＢ１のｐチャネル電界効果トランジスタ１５０４がオンし、容量ブロックＢＢ１のＣＭＯＳスイッチ１５０６がオフし、容量ブロックＢＢ２〜ＢＢｎのｐチャネル電界効果トランジスタ１５０４がオフし、容量ブロックＢＢ２〜ＢＢｎのＣＭＯＳスイッチ１５０６がオンする。これにより、容量ブロックＢＢ１の１［ｐＦ］の容量素子１５０５が第２のローパスフィルタ線Ｌａ２に接続され、容量ブロックＢＢ２〜ＢＢｎの容量素子１５０５が内部回路３１１の電源電圧ノードＶｄｄ２に接続される。
制御線Ａ１１〜Ａ１４の容量制御信号が２［ｐＦ］を示す場合には、容量ブロックＢＢ２のｐチャネル電界効果トランジスタ１５０４がオンし、容量ブロックＢＢ２のＣＭＯＳスイッチ１５０６がオフし、容量ブロックＢＢ１，ＢＢ３〜ＢＢｎのｐチャネル電界効果トランジスタ１５０４がオフし、容量ブロックＢＢ１，ＢＢ３〜ＢＢｎのＣＭＯＳスイッチ１５０６がオンする。これにより、容量ブロックＢＢ２の２［ｐＦ］の容量素子１５０５が第２のローパスフィルタ線Ｌａ２に接続され、容量ブロックＢＢ１，ＢＢ３〜ＢＢｎの容量素子１５０５が内部回路３１１の電源電圧ノードＶｄｄ２に接続される。
以上のように、容量ブロックＢＡ１〜ＢＡｎの容量素子１５０２は、制御線Ａ１〜Ａ４の容量制御信号が示す容量値の容量素子１５０２が第１のローパスフィルタ線Ｌａ１に接続され、残りの容量素子１５０２が内部回路３１１の電源電圧ノードＶｄｄ２に接続される。
また、容量ブロックＢＢ１〜ＢＢｎの容量素子１５０５は、制御線Ａ１１〜Ａ１４の容量制御信号が示す容量値の容量素子１５０５が第２のローパスフィルタ線Ｌａ２に接続され、残りの容量素子１５０５が内部回路３１１の電源電圧ノードＶｄｄ２に接続される。
また、同様に、容量制御信号が示す容量値の容量素子が位相ロックループ回路の電源電圧ノードＶｄｄ１に接続され、残りの容量素子が内部回路３１１の電源電圧ノードＶｄｄ２に接続される容量ブロックを設けることができる。
ｐチャネル電界効果トランジスタ１５０１及びＣＭＯＳスイッチ１５０３は、スイッチ回路を構成し、複数の容量ブロックＢＡ１〜ＢＡｎの容量素子１５０２のうちの容量制御信号に応じた容量素子１５０２を位相ロックループ回路の第１のローパスフィルタ線Ｌａ１に接続し、残りの容量素子１５０２を内部回路３１１の電源電圧ノードＶｄｄ２に接続する。
また、ｐチャネル電界効果トランジスタ１５０４及びＣＭＯＳスイッチ１５０６は、スイッチ回路を構成し、複数の容量ブロックＢＢ１〜ＢＢｎの容量素子１５０５のうちの容量制御信号に応じた容量素子１５０５を位相ロックループ回路の第２のローパスフィルタ線Ｌａ２に接続し、残りの容量素子１５０５を内部回路３１１の電源電圧ノードＶｄｄ２に接続する。
上記の複数の実施形態によれば、第１のＩＰコア（位相ロックループ回路）３００内に容量素子を形成しなくても、位相ロックループ回路のクロック生成に必要な容量素子（ＬＰＦ）として第２のＩＰコア（処理回路）３１０のデッドスペースに形成した容量素子を利用することができるので、半導体集積回路のデッドスペースの有効活用により、半導体集積回路のサイズを小さくすることができる。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
以上の実施形態に関し、さらに以下の付記を開示する。
（付記１）
クロック信号を出力する位相ロックループ回路と、
処理を実行する内部回路と、
容量と、
前記位相ロックループ回路及び前記内部回路のいずれかに前記容量を接続するスイッチ回路と
を有することを特徴とする半導体集積回路。
（付記２）
前記位相ロックループ回路は、制御電圧端子の電圧に応じた周波数のクロック信号を生成する電圧制御発振器を有し、
前記スイッチ回路は、
スイッチ制御信号が第１の状態である場合には、前記容量を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
前記スイッチ制御信号が第２の状態である場合には、前記容量を前記電圧制御発振器の前記制御電圧端子にローパスフィルタとして接続することを特徴とする付記１記載の半導体集積回路。
（付記３）
前記スイッチ回路は、
スイッチ制御信号が第１の状態である場合には、前記容量を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
前記スイッチ制御信号が第２の状態である場合には、前記容量を前記位相ロックループ回路の電源電圧ノードにバイパスコンデンサとして接続することを特徴とする付記１記載の半導体集積回路。
（付記４）
前記位相ロックループ回路は、制御電圧端子の電圧に応じた周波数のクロック信号を生成する電圧制御発振器を有し、
前記容量は、第１の容量素子及び第２の容量素子を有し、
前記スイッチ回路は、第１のスイッチ素子及び第２のスイッチ素子を有し、
前記第１のスイッチ素子は、
第１のスイッチ制御信号が第１の状態である場合には、前記第１の容量素子を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
前記第１のスイッチ制御信号が第２の状態である場合には、前記第１の容量素子を前記電圧制御発振器の前記制御電圧端子にローパスフィルタとして接続し、
前記第２のスイッチ素子は、
第２のスイッチ制御信号が第３の状態である場合には、前記第２の容量素子を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
前記第２のスイッチ制御信号が第４の状態である場合には、前記第２の容量素子を前記位相ロックループ回路の電源電圧ノードにバイパスコンデンサとして接続することを特徴とする付記１記載の半導体集積回路。
（付記５）
前記位相ロックループ回路は、制御電圧端子の電圧に応じた周波数のクロック信号を生成する電圧制御発振器を有し、
前記スイッチ回路は、
スイッチ制御信号が第１の状態である場合には、前記容量を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
前記スイッチ制御信号が第２の状態である場合には、前記容量を前記電圧制御発振器の前記制御電圧端子にローパスフィルタとして接続し、
前記スイッチ制御信号が第３の状態である場合には、前記容量を前記位相ロックループ回路の電源電圧ノードにバイパスコンデンサとして接続することを特徴とする付記１記載の半導体集積回路。
（付記６）
前記容量は、複数の容量素子を有し、
前記スイッチ回路は、スイッチ制御信号に応じて、前記複数の容量素子のうちの連続する複数の容量素子をチェーン状に前記位相ロックループ回路に接続し、残りの容量素子を前記内部回路に接続することを特徴とする付記１記載の半導体集積回路。
（付記７）
前記容量は、複数の容量素子を有し、
前記複数の容量素子は、制御可能な容量素子と、前記内部回路に固定接続された制御不可能な容量素子とを有し、
さらに、前記スイッチ回路のスイッチ制御信号の初期状態を基に、前記複数の容量素子のうちの制御可能な容量素子の数を検出する検出回路を有し、
前記スイッチ回路は、前記検出回路により検出された制御可能な容量素子の数のうちの指定された割合の数の容量素子を前記位相ロックループ回路に接続し、残りの容量素子を前記内部回路に接続することを特徴とする付記１記載の半導体集積回路。
（付記８）
前記容量は、複数の容量素子を有し、
前記スイッチ回路は、前記複数の容量素子のうちの容量制御信号に応じた容量素子を前記位相ロックループ回路に接続し、残りの容量素子を前記内部回路に接続することを特徴とする付記１記載の半導体集積回路。
（付記９）
前記容量は、複数の容量素子を有し、
前記スイッチ回路は、前記複数の容量素子のうちの容量制御信号に応じた容量素子を、接続先制御信号に応じて、前記位相ロックループ回路及び前記内部回路のいずれかに接続することを特徴とする付記１記載の半導体集積回路。
（付記１０）
処理を実行する内部回路と、
容量と、
位相ロックループ回路及び前記内部回路のいずれかに前記容量を接続するスイッチ回路と
を有することを特徴とする処理回路。
（付記１１）
前記スイッチ回路は、
スイッチ制御信号が第１の状態である場合には、前記容量を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
前記スイッチ制御信号が第２の状態である場合には、前記容量を前記位相ロックループ回路内の電圧制御発振器の制御電圧端子にローパスフィルタとして接続することを特徴とする付記１０記載の処理回路。
（付記１２）
前記スイッチ回路は、
スイッチ制御信号が第１の状態である場合には、前記容量を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
前記スイッチ制御信号が第２の状態である場合には、前記容量を前記位相ロックループ回路の電源電圧ノードにバイパスコンデンサとして接続することを特徴とする付記１０記載の処理回路。
（付記１３）
前記容量は、第１の容量素子及び第２の容量素子を有し、
前記スイッチ回路は、第１のスイッチ素子及び第２のスイッチ素子を有し、
前記第１のスイッチ素子は、
第１のスイッチ制御信号が第１の状態である場合には、前記第１の容量素子を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
前記第１のスイッチ制御信号が第２の状態である場合には、前記第１の容量素子を前記位相ロックループ回路内の電圧制御発振器の制御電圧端子にローパスフィルタとして接続し、
前記第２のスイッチ素子は、
第２のスイッチ制御信号が第３の状態である場合には、前記第２の容量素子を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
前記第２のスイッチ制御信号が第４の状態である場合には、前記第２の容量素子を前記位相ロックループ回路の電源電圧ノードにバイパスコンデンサとして接続することを特徴とする付記１０記載の処理回路。
（付記１４）
前記スイッチ回路は、
スイッチ制御信号が第１の状態である場合には、前記容量を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
前記スイッチ制御信号が第２の状態である場合には、前記容量を前記位相ロックループ回路内の電圧制御発振器の制御電圧端子にローパスフィルタとして接続し、
前記スイッチ制御信号が第３の状態である場合には、前記容量を前記位相ロックループ回路の電源電圧ノードにバイパスコンデンサとして接続することを特徴とする付記１０記載の処理回路。
デッドスペースに容量を設けることにより、デッドスペースを有効活用し、全体的な面積を小さくすることができる。

Claims (8)

  1. クロック信号を出力する位相ロックループ回路と、
    処理を実行する内部回路と、
    容量と、
    前記位相ロックループ回路及び前記内部回路のいずれかに前記容量を接続するスイッチ回路とを有し、
    前記位相ロックループ回路は、制御電圧端子の電圧に応じた周波数のクロック信号を生成する電圧制御発振器を有し、
    前記スイッチ回路は、
    スイッチ制御信号が第１の状態である場合には、前記容量を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
    前記スイッチ制御信号が第２の状態である場合には、前記容量を前記電圧制御発振器の前記制御電圧端子にローパスフィルタとして接続することを特徴とする半導体集積回路。
  2. クロック信号を出力する位相ロックループ回路と、
    処理を実行する内部回路と、
    容量と、
    前記位相ロックループ回路及び前記内部回路のいずれかに前記容量を接続するスイッチ回路とを有し、
    前記位相ロックループ回路は、制御電圧端子の電圧に応じた周波数のクロック信号を生成する電圧制御発振器を有し、
    前記容量は、第１の容量素子及び第２の容量素子を有し、
    前記スイッチ回路は、第１のスイッチ素子及び第２のスイッチ素子を有し、
    前記第１のスイッチ素子は、
    第１のスイッチ制御信号が第１の状態である場合には、前記第１の容量素子を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
    前記第１のスイッチ制御信号が第２の状態である場合には、前記第１の容量素子を前記電圧制御発振器の前記制御電圧端子にローパスフィルタとして接続し、
    前記第２のスイッチ素子は、
    第２のスイッチ制御信号が第３の状態である場合には、前記第２の容量素子を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
    前記第２のスイッチ制御信号が第４の状態である場合には、前記第２の容量素子を前記位相ロックループ回路の電源電圧ノードにバイパスコンデンサとして接続することを特徴とする半導体集積回路。
  3. クロック信号を出力する位相ロックループ回路と、
    処理を実行する内部回路と、
    容量と、
    前記位相ロックループ回路及び前記内部回路のいずれかに前記容量を接続するスイッチ回路とを有し、
    前記位相ロックループ回路は、制御電圧端子の電圧に応じた周波数のクロック信号を生成する電圧制御発振器を有し、
    前記スイッチ回路は、
    スイッチ制御信号が第１の状態である場合には、前記容量を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
    前記スイッチ制御信号が第２の状態である場合には、前記容量を前記電圧制御発振器の前記制御電圧端子にローパスフィルタとして接続し、
    前記スイッチ制御信号が第３の状態である場合には、前記容量を前記位相ロックループ回路の電源電圧ノードにバイパスコンデンサとして接続することを特徴とする半導体集積回路。
  4. クロック信号を出力する位相ロックループ回路と、
    処理を実行する内部回路と、
    容量と、
    前記位相ロックループ回路及び前記内部回路のいずれかに前記容量を接続するスイッチ回路とを有し、
    前記容量は、複数の容量素子を有し、
    前記複数の容量素子は、制御可能な容量素子と、前記内部回路に固定接続された制御不可能な容量素子とを有し、
    さらに、前記スイッチ回路のスイッチ制御信号の初期状態を基に、前記複数の容量素子のうちの制御可能な容量素子の数を検出する検出回路を有し、
    前記スイッチ回路は、前記検出回路により検出された制御可能な容量素子の数のうちの指定された割合の数の容量素子を前記位相ロックループ回路に接続し、残りの容量素子を前記内部回路に接続することを特徴とする半導体集積回路。
  5. 処理を実行する内部回路と、
    容量と、
    位相ロックループ回路及び前記内部回路のいずれかに前記容量を接続するスイッチ回路とを有し、
    前記スイッチ回路は、
    スイッチ制御信号が第１の状態である場合には、前記容量を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
    前記スイッチ制御信号が第２の状態である場合には、前記容量を前記位相ロックループ回路内の電圧制御発振器の制御電圧端子にローパスフィルタとして接続することを特徴とする処理回路。
  6. 処理を実行する内部回路と、
    容量と、
    位相ロックループ回路及び前記内部回路のいずれかに前記容量を接続するスイッチ回路とを有し、
    前記容量は、第１の容量素子及び第２の容量素子を有し、
    前記スイッチ回路は、第１のスイッチ素子及び第２のスイッチ素子を有し、
    前記第１のスイッチ素子は、
    第１のスイッチ制御信号が第１の状態である場合には、前記第１の容量素子を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
    前記第１のスイッチ制御信号が第２の状態である場合には、前記第１の容量素子を前記位相ロックループ回路内の電圧制御発振器の制御電圧端子にローパスフィルタとして接続し、
    前記第２のスイッチ素子は、
    第２のスイッチ制御信号が第３の状態である場合には、前記第２の容量素子を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
    前記第２のスイッチ制御信号が第４の状態である場合には、前記第２の容量素子を前記位相ロックループ回路の電源電圧ノードにバイパスコンデンサとして接続することを特徴とする処理回路。
  7. 処理を実行する内部回路と、
    容量と、
    位相ロックループ回路及び前記内部回路のいずれかに前記容量を接続するスイッチ回路とを有し、
    前記スイッチ回路は、
    スイッチ制御信号が第１の状態である場合には、前記容量を前記内部回路の電源電圧ノードにバイパスコンデンサとして接続し、
    前記スイッチ制御信号が第２の状態である場合には、前記容量を前記位相ロックループ回路内の電圧制御発振器の制御電圧端子にローパスフィルタとして接続し、
    前記スイッチ制御信号が第３の状態である場合には、前記容量を前記位相ロックループ回路の電源電圧ノードにバイパスコンデンサとして接続することを特徴とする処理回路。
  8. 処理を実行する内部回路と、
    容量と、
    位相ロックループ回路及び前記内部回路のいずれかに前記容量を接続するスイッチ回路とを有し、
    前記容量は、複数の容量素子を有し、
    前記複数の容量素子は、制御可能な容量素子と、前記内部回路に固定接続された制御不可能な容量素子とを有し、
    さらに、前記スイッチ回路のスイッチ制御信号の初期状態を基に、前記複数の容量素子のうちの制御可能な容量素子の数を検出する検出回路を有し、
    前記スイッチ回路は、前記検出回路により検出された制御可能な容量素子の数のうちの指定された割合の数の容量素子を前記位相ロックループ回路に接続し、残りの容量素子を前記内部回路に接続することを特徴とする処理回路。
JP2016524158A 2014-11-07 2014-11-07 半導体集積回路及び処理回路 Active JP6222356B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2014/079618 WO2016072023A1 (ja) 2014-11-07 2014-11-07 半導体集積回路

Publications (2)

Publication Number Publication Date
JPWO2016072023A1 JPWO2016072023A1 (ja) 2017-04-27
JP6222356B2 true JP6222356B2 (ja) 2017-11-01

Family

ID=55908775

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016524158A Active JP6222356B2 (ja) 2014-11-07 2014-11-07 半導体集積回路及び処理回路

Country Status (3)

Country Link
US (1) US9882571B2 (ja)
JP (1) JP6222356B2 (ja)
WO (1) WO2016072023A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11418202B2 (en) 2018-09-18 2022-08-16 Sony Semiconductor Solutions Corporation Oscillator circuit and phase locked loop

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2855628B2 (ja) * 1988-05-11 1999-02-10 セイコーエプソン株式会社 位相同期回路
CA1325251C (en) * 1988-09-02 1993-12-14 Shigeki Saito Frequency synthesizer
WO1993005578A1 (en) * 1991-08-30 1993-03-18 Fujitsu Limited Frequency synthesizer
JPH05129434A (ja) 1991-11-01 1993-05-25 Hitachi Ltd 半導体集積回路装置とそのレイアウト法
JP2953992B2 (ja) * 1995-06-02 1999-09-27 埼玉日本電気株式会社 Ｐｌｌ回路
JPH10261781A (ja) 1997-03-17 1998-09-29 Hitachi Ltd 半導体装置及びシステム
JP3309898B2 (ja) * 1997-06-17 2002-07-29 日本電気株式会社 電源回路
US6345079B1 (en) * 1997-10-29 2002-02-05 Victor Company Of Japan, Ltd. Clock signal generation apparatus
US6949967B2 (en) * 2003-09-24 2005-09-27 Taiwan Semiconductor Manufacturing Company Dynamically adjustable decoupling capacitance to reduce gate leakage current
JP4176705B2 (ja) * 2004-12-02 2008-11-05 シャープ株式会社 Ｐｌｌ回路
JP2007012938A (ja) 2005-06-30 2007-01-18 Seiko Epson Corp 集積回路装置
JP2007027981A (ja) * 2005-07-13 2007-02-01 Futaba Corp 発振装置およびその制御方法
JP2007043554A (ja) * 2005-08-04 2007-02-15 Canon Inc 電子回路装置のｅｍｉ対策方法及び回路
JP2007173478A (ja) * 2005-12-21 2007-07-05 Denso Corp 電子回路装置
JP2008304255A (ja) * 2007-06-06 2008-12-18 Nec Electronics Corp 半導体装置
US8037340B2 (en) * 2007-11-28 2011-10-11 International Business Machines Corporation Apparatus and method for micro performance tuning of a clocked digital system
US7595699B1 (en) * 2008-03-04 2009-09-29 Freescale Semiconductor, Inc. Look loop circuit and method having improved lock time
US8305056B2 (en) 2008-12-09 2012-11-06 Qualcomm Incorporated Low drop-out voltage regulator with wide bandwidth power supply rejection ratio
JP2012235048A (ja) * 2011-05-09 2012-11-29 Renesas Electronics Corp 半導体装置
JP2013110254A (ja) 2011-11-21 2013-06-06 Toshiba Corp 半導体集積回路及びその設計方法
US9871506B2 (en) * 2014-04-16 2018-01-16 Qualcomm Incorporated Switchable decoupling capacitors

Also Published As

Publication number Publication date
WO2016072023A1 (ja) 2016-05-12
US20160233868A1 (en) 2016-08-11
JPWO2016072023A1 (ja) 2017-04-27
US9882571B2 (en) 2018-01-30

Similar Documents

Publication Publication Date Title
KR102502245B1 (ko) 위상 동기 루프를 위한 재구성 가능한 프랙셔널-n 주파수 생성
KR100382014B1 (ko) 전압 제어 발진기 및 그것을 이용한 ｐｌｌ 회로
US10707878B2 (en) Apparatus and system for digitally controlled oscillator
JPH11205131A (ja) ディジタルｐｌｌ回路および発振器の遅延素子
US9559704B1 (en) Fractional-N phase-locked loop with reduced jitter
JP4463807B2 (ja) スイッチトキャパシタフィルタ及びフィードバックシステム
US7746135B2 (en) Wake-up circuit
US10924125B2 (en) Frequency divider circuit, method and compensation circuit for frequency divider circuit
TW201826715A (zh) 鎖相環電路
JP6222356B2 (ja) 半導体集積回路及び処理回路
US7636000B2 (en) Phase locked loop without a charge pump and integrated circuit having the same
US9654119B2 (en) Phase locked loop and operating method thereof
JP2006157927A (ja) キャパシタンスを変化させる方法及び装置
US20170170836A1 (en) Voltage Controlled Oscillator and Phase Locked Loop Comprising the Same
JP7371023B2 (ja) プログラマブルデジタルシグマデルタ変調器
TWI383592B (zh) 延遲鎖定迴路電路及顯示裝置
JP2015053628A (ja) 位相同期回路、位相同期モジュール、および位相同期方法
JP2016032132A (ja) 電子部品及び情報処理装置
US11184014B2 (en) Voltage-controlled oscillator and phase-locked loop
US9425805B2 (en) Frequency dividing circuit and phase synchronization circuit
US11418202B2 (en) Oscillator circuit and phase locked loop
JP2004032759A (ja) 遅延調整回路
CN116192124A (zh) 具有相移器的小数分频器和包括该分频器的小数锁相环
TWI466422B (zh) 多重疊壓的電路架構
Babazadeh et al. A wide-range programmable duty cycle corrector (DCC)

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170530

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170905

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170918

R150 Certificate of patent or registration of utility model

Ref document number: 6222356

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150