JP2007173478A - 電子回路装置 - Google Patents

Abstract

【課題】複数個の電子回路ブロックと容量素子とが、同じ半導体チップに形成されてなる小型の電子回路装置であって、チップ面積を増大することなく十分なノイズ低減効果が得られると共に、容量素子の容量値および配置に関する自由度が高められた電子回路装置を提供することを目的としている。
【解決手段】半導体チップ１に形成されてなる電子回路装置１０であって、主電源ラインＭＬｄおよび主接地ラインＭＬｇから分岐する各分岐ラインＡＬｄ，ＡＬｇをそれぞれの電源ラインＡＬｄおよび接地ラインＡＬｇとする電子回路ブロックＡを、複数個有してなり、複数個の電子回路ブロックＡ，Ｂの電源ラインＡＬｄ，ＢＬｄと接地ラインＡＬｇ，ＢＬｇの間に、容量素子Ｃ１と、容量素子Ｃ１の各電子回路ブロックＡ，Ｂへの接続状態を切り替えるスイッチング回路Ｓ１０とが、挿入配置されてなる電子回路装置１０とする。
【選択図】図１

Description

本発明は、主電源ラインからの分岐ラインをそれぞれの電源ラインとする複数個の電子回路ブロックと、電源ラインを伝播するノイズを除去するための容量素子とが、同じ半導体チップに形成されてなる電子回路装置に関する。

電源ラインを伝播するノイズ（ラジオノイズ等）を除去した半導体装置が、例えば、特開平０５−０７５０１２号公報（特許文献１）と特開２００１−１６８２６６号公報（特許文献２）に開示されている。特許文献１と特許文献２に開示された半導体装置では、いずれも、半導体チップとは別にパッケージ内に容量素子を形成し、この容量素子を電源バイパスコンデンサとして機能させている。

一方、電源バイパスコンデンサとして機能する容量素子を、各電子回路と共に同じ半導体チップに形成して、小型化することも可能である。

図８は、電源バイパスコンデンサとして機能する容量素子が各電子回路と共に同じ半導体チップに形成された従来の電子回路装置の一例で、電子回路装置９０の構成を模式的に示した図である。

図８に示す電子回路装置９０は、半導体チップ１に形成された電子回路装置であって、２個の電子回路ブロックＡ，Ｂを有している。各電子回路ブロックＡ，Ｂは、主電源ラインＭＬｄおよび主接地ラインＭＬｇから分岐する各分岐ラインＡＬｄ，ＡＬｇ，ＢＬｄ，ＢＬｇを、それぞれの電源ラインＡＬｄ，ＢＬｄおよび接地ラインＡＬｇ，ＢＬｇとしている。各電子回路ブロックＡ，Ｂにおいて、電源ラインＡＬｄ，ＢＬｄと接地ラインＡＬｇ，ＢＬｇの間には、それぞれ、容量素子ＣＡ，ＣＢが挿入配置されている。この容量素子ＣＡ，ＣＢが、電源バイパスコンデンサとして機能し、電源ラインを伝播するノイズを除去している。
特開平０５−０７５０１２号公報 特開２００１−１６８２６６号公報

図８に示す電子回路装置９０のように、ノイズ除去のための容量素子ＣＡ，ＣＢを各電子回路ブロックＡ，Ｂの前段に配置して同じ半導体チップ１に形成する場合には、次のような問題がある。一般的に、ノイズ除去のための容量素子ＣＡ，ＣＢは半導体チップ１上において大きな面積を占有するが、半導体チップ１に形成される電子回路ブロックの数が多くなるほど容量素子の数も多くなって、大きな面積の半導体チップが必要となる。また、容量素子ＣＡ，ＣＢは、半導体チップ１の電子回路ブロックＡ，Ｂを形成していない空きスペースに形成する必要があるため、容量素子ＣＡ，ＣＢの容量値Ｃ_Ａ，Ｃ_Ｂおよび配置に関する制約が多く、十分な容量値を確保できない場合がある。

そこで本発明は、主電源ラインからの分岐ラインをそれぞれの電源ラインとする複数個の電子回路ブロックと、電源ラインを伝播するノイズを除去するための容量素子とが、同じ半導体チップに形成されてなる小型の電子回路装置であって、チップ面積を増大することなく十分なノイズ低減効果が得られると共に、容量素子の容量値および配置に関する自由度が高められた電子回路装置を提供することを目的としている。

請求項１に記載の発明は、半導体チップに形成されてなる電子回路装置であって、主電源ラインおよび主接地ラインから分岐する各分岐ラインをそれぞれの電源ラインおよび接地ラインとする電子回路ブロックを、複数個有してなり、前記複数個の電子回路ブロックの電源ラインと接地ラインの間に、容量素子と、当該容量素子の各電子回路ブロックへの接続状態を切り替えるスイッチング回路とが、挿入配置されてなることを特徴としている。

これによれば、上記電子回路ブロックと容量素子とが同じ半導体チップに形成されてなる小型の電子回路装置においては、各電子回路ブロックの電源ラインと接地ラインの間に容量素子が挿入配置されているため、各電子回路ブロックと主電源ラインの間で出入りする、電源ラインを介した伝播ノイズを除去することができる。

また、上記電子回路装置においては、大きな面積を占有する容量素子に対して、各電子回路ブロックへの接続状態を切り替えるためのスイッチング回路が挿入配置されている。このスイッチング回路により、容量素子の各電子回路ブロックへの接続状態を、容量素子と電子回路ブロックの組み合わせ接続状態および各電子回路ブロックにおける経時的な接続状態の両面で、切り替えることができる。

尚、スイッチング回路の占有面積は小さくてすむ。このため、上記電子回路装置は、以下のようにして、チップ面積を増大することなく十分なノイズ低減効果が得られると共に、容量素子の容量値および配置に関する自由度が高められた電子回路装置とすることができる。

上記容量素子とスイッチング回路を有する電子回路装置においては、各電子回路ブロックに対して専用の容量素子を配置して、スイッチング回路により、接続時間だけを制御することもできる。しかしながら、上記電子回路装置では、請求項２に記載のように、前記容量素子が、前記スイッチング回路により、２個以上の前記電子回路ブロックに切り替え接続されることが好ましい。このように容量素子を２個以上の電子回路ブロックに渡って共有させることで、複数個の電子回路ブロックのそれぞれに専用の容量素子を配置する場合に較べて、必要な容量素子の数を削減することができる。

例えば、請求項３に記載のように、上記電子回路装置においては、前記容量素子を、１個とし、前記複数個の各電子回路ブロックに対して、前記１個の容量素子が、切り替え接続されるように構成することができる。この場合には、各電子回路ブロックのノイズ除去に必要な容量値の容量素子のうち、最大の容量値の容量素子を複数個の全電子回路ブロックに渡って共有させることで、十分なノイズ低減効果が得られる。また、当該電子回路装置のノイズ除去に必要な容量素子の占有面積を、１個の容量素子とすることで、最小化することができる。

請求項４に記載のように、上記電子回路装置においては、前記容量素子を、複数個とし、前記複数個の各電子回路ブロックに対して、前記複数個の容量素子の各容量値が足し合わされ、切り替え接続されるように構成することもできる。この場合には、各電子回路ブロックに必要な容量値の容量素子のうち、最大の容量値の容量素子を複数個の小さな容量値の容量素子に分割し、全電子回路ブロックに渡って共有させることで、十分なノイズ低減効果が得られると共に、当該電子回路装置のノイズ除去に必要な容量素子の占有面積を最小化することができる。尚、複数個の小さな容量値の容量素子は、当該電子回路装置が搭載される半導体チップの開いたスペースに適宜分散して配置することができる。これによって、当該電子回路装置は、容量素子の配置に関する自由度がより高められた電子回路装置とすることができる。

また、請求項５に記載のように、上記電子回路装置においては、前記容量素子を、複数個とし、前記複数個の各電子回路ブロックに対して、前記複数個の容量素子の各容量値が組み合わせを変えて足し合わされ、切り替え接続されるように構成することもできる。当該電子回路装置においては、各電子回路ブロックにおいて、接続される容量素子、従ってその容量値を経時的に切り替えることができ、容量素子の配置に関する自由度だけでなく、容量素子の容量値に関する自由度も高められた電子回路装置とすることができる。

尚、請求項６に記載のように、上記電子回路装置においては、前記スイッチング回路が、一般的に用いられ安価である、アナログＮチャネルスイッチ素子とインバータ素子で構成されてなることが好ましい。

以下、本発明を実施するための最良の形態を、図に基づいて説明する。

図１は、本発明の電子回路装置の一例で、電子回路装置１０の構成を模式的に示した図である。尚、図１に示す電子回路装置１０において、図８に示す電子回路装置９０と同様の部分については、同じ符号を付した。

図１に示す電子回路装置１０は、図８に示す電子回路装置９０と同様に、２個の電子回路ブロックＡ，Ｂを有している。また、各電子回路ブロックＡ，Ｂは、主電源ラインＭＬｄおよび主接地ラインＭＬｇから分岐する各分岐ラインＡＬｄ，ＡＬｇ，ＢＬｄ，ＢＬｇを、それぞれの電源ラインＡＬｄ，ＢＬｄおよび接地ラインＡＬｇ，ＢＬｇとしている。図１の電子回路装置１０は、電子回路ブロックＡ，Ｂと容量素子Ｃ１とが同じ半導体チップ１に形成されてなる、小型の電子回路装置である。

一方、 図１の電子回路装置１０においては、図８の電子回路装置９０と異なり、２個の電子回路ブロックＡ，Ｂの電源ラインＡＬｄ，ＢＬｄと接地ラインＡＬｇ，ＢＬｇの間に、１個の容量素子Ｃ１と、図中に点線で囲ったスイッチング回路Ｓ１０とが、挿入配置されている。電子回路装置１０においては、容量素子Ｃ１が、電源バイパスコンデンサとして機能し、電源ラインＡＬｄ，ＢＬｄを伝播するノイズ（ラジオノイズ等）を除去する。また、スイッチング回路Ｓ１０は、一般的に用いられ安価である、アナログＮチャネルスイッチ素子ＳＷ１，ＳＷ２とインバータ素子ＩＶ１〜ＩＶ３で構成されており、選択信号によって、図１の下表に示したように、容量素子Ｃ１の各電子回路ブロックＡ，Ｂへの接続状態を切り替える。図１下表に示すように、電子回路装置１０では、２個の電子回路ブロックＡ，Ｂに対して、容量素子Ｃ１の２つの接続状態の組み合わせを取りうる。

図１下表に示す接続状態は、電子回路ブロックＡ，Ｂについて言い換えれば、各電子回路ブロックＡ，Ｂにおいて容量素子Ｃ１が選択信号により経時的に時分割して接続されることとなる。これは、２個の電子回路ブロックＡ，Ｂが同時に動作していない場合に、特に効果的である。また、例えば動作していない電子回路ブロックＡにノイズ除去用の容量素子Ｃ１を接続しないことで、動作している電子回路ブロックＢから動作していない電子回路ブロックＡへのノイズの回り込みを抑制できる効果もある。

図１の電子回路装置１０においては、電源バイパスコンデンサとして機能する容量素子を１個とし、２個の各電子回路ブロックＡ，Ｂに対して、１個の容量素子Ｃ１が、選択信号によって図１の下表に示したように切り替え接続される。電子回路装置１０では、各電子回路ブロックＡ，Ｂのノイズ除去に必要な容量値の容量素子を、最大の容量値Ｃ_１の容量素子Ｃ１を２個の全電子回路ブロックＡ，Ｂに渡って共有させることで、十分なノイズ低減効果が得られる。また、電子回路装置１０のノイズ除去に必要な容量素子の占有面積を、１個の容量素子Ｃ１とすることで、最小化することができる。

図２は、別の電子回路装置の例で、電子回路装置１１の構成を模式的に示した図である。尚、図２に示す電子回路装置１１において、図１に示す電子回路装置１０と同様の部分については、同じ符号を付した。

図２に示す電子回路装置１１も、半導体チップ１に形成され、２個の電子回路ブロックＡ，Ｂを有している。２個の電子回路ブロックＡ，Ｂの電源ラインＡＬｄ，ＢＬｄと接地ラインＡＬｇ，ＢＬｇの間には、１個の容量素子Ｃ１と、図中に点線で囲ったスイッチング回路Ｓ１１とが、挿入配置されている。図２の電子回路装置１１における容量素子Ｃ１は、図１の電子回路装置１０における容量素子Ｃ１と同じもので、電源バイパスコンデンサとして機能し、電源ラインＡＬｄ，ＢＬｄを伝播するノイズを除去する。一方、図２の電子回路装置１１におけるスイッチング回路Ｓ１１は、図１の電子回路装置１０におけるスイッチング回路Ｓ１０と異なり、アナログＮチャネルスイッチ素子ＳＷ１，ＳＷ２とインバータ素子ＩＶ１，ＩＶ２だけで構成されており、２つの選択信号ａ，ｂによって、図２の下表に示したように、容量素子Ｃ１の各電子回路ブロックＡ，Ｂへの接続状態を切り替える。図２下表に示すように、電子回路装置１１では、２個の電子回路ブロックＡ，Ｂに対して、容量素子Ｃ１の４つの接続状態の組み合わせを取りうる。

このように、図２の電子回路装置１１では、図１の電子回路装置１０に較べて、容量素子Ｃ１と電子回路ブロックＡ，Ｂの接続状態の組み合わせにおける自由度が高められている。尚、図２の電子回路装置１１においても、１個の容量素子Ｃ１を２個の電子回路ブロックＡ，Ｂに渡って共有させることで、十分なノイズ低減効果が得られると共に、電子回路装置１０のノイズ除去に必要な容量素子の占有面積を最小化できることは言うまでもない。

図１と図２に示す電子回路装置１０，１１のように、容量素子とスイッチング回路を有する電子回路装置においては、各電子回路ブロックＡ，Ｂに対して専用の容量素子を配置して、スイッチング回路により、接続時間だけを制御することもできる。しかしながら、図１と図２の電子回路装置１０，１１のように、所定の容量素子が、スイッチング回路により、２個以上の電子回路ブロックに切り替え接続されることが好ましい。このように容量素子を２個以上の電子回路ブロックに渡って共有させることで、複数個の電子回路ブロックのそれぞれに専用の容量素子を配置する場合に較べて、必要な容量素子の数を削減することができる。

図３は、別の電子回路装置の例で、電子回路装置１２の構成を模式的に示した図である。尚、図３に示す電子回路装置１２においても、図１と図２に示す電子回路装置１０，１１と同様の部分については、同じ符号を付した。

図３に示す電子回路装置１２も、図１と図２に示す電子回路装置１０，１１と同様に、半導体チップ１に形成され、２個の電子回路ブロックＡ，Ｂを有している。一方、図１と図２に示す電子回路装置１０，１１では、電源ラインＡＬｄ，ＢＬｄと接地ラインＡＬｇ，ＢＬｇの間に１個の容量素子Ｃ１が挿入配置されていた。これに対して、図３に示す電子回路装置１２では、電源ラインＡＬｄ，ＢＬｄと接地ラインＡＬｇ，ＢＬｇの間に、２個の容量素子Ｃ２，Ｃ３が挿入配置されている。

図３の電子回路装置１２におけるスイッチング回路Ｓ１２は、アナログＮチャネルスイッチ素子ＳＷ１〜ＳＷ４とインバータ素子ＩＶ１〜ＩＶ４で構成されており、２つの選択信号ａ，ｂによって、図３の下表に示したように、容量素子Ｃ２，Ｃ３の各電子回路ブロックＡ，Ｂへの接続状態を切り替える。すなわち、図３下表に示したように、電子回路装置１２においては、スイッチング回路Ｓ１２により、２個の容量素子Ｃ２，Ｃ３の各容量値Ｃ_２，Ｃ_３が足し合わされ（Ｃ_２＋Ｃ_３）、２個の各電子回路ブロックＡ，Ｂに対して、切り替え接続されるように構成されている。

図３の電子回路装置１２では、各電子回路ブロックＡ，Ｂに必要な容量値の容量素子を、図１と図２に示した最大の容量値Ｃ１の容量素子Ｃ１とし、この容量素子Ｃ１を２個の小さな容量値Ｃ_２，Ｃ_３の容量素子Ｃ２，Ｃ３に分割して、全電子回路ブロックＡ，Ｂに渡って共有させている。これによって、十分なノイズ低減効果が得られると共に、電子回路装置１２のノイズ除去に必要な容量素子の占有面積を最小化することができる。尚、２個の小さな容量値Ｃ_２，Ｃ_３の容量素子Ｃ２，Ｃ３は、電子回路装置１２が搭載される半導体チップ１の開いたスペースに適宜分散して配置することができる。これによって、電子回路装置１２は、容量素子の配置に関する自由度がより高められた電子回路装置となっている。

図４は、別の電子回路装置の例で、電子回路装置１３の構成を模式的に示した図である。尚、図４に示す電子回路装置１３において、図３に示す電子回路装置１２と同様の部分については、同じ符号を付した。

図４に示す電子回路装置１３は、図３に示す電子回路装置１２と同様に、電源ラインＡＬｄ，ＢＬｄと接地ラインＡＬｇ，ＢＬｇの間に、２個の容量素子Ｃ２，Ｃ３が挿入配置されている。図４の電子回路装置１３におけるスイッチング回路Ｓ１３は、アナログＮチャネルスイッチ素子ＳＷ１〜ＳＷ４とインバータ素子ＩＶ１〜ＩＶ６で構成されており、２つの選択信号ａ，ｂによって、図４の下表に示したように、容量素子Ｃ２，Ｃ３の各電子回路ブロックＡ，Ｂへの接続状態を切り替える。すなわち、図４下表に示したように、電子回路装置１３においては、スイッチング回路Ｓ１３により、２個の容量素子Ｃ２，Ｃ３の各容量値Ｃ_２，Ｃ_３が組み合わせを変えて足し合わされ、２個の各電子回路ブロックＡ，Ｂに対して、切り替え接続されるように構成されている。

このように、図４の電子回路装置１３においては、各電子回路ブロックＡ，Ｂにおいて、接続される容量素子Ｃ２，Ｃ３、従ってその容量値Ｃ_２，Ｃ_３，Ｃ_２＋Ｃ_３を経時的に切り替えることができ、容量素子Ｃ２，Ｃ３の配置に関する自由度だけでなく、容量素子の容量値に関する自由度も高められた電子回路装置となっている。

以上のように、図１〜図４に示した本発明の電子回路装置１０〜１３は、電子回路ブロックＡ，Ｂと容量素子Ｃ１〜Ｃ３が同じ半導体チップ１に形成された小型の電子回路装置である。図１〜図４の電子回路装置１０〜１３においては、各電子回路ブロックＡ，Ｂの電源ラインＡＬｄ，ＢＬｄと接地ラインＡＬｇ，ＢＬｇの間に容量素子Ｃ１〜Ｃ３が挿入配置されているため、各電子回路ブロックＡ，Ｂと主電源ラインＭＬｄの間で出入りする、電源ラインＡＬｄ，ＢＬｄを介した伝播ノイズを除去することができる。

また、図１〜図４の電子回路装置１０〜１３においては、大きな面積を占有する容量素子Ｃ１〜Ｃ３に対して、各電子回路ブロックＡ，Ｂへの接続状態を切り替えるためのスイッチング回路Ｓ１０〜Ｓ１３が挿入配置されている。このスイッチング回路Ｓ１０〜Ｓ１３により、容量素子Ｃ１〜Ｃ３の各電子回路ブロックＡ，Ｂへの接続状態を、容量素子Ｃ１〜Ｃ３と電子回路ブロックＡ，Ｂの組み合わせ接続状態および各電子回路ブロックＡ，Ｂにおける経時的な接続状態の両面で、切り替えることができる。

尚、スイッチング回路Ｓ１０〜Ｓ１３の占有面積は小さくてすむ。このため、電子回路装置１０〜１３は、上述したように、チップ面積を増大することなく十分なノイズ低減効果が得られると共に、容量素子Ｃ１〜Ｃ３の容量値Ｃ_１〜Ｃ_３および配置に関する自由度が高められた電子回路装置とすることができる。

尚、図１〜図４の電子回路装置１０〜１３は、いずれも半導体チップ１に２個の電子回路ブロックＡ，Ｂが形成されていたが、本発明における電子回路装置はこれに限らず、半導体チップ１に形成される電子回路ブロックの数は任意の複数個であってよい。

図５〜図７は、電子回路ブロックが３個形成された電子回路装置の例で、それぞれ、電子回路装置１４〜１６の構成を模式的に示した図である。尚、図５〜図７に示す電子回路装置１４〜１６において、図１〜図４に示す電子回路装置１０〜１３と同様の部分については、同じ符号を付した。

図５〜７に示す電子回路装置１４〜１６は、３個の電子回路ブロックＡ〜Ｃを有している。また、各電子回路ブロックＡ〜Ｃは、主電源ラインＭＬｄおよび主接地ラインＭＬｇから分岐する各分岐ラインＡＬｄ，ＡＬｇ，ＢＬｄ，ＢＬｇ，ＣＬｄ，ＣＬｇを、それぞれの電源ラインＡＬｄ，ＢＬｄ，ＣＬｄおよび接地ラインＡＬｇ，ＢＬｇ，ＣＬｇとしている。各電子回路装置１４〜１６も、図１〜４の電子回路装置１０〜１３と同様に、電子回路ブロックＡ〜Ｃと容量素子Ｃ４〜Ｃ７とが同じ半導体チップ１に形成されてなる、小型の電子回路装置である。

図５の電子回路装置１４は、図１および図２の電子回路装置１０，１１と同様に、３個の電子回路ブロックＡ〜Ｃの電源ラインＡＬｄ〜ＣＬｄと接地ラインＡＬｇ〜ＣＬｇの間に、１個の容量素子Ｃ４と、図中に点線で囲ったスイッチング回路Ｓ１４とが、挿入配置されてなる電子回路装置である。スイッチング回路Ｓ１４は、選択信号ａ〜ｃによって、図５の下表に示したように、容量素子Ｃ４の各電子回路ブロックＡ〜Ｃへの接続状態を切り替える。

図６の電子回路装置１５は、３個の電子回路ブロックＡ〜Ｃの電源ラインＡＬｄ〜ＣＬｄと接地ラインＡＬｇ〜ＣＬｇの間に、３個の容量素子Ｃ５〜Ｃ７と、図中に点線で囲ったスイッチング回路Ｓ１５とが、挿入配置されてなる電子回路装置である。図６のスイッチング回路Ｓ１５は、図３のスイッチング回路Ｓ１２と同様にして、選択信号ａ〜ｃによって図６の下表に示したように３個の容量素子Ｃ５〜Ｃ７の各容量値Ｃ_５〜Ｃ_７を足し合わせる（Ｃ_５＋Ｃ_６＋Ｃ_７）ようにして、各電子回路ブロックＡ〜Ｃへの接続状態を切り替える。

図７の電子回路装置１６は、３個の電子回路ブロックＡ〜Ｃの電源ラインＡＬｄ〜ＣＬｄと接地ラインＡＬｇ〜ＣＬｇの間に、３個の容量素子Ｃ５〜Ｃ７と、図中に点線で囲ったスイッチング回路Ｓ１６とが、挿入配置されてなる電子回路装置である。図７のスイッチング回路Ｓ１６は、図４のスイッチング回路Ｓ１３と同様にして、選択信号ａ〜ｃによって図７の下表に示したように３個の容量素子Ｃ５〜Ｃ７の各容量値Ｃ_５〜Ｃ_７について組み合わせを変えて足し合わせるようにして、各電子回路ブロックＡ〜Ｃへの接続状態を切り替える。

尚、図５〜図７に示す電子回路装置１４〜１６のそれぞれの効果については、図１〜図４に示す電子回路装置１０〜１３において説明した効果と同様であり、その説明は省略する。

本発明の電子回路装置の一例で、電子回路装置１０の構成を模式的に示した図である。 別の電子回路装置の例で、電子回路装置１１の構成を模式的に示した図である。 別の電子回路装置の例で、電子回路装置１２の構成を模式的に示した図である。 別の電子回路装置の例で、電子回路装置１３の構成を模式的に示した図である。 別の電子回路装置の例で、電子回路装置１４の構成を模式的に示した図である。 別の電子回路装置の例で、電子回路装置１５の構成を模式的に示した図である。 別の電子回路装置の例で、電子回路装置１６の構成を模式的に示した図である。 従来の電子回路装置の例で、電子回路装置９０の構成を模式的に示した図である。

符号の説明

９０，１０〜１６ 電子回路装置
１ 半導体チップ
ＭＬｄ 主電源ライン
ＭＬｇ 主接地ライン
Ａ〜Ｃ 電子回路ブロック
ＡＬｄ〜ＣＬｄ 電源ライン
ＡＬｇ〜ＣＬｇ 接地ライン
Ｃ１〜Ｃ７，ＣＡ，ＣＢ 容量素子
Ｓ１０〜Ｓ１６ スイッチング回路
ａ〜ｃ 選択信号

Claims (6)

1. 半導体チップに形成されてなる電子回路装置であって、
   主電源ラインおよび主接地ラインから分岐する各分岐ラインをそれぞれの電源ラインおよび接地ラインとする電子回路ブロックを、複数個有してなり、
   前記複数個の電子回路ブロックの電源ラインと接地ラインの間に、容量素子と、当該容量素子の各電子回路ブロックへの接続状態を切り替えるスイッチング回路とが、挿入配置されてなることを特徴とする電子回路装置。
2. 前記容量素子が、前記スイッチング回路により、２個以上の前記電子回路ブロックに切り替え接続されることを特徴とする請求項１に記載の電子回路装置。
3. 前記容量素子が、１個であり、
   前記複数個の各電子回路ブロックに対して、前記１個の容量素子が、切り替え接続されることを特徴とする請求項１または２に記載の電子回路装置。
4. 前記容量素子が、複数個であり、
   前記複数個の各電子回路ブロックに対して、前記複数個の容量素子の各容量値が足し合わされ、切り替え接続されることを特徴とする請求項１または２に記載の電子回路装置。
5. 前記容量素子が、複数個であり、
   前記複数個の各電子回路ブロックに対して、前記複数個の容量素子の各容量値が組み合わせを変えて足し合わされ、切り替え接続されることを特徴とする請求項１または２に記載の電子回路装置。
6. 前記スイッチング回路が、アナログＮチャネルスイッチ素子とインバータ素子で構成されてなることを特徴とする請求項１乃至５のいずれか一項に記載の電子回路装置。

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