CN218938956U - 一种cmos模拟开关芯片以及电子设备 - Google Patents

Abstract

本申请公开了一种CMOS模拟开关芯片以及电子设备，CMOS模拟开关芯片版图结构包括第一版图区，以及被第一版图区所环绕、并在第一方向上依次设置的第二版图区至第六版图区；第一版图区用于实现外部的控制信号和待传输信号的输入、以及内部信号的输出；第二版图区用于接收控制信号并传输至第三版图区；第三版图区用于根据来自于第二版图区的信号实现信号的锁存或传输；第四版图区用于接收来自于第三版图区的信号并实现信号的多选一传输以及电平反相处理；第五版图区用于接收来自于第四版图区的信号并实现信号的电平转换，产生栅控信号；第六版图区用于响应于栅控信号的控制，选择是否开启传输通道，以将待传输信号经由第一版图区输出。

Description

一种CMOS模拟开关芯片以及电子设备

技术领域

本申请涉及集成电路技术领域，更具体的说，涉及一种CMOS(ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体)模拟开关芯片以及电子设备。

背景技术

随着数字集成电路与模拟集成电路的快速发展，人们逐渐意识到将模拟信号转换成数字信号后再进行处理的重要性，模拟开关作为模拟信号与数字信号之间的桥梁，越来越受到人们的重视。理想的模拟开关，其导通电阻和开关延迟时间为零，而现实中的模拟开关是不可能达到这种要求的，但是为了尽可能地减小导通电阻和开关延迟时间，人们在不断探索不同的途径，研发各种技术手段以最大可能地满足这一应用需求，其中合理的版图布局就是途径之一，反之不合理的版图布局会增大延迟时间与导通电阻。

CMOS模拟开关主要应用在以下几个方面：1)数据的处理主要是依靠电子计算机，数据无论从计算机到控制执行端，还是从各种传感器到计算机，都需要模拟开关来建立计算机和模拟端之间的桥梁；2)模拟仪表为了取得高精度的测量结果，需要高性能的模拟开关；3)在各种移动通信装备中，需要模拟开关对音频或视频信号进行模拟信号与数字信号之间转换；4)模拟开关还广泛应用于采样保持电路、信号的多路传输系统、N通路的滤波器等电路中。

CMOS模拟开关被广泛应用于上述诸多领域，因此如何提供一种合理版图布局的CMOS模拟开关芯片，以合理的版图布局实现较小的延迟时间和导通电阻，是集成电路领域亟待解决的问题。

实用新型内容

有鉴于此，本申请提供了一种CMOS模拟开关芯片以及电子设备，方案如下：

一种CMOS模拟开关芯片，其版图结构包括第一版图区，以及被第一版图区所环绕、并在第一方向上依次设置的第二版图区至第六版图区；其中：

第一版图区为端口版图区，用于实现外部的控制信号和待传输信号的输入、以及内部信号的输出；

第二版图区为输入电路版图区，用于接收控制信号并传输至第三版图区；

第三版图区为锁存器版图区，用于根据来自于第二版图区的信号实现信号的锁存或传输；

第四版图区为译码器版图区，用于接收来自于第三版图区的信号并实现信号的多选一传输以及电平反相处理；

第五版图区为电平变换与栅控版图区，用于接收来自于第四版图区的信号并实现信号的电平转换，产生栅控信号；

第六版图区为传输通道版图区，用于响应于栅控信号的控制，选择是否开启传输通道，以将待传输信号经由第一版图区输出。

优选的，在上述CMOS模拟开关芯片中，第一版图区为方框结构；方框结构包括：在第一方向上相对的第一内边和第二内边；在第二方向上相对的第三内边和第四内边；第二方向垂直于第一方向；

第二版图区与第一内边相邻设置；第六版图区与第二内边相邻设置；在第一方向上，第三版图区、第四版图区、第五版图区依次位于第二版图区与第六版图区之间。

优选的，在上述CMOS模拟开关芯片中，第五版图区为两个，且均为矩形，两个第五版图区基于平行于第一方向的直线对称；

第四版图区为两个，且均为L形，两个第四版图区基于平行于第一方向的直线对称；

其中，一个第四版图区围绕一个第五版图区相邻的两侧，另一个第四版图区围绕另一个第五版图区相邻的两侧。

优选的，在上述CMOS模拟开关芯片中，在第一版图区至第六版图区中，每相邻两个版图区之间具有预设距离。

优选的，在上述CMOS模拟开关芯片中，第二版图区与第一版图区之间具有第一预设距离，第一预设距离的范围是60μm-80μm；

第三版图区与第二版图区之间具有第二预设距离，第二预设距离的范围是5μm-10μm；

第四版图区与第三版图区之间具有第三预设距离，第四版图区与第五版图区具有第三预设距离，第三预设距离的范围是10μm-20μm；

第五版图区与第六版图区之间具有第四预设距离，第四预设距离的范围是30μm-40μm；

第六版图区与第一版图区之间具有第一预设距离。

优选的，在上述CMOS模拟开关芯片中，第一版图区包括控制端口；

第三版图区包括锁存器以及译码器中的反相器；

第二版图区包括多个输入电路模块，输入电路模块包括多个支路，每个所述支路包括多级反相器；多级反相器连接在控制端口与锁存器之间。

优选的，在上述CMOS模拟开关芯片中，第三版图区包括：锁存器以及译码器中的反相器；

第四版图区包括：译码器中除反相器之外的部分，以及电平变换电路中的反相器；

第五版图区包括：电平变换电路中除反相器之外的部分，以及用于产生栅控信号的栅控电路。

优选的，在上述CMOS模拟开关芯片中，第六版图区包括多个传输通道电路，传输通道电路包括传输PMOS管和传输NMOS管。

优选的，在上述CMOS模拟开关芯片中，第二版图区至第六版图区中均具有多个MOS管，

MOS管具有衬底保护环。

优选的，在上述CMOS模拟开关芯片中，同一版图区中，相邻两个MOS管的衬底保护环具有公共部分。

本申请还提供了一种电子设备，包括上述任一项的CMOS模拟开关芯片。

通过上述描述可知，本申请技术方案提供的CMOS模拟开关芯片基于模拟开关的电路结构和信号传输方向，将芯片版图分为六个版图区域，并将其按输入电路版图区、锁存器版图区、译码器版图区、电平变换与栅控版图区、以及传输通道版图区在第一方向上依次排布，使得芯片版图中具有连接关系的两个版图区相邻设置，缩短了信号线的长度，从而降低延迟时间和导通电阻。另外，使具有连接关系的两版图区相邻设置，还可以避免信号线的交叉，进而避免信号之间的互扰。这样的设置同时还能够使得版图布局紧凑，最大限度的减小芯片面积，便于芯片小型化设计。

附图说明

图1为本申请实施例提供的一种CMOS模拟开关芯片所采用的版图结构；

图2为本申请实施例提供的CMOS模拟开关芯片中单4选1带锁存模拟开关的电路功能框图；

图3为本申请实施例提供的一种芯片管脚排布示意图；

图4为本申请实施例提供的CMOS模拟开关芯片中MOS管的纵剖结构示意图；

图5为图4所示MOS管的俯视图。

具体实施方式

下面结合附图，对本申请中的实施例进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请提供方案的一部分，而不是全部。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

参考图1所示，本申请实施例提供的CMOS模拟开关芯片100的版图结构包括：

端口版图区110，位于整个版图区的边缘区域；被端口版图区110所环绕、并在第一方向(图1中由左至右的方向)上依次设置的输入电路版图区120、锁存器版图区130、译码器版图区140、电平变换与栅控版图区150、以及传输通道版图区160。以下为方便阐释，也将端口版图区110称为第一版图区，将输入电路版图区120称为第二版图区，将锁存器版图区130称为第三版图区，将译码器版图区140称为第四版图区，将电平变换与栅控版图区150称为第五版图区，将传输通道版图区160称为第六版图区。

在上述版图区中，端口版图区110用于实现外部的控制信号和待传输信号的输入、以及内部信号的输出，如将来自于外部的控制信号传输至输入电路版图区120，将来自于外部的待传输信号传输至传输通道版图区160，并用于将来自于传输通道版图区160的信号输出；

输入电路版图区120用于增大电路驱动能力，降低信号延迟时间，并将控制信号输出至锁存器版图区130；

锁存器版图区130用于根据来自于输入电路版图区120的信号实现信号的锁存或传输，如对输入至锁存器版图区130的控制信号进行锁存或传输；

译码器版图区140用于接收来自于锁存器版图区130的信号并实现信号的多选一传输以及电平反相处理，如对输入至译码器版图区140的信号进行多选一传输以及电平反相处理；

电平变换与栅控版图区150用于接收来自于译码器版图区140的信号并实现信号的电平转换，产生栅控信号，如将经过电平反相处理的信号进行电平转换，产生栅控信号；

传输通道版图区160用于响应栅控信号的控制，选择是否开启传输通道，以将待传输信号经由端口版图区110输出。

本申请实施例基于模拟开关的电路结构，将芯片版图分为六个版图区域，并将输入电路版图区120、锁存器版图区130、译码器版图区140、电平变换与栅控版图区150、以及传输通道版图区160在第一方向上依次排布，使得芯片版图中具有连接关系的两个版图区相邻设置，缩短了二者之间信号线的长度，从而降低延迟时间和导通电阻。另外，将具有连接关系的两版图区相邻设置，还可以避免信号线的交叉，进而避免不同信号之间的互扰。这样的设置同时还能够使得版图布局紧凑，最大限度的减小芯片面积，便于芯片小型化设计。

进一步参考图1，第一版图区为方框结构，且环绕第二版图区至第六版图区域；即输入电路版图区120、锁存器版图区130、译码器版图区140、电平变换与栅控版图区150、以及传输通道版图区160均位于方框结构所包围的区域内。

具体地，方框结构包括：在第一方向上相对的第一内边和第二内边；在第二方向上相对的第三内边和第四内边；第二方向垂直于第一方向，且平行于CMOS模拟开关芯片表面。为方便描述和阐述，本实施例中，将图1中由左至右的方向定义为第一方向，将图1中纵向如由上至下定义为第二方向，第一内边为方框结构的左侧内边，第二内边为方框结构的右侧内边，第三内边为方框结构的上侧内边，第四内边为方框结构的下侧内边。

第二版图区与第六版图区分别位于方框结构内的左右两侧或右左两侧，本实施例中，参考图1，输入电路版图区120与第一内边相邻设置；传输通道版图区160与第二内边相邻设置；在第一方向上，锁存器版图区130、译码器版图区140和电平变换与栅控版图区150依次位于输入电路版图区120与传输通道版图区160之间。

本申请实施例中，第一版图区，即端口版图区110分布在芯片版图的四周，便于端口版图区110中的端口与外部电路连接，以及便于端口版图区110中的端口与其它版图区之间的连接。在其它方式中，还可以设置端口版图区110为“匚”形，环绕其他五个版图区所在区域的三侧，或设置端口版图区为长条形，设置在其他五个版图区所在区域的同一侧。

第二版图区，即输入电路版图区120与端口版图区110的第一内边相邻设置。具体地，输入电路版图区120为长方形结构，其长边与端口版图区110的左侧区域相对，位于芯片的左侧区域。换言之，第二版图区的长边沿第二方向延伸，且第二版图区与第一版图区的第一内边相邻设置。

第三版图区，即锁存器版图区130为矩形，位于芯片版图的左侧区域，且位于输入电路版图区120背离端口版图区110的第一内边的一侧。换言之，第二版图区位于第三版图区与第一版图区的第一内边之间。锁存器版图区130为长方形，其长边与输入电路版图区120的长边相对设置，即第三版图区的长边沿第二方向延伸。

CMOS模拟开关芯片的版图结构中，第五版图区的数量为两个，即电平变换与栅控版图区150的数量为两个，电平变换与栅控版图区150为矩形，两个电平变换与栅控版图区150基于平行于第一方向的直线对称，如图1所示，两个电平变换与栅控版图区150基于二者之间的水平中线对称设置。

CMOS模拟开关芯片的版图结构中，第四版图区的数量为两个，即译码器版图区140的数量为两个，译码器版图区140为L形，两个译码器版图区140基于平行于第一方向的直线对称，如图1所示，在第一方向上，两个译码器版图区140位于芯片的中间区域，且两个译码器版图区140基于二者之间的水平中线对称设置。

其中，一个译码器版图区140环绕一个电平变换与栅控版图区150相邻的两侧，另一个译码器版图区140环绕另一个电平变换与栅控版图区150相邻的两侧。

如图1所示，译码器版图区140包括一体的第一部分和第二部分，第一部分和第二部分相互垂直为L形。两个译码器版图区140的第一部分都平行于第二方向，即如图1竖向设置，两个译码器版图区140的第二部分都平行于第一方向，即如图1水平设置。。

第六版图区，即传输通道版图区160为矩形，位于芯片版图的右侧区域，与端口版图区110的第二内边相邻设置。

如图1所示，在第一版图区至第六版图区中，每相邻两个版图区之间具有预设距离，用于相邻版图区的空间分离以及便于金属布线。

如上述，输入电路版图区120与端口版图区110相邻，二者之间具有第一预设距离，第一预设距离的范围具体可以是60μm-80μm；输入电路版图区120与端口版图区110在第一方向和第二方向上的距离可以均为第一预设距离，当然输入电路版图区120与端口版图区110在第一方向和第二方向上的距离可以相同或不同。

锁存器版图区130与输入电路版图区120相邻，二者之间具有第二预设距离，第二预设距离的范围是5μm-10μm。

译码器版图区140与锁存器版图区130相邻，译码器版图区140也与电平变换与栅控版图区150相邻。本实施例中，译码器版图区140与锁存器版图区130之间具有第三预设距离，译码器版图区140与电平变换与栅控版图区150具有第三预设距离，第三预设距离的范围是10μm-20μm。译码器版图区140与电平变换与栅控版图区150在第一方向和第二方向上的距离可以均为第三预设距离。译码器版图区140与两侧版图区之间的具体距离可以相同或者不同。

电平变换与栅控版图区150与传输通道版图区160相邻，二者之间具有第四预设距离，第四预设距离的范围是30μm-40μm。

传输通道版图区160与端口版图区110相邻，二者之间具有第一预设距离，第一预设距离的范围具体可以是60μm-80μm。

CMOS模拟开关芯片包括带锁存模拟开关电路，参考图2所示，CMOS模拟开关电路包括：

控制端口210，控制端口210包括锁存端口LATCH和地址端口，图2中示出了两个地址端口ADD1和ADD2；

输入电路模块220，输入电路模块220由三个支路构成，每个支路由多级反相器组成；输入电路模块220三个支路各自的三个输入端与控制端口210的三个输出端对应连接；

锁存器230，锁存器230的输入端与输入电路模块220的输出端连接；

译码器240，译码器240的输入端与锁存器230的输出端连接；

多路并行的电平变换电路250，电平变换电路250的输入端与译码器240的输出端连接；

传输通道电路260，传输通道电路260的输入端与电平变换电路250的输出端连接。传输通道电路260具有I/O端口。对于传输通道电路260各自独立的I/O端口，定义为输入/输出端口，图2中示出了四个传输通道电路260，分别具有输入/输出端口NO0/NO1/NO2/NO3；对于四个传输通道电路260共有的I/O端口，定义为输出/输入端口，图2中示出了四个传输通道电路260共有的输出/输入端口COM。

带锁存模拟开关中还包括电源端口以及静电保护结构，均为常规电路结构，图2中并未示出。

本申请实施例旨在提供CMOS模拟开关芯片中电路版图的布局设计，电路中的控制端口210、输入电路模块220、锁存器230、译码器240、多路并行的电平变换电路250、以及传输通道电路260的电路结构可以采用常规方式，本申请实施例对此不作具体限定。

对应图2所示电路结构，其真值表如表1所示。

表1真值表(X代表任意数值都可以)

当锁存端口为高电平时，按照地址端ADD1和ADD2来选通不同的传输通道。当锁存端口为低电平时地址信号被锁存，无论地址端如何切换，输出保持选通锁存前的传输通道状态。

本申请实施例提供的CMOS模拟开关芯片，具体可以为硅栅CMOS模拟开关，包括至少一个带锁存的模拟开关。CMOS模拟开关芯片可以包括双4选1带锁存模拟开关，即集成进两个4选1带锁存模拟开关。4选1带锁存模拟开关的电路图如图2所示。本申请实施例提供的CMOS模拟开关芯片，其版图布局设计如图1所示，即，将具有连接关系的两个版图区相邻设置，以尽可能缩短具有连接关系的两个版图区之间信号线的长度，从而减小导通电阻、缩短延迟时间。而且基于上述第一预设距离至第四预设距离，使得相邻两个版图区之间预设距离满足布线需求的同时，以较小距离实现空间分离，从而使得版图布局更加紧凑，芯片面积尽可能小，同时也带来生产成本的降低和生产效率的提升。

以下以包括双4选1带锁存模拟开关即集成两个4选1带锁存模拟开关为例，对本申请的CMOS模拟开关芯片进行说明。此时芯片内对应具有如图2所示的两个完全相同的电路，芯片中端口定义方式如表2所示(这里的端口与管脚等同)。

表2管脚定义

两个4选1带锁存模拟开关中，一个4选1带锁存模拟开关具有锁存端口地址端口ADD1A和ADD2A、输入/输出端口NO0A/NO1A/NO2A/NO3A、输出/输入端口COMA，另一个4选1带锁存模拟开关具有锁存端口地址端口ADD1B和ADD2B、输入/输出端口NO0B/NO1B/NO2B/NO3B、输出/输入端口COMB。

图3为本申请实施例提供的一种芯片管脚布局示意图，表2中20个管脚的布局方式参考图3所示。

以下结合图1和图2对CMOS模拟开关芯片的版图设计思路及工作原理做详细说明。

在CMOS模拟开关芯片中，端口版图区110包括：控制端口210、I/O端口、电源端口以及静电保护结构(如二极管)。将CMOS模拟开关芯片中的上述端口均设置在同一版图区，便于版图布局，且便于和外部电路的连接。

锁存器版图区130包括锁存器230以及译码器240中的反相器。输入电路版图区120包括多个输入电路模块220，输入电路模块2002包括多个支路，每个支路包括多级反相器。对于双4选1带锁存模拟开关，每个4选1带锁存模拟开关对应一个输入电路模块，对应的芯片的输入电路版图区120包括两个输入电路模块220。输入电路模块220由三个支路构成，每一路为多级反相器。多级反相器连接在控制端口210与锁存器230之间。如图2所示，4选1带锁存模拟开关电路中，锁存端口LATCH通过多级反相器与锁存器230的对应输入端口连接，地址端口ADD1和ADD2分别通过多级反相器与锁存器230的对应输入端口连接。

锁存器版图区130包括：锁存器230以及译码器240中的反相器。

译码器版图区140包括：1)译码器240中除反相器之外的部分，该部分为译码器240中的与非门电路结构；2)电平变换电路250中的反相器。

电平变换与栅控版图区150包括：1)电平变换电路250中除反相器之外的部分；2)用于产生栅控信号的栅控电路。

可选的，传输通道版图区160包括多个传输通道电路260，传输通道电路260包括传输PMOS管和传输NMOS管。传输通道电路260采用对称式传输通道，包括传输NMOS管和传输PMOS管，还可以包括传输PMOS管的衬底偏置结构。

输入电路版图区120、锁存器版图区130、译码器版图区140、电平变换与栅控版图区150、以及传输通道版图区160均具有多个MOS管。

本申请的CMOS模拟开关芯片中MOS管的结构设置如图4和图5所示。

图4为本申请实施例提供的CMOS模拟开关芯片中MOS管的纵剖结构示意图，图5为图4所示MOS管的俯视图，为了避免不同MOS管之间的干扰，并提高器件抗闩锁能力，如图4和图5所示，MOS管设置衬底保护环B。具体的，MOS管包括位于衬底内的源极S和漏极D，以及位于衬底上的栅极介质层(未图示)和栅极G，且在衬底中设有包围各个MOS管栅极G、源极S和漏极D的衬底保护环B。

在CMOS模拟开关中，每个MOS管都具有V+电位或是V-电位的衬底保护环B，在进行芯片版图布局时，除了根据图2所示电路的功能模块来进行版图区划分外，本实施例中，还将相同电位的衬底保护环B所对应的MOS管相邻设置，

这样如图5所示，相邻两个衬底保护环B具有共用部分，从而能够节约版图面积。此外，将不同电位的衬底保护环B隔开一定距离，使得不同电位的阱之间具有足够的距离，以防止闩锁效应，提高产品的可靠性。且芯片中相邻版图区之间的预设距离也可以将不同电位的MOS管隔开，同时也为相邻版图区预留足够的布线空间。

需要说明的是，本申请实施例中，V+电位与V-电位是两个符号相反的设定电位，可以基于需求设定，本申请实施例对此不作限定，如可以设定V+是+5V，V-是-5V。

基于隔离和布线需要，设置相邻两个版图区之间的预设距离。第一预设距离至第四预设距离采用上述数值范围时，能够以较小宽度的预设间距实现不同电位的MOS管的隔离和芯片的布线需要。

本申请实施例CMOS模拟开关芯片中各端口基于封装需求按照一定顺序在端口版图区110进行排列，以便于后续封装。芯片版图布局中，布线需要考虑信号的走向，在端口版图区110中控制端口210的信号(即锁存端口和地址端口ADD1/ADD2对应的信号)需要按照端口版图区110→输入电路版图区120→锁存器版图区130→译码器版图区140→电平变换与栅控版图区150→传输通道版图区160的顺序进行传递。带锁存模拟开关的电平(即I/O端口对应的信号)按照端口版图区110→传输通道版图区160→端口版图区110的顺序进行传递。

通过本申请实施例如图1所示版图的合理布局，可以使得信号在各个版图区之间以最短距离、最快速度、无相互干扰地传递。

反之，如果版图布局欠缺合理，即各版图区未按照上述信号传递方向依次排布，不仅加长了延迟时间，也会令布线变得更加复杂，因而一方面会浪费芯片面积，另一方面将导致导通电阻增大，使产品性能下降或失效。

以4选1带锁存模拟开关为例，如图2所示，输入到锁存端口的信号决定是否锁存，输入到地址端口ADD1/ADD2的信号决定选通4个通道中的哪一个通道。锁存端口和地址端口ADD1/ADD2统称为控制端口210，位于端口版图区110。控制信号由端口版图区110向输入电路版图区120传递。控制信号经过输入电路版图区120的多级反相器处理后，传至锁存器版图区130中的锁存器230。无论锁存与否，译码器版图区140中的译码器240都会接收来自锁存器230的信号，译码器240以此产生一路对应的有效信号输出至电平变换与栅控版图区150中的电平变换电路250。最后经过电平变化处理后的信号进入传输通道版图区160中的传输通道260(此信号是控制信号，没有在传输通道中传输，而是控制传输通道是否导通)。在某一传输通道260导通时，由输入/输出端口(I/O端口)输入的待传输信号，经过传输通道260，然后由输出/输入端口输出，或由输出/输入端口输入，经过传输通道260后再由输入/输出端口输出。即按照从端口版图区110→传输通道版图区160→端口版图区110的顺序进行传递。

本申请实施例中，端口版图区110分别与输入电路版图区120和传输通道版图区160连接，输入电路版图区120与锁存器版图区130连接，锁存器版图区130与译码器版图区140连接，译码器版图区140与电平变换与栅控版图区150连接，电平变换与栅控版图区150与传输通道版图区160连接。

一种版图布局中，如图1所示，端口版图区110为环形或是方框结构，分布在芯片四周；输入电路版图区120、锁存器版图区130位于芯片的左侧区域；译码器版图区140、电平变换与栅控版图区150都具有两个，分别位于芯片的中间区域的上下两侧；传输通道版图区160位于芯片右侧区域。

端口版图区110包括锁存端口、地址端口、输入/输出端口、输出/输入端口、电源端口、以及各个端口的静电保护结构。考虑到上述各个版图区的连接关系，为了方便信号的输入与输出，以及考虑到输入/输出端口数量较多，为了与管壳压焊连接方便，避免压焊失误，所以端口版图区110分布在版图四周。端口版图区110可以为封闭的环形如方框结构，也可以不为封闭的环形结构，只需满足在其它版图区的外围并且便于管壳压焊连接即可。

输入电路版图区120与端口版图区110相连，因此输入电路版图区120设置在端口版图区110内周所限定的区域内，并靠近控制端口210一侧设置，以便于接收来自于端口版图区110的控制端口210的控制信号。如上述，输入电路版图区120与端口版图区110之间具有第一预设距离，该预设距离一为60μm-80μm，在该数值范围条件下，可以以较小宽度的隔离距离实现该两版图区之间的隔离以及布线需求。

对于包括双4选1带锁存模拟开关的芯片，其输入电路版图区120包括六组多级反相器。一个4选1带锁存模拟开关的三组多级反相器分为锁存端的一组与地址端的两组，锁存端的信号决定是否锁存，两组地址端信号通过组合实现四选一。多级反相器作为缓冲器，起到增大电路驱动能力以及改善延迟时间的作用。当然，若为双八选一带锁存模拟开关，则需八组多级反相器。

锁存器版图区130的锁存器230用于接收来自于锁存器版图区130的多级反相器处理后的信号并锁存处理(当需要锁存时)，然后输出给译码器140的反相器。本实施例中，锁存器版图区130包括：锁存器230以及译码器240中的反相器，用于实现锁存功能，锁存功能为锁存时保持锁存前的开关选择状态，不受地址端的影响。之所以将译码器240的反相器设置在锁存器版图区130，是因为锁存器230输出部分与译码器240的反相器部分连接关系较为简单，即不需要为布线预留出空间，这样设置压缩了空间，减小了芯片面积。

锁存器版图区130与输入电路版图区120相邻设置，如上述锁存器版图区130与输入电路版图区120之间具有第二预设距离，该预设距离的取值范围是5μm-10μm，在该数值范围条件下，可以以较小宽度实现该两版图区之间的隔离以及布线需求。

译码器版图区140用于实现多选一的功能。具体地，译码器版图区140包括：译码器240中除反相器之外的部分，该部分主要为构成译码器240的与非门；电平变换电路250中的反相器。为了实现四选一功能，译码器240可以选用二四译码器；为了实现八选一功能，则译码器240可以选择三八译码器。

译码器240中的与非门接收来自锁存器版图区130输出的信号，进行处理后传递给电平变换电路250中的反相器，进行电平逻辑反相处理(将高电平变为低电平，将低电平变为高电平)后，输出给电平变换与栅控版图区150。

由于电平变换电路250的反相器中NMOS管电位为GND，而电平变换电路250除反相器之外的其他NMOS管的电位是V-，译码器240中NMOS管电位也是GND，所以将电平变换电路250中的反相器与译码器240中除反相器之外的电路都设置在译码器版图区140，能够减小芯片面积，也可以便于不同电位的阱隔开预设距离，防止闩锁效应，增加器件可靠性。

设置具有两个L形的译码器版图区140，能够使得整个芯片面积较小，每个版图区都不会过分的细长而影响整体的形状，相当于将一个细长的矩形中间部分向右侧折叠了90°，形成了译码器版图区140的L形状，这样依然可以满足上述所需的电路连接关系，且两个译码器版图区140都和锁存器版图区130相邻，且两个译码器版图区140分别和所对应的一个电平变换与栅控版图区150相邻。译码器版图区140与锁存器版图区130之间、以及与电平变换与栅控版图区150之间都具有第三预设距离，该预设距离为10μm-20μm，在该数值范围条件下，可以以较小宽度的隔离距离实现译码器版图区140与相邻版图区之间的隔离以及布线需求。

两个译码器版图区140的电路完全一致。输入电路版图区120与锁存器版图区130也可以均是由上下两块完全相同的矩形拼成的大矩形。电平变换与栅控版图区150被译码器版图区140分隔开，两个电平变换与栅控版图区150具有相同的电路结构。

电平变换与栅控版图区150包括：电平变换电路250中除反相器之外的部分；用于产生栅控信号的栅控电路。电平变换与栅控版图区150中，电平变换电路250中除反相器之外的部分接收译码器版图区140的输出信号，经过工作电压的转换处理后，输出至栅控电路，通过栅控电路控制传输通道版图区160中传输通道电路260的通断。

电平变换与栅控版图区150与传输通道版图区160具有第四预设距离，该预设距离为30μm-40μm，在该数值范围条件下，可以以较小宽度的隔离距离实现译码器版图区140与传输通道版图区160之间的隔离以及布线需求。

传输通道版图区160包括多个传输通道电路260，用于模拟开关传输电平信号。传输通道版图区160包括组成传输通道的一个PMOS管和一个NMOS管(为方便区分，将此PMOS管和NMOS管分别称为传输PMOS管以及传输NMOS管)。传输通道版图区160还包括传输PMOS管的衬底偏置结构，以防止衬底偏压效应。

传输通道版图区160与端口版图区110相连，电平变换与栅控版图区150输出的信号控制传输通道的通断，模拟开关的电平信号依次按照端口版图区110的输入/输出端口(输出/输入端口)、传输通道版图区160、端口版图区110的输出/输入端口(输入/输出端口)顺序进行传输。

传输通道版图区160与端口版图区110具有第四预设距离，该预设距离为60μm-80μm，在该数值范围条件下，可以以较小宽度的隔离距离实现传输通道版图区160与端口版图区110之间的隔离以及布线需求。

通过上述描述可知，本申请实施例CMOS模拟开关芯片，其版图结构中，沿着信号传输方向进行各版图区的排布，并通过控制相邻版图区之间的距离，能够使得各个版图区布局合理，尺寸适中，从而在实现芯片高性能和高可靠性的同时，最大限度的降低芯片的面积以及制作成本。进一步，通过在每个MOS管周围设置衬底保护环B，有效减小器件寄生效应，增强器件抗闩锁能力，提高器件的可靠性。

需要说明的是，CMOS模拟开关芯片可以集成2选1模拟开关、4选1模拟开关、8选1模拟开关、以及16选1等带锁存模拟开关中的至少一种，不局限于上述4选1带锁存模拟开关的方案。不同模拟开关对应设置不同版图尺寸，如采用8选1带锁存模拟开关，需要输入电路版图区120集成八组多级反相器，同时由于集成的模块数量和结构不同，可以根据实际需求对各个版图区进行形状和/或尺寸的调整，比如此时译码器版图区140可以设置为矩形，即将图1中两个L形译码器版图区140合并为矩形结构。

本申请另一实施例还提供了一种电子设备，电子设备包括上述实施例的CMOS模拟开关芯片。

其中，电子设备可以为信号切换装置、采样电路装置等。

本说明书中各个实施例采用递进、或并列、或递进和并列结合的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的电子设备而言，由于其与实施例公开的CMOS模拟开关芯片相对应，所以描述的比较简单，相关之处参见CMOS模拟开关芯片对应部分说明即可。

需要说明的是，在本文中，诸如“第一”、“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (11)

1.一种CMOS模拟开关芯片，其特征在于，其版图结构包括第一版图区，以及被所述第一版图区所环绕、并在第一方向上依次设置的第二版图区至第六版图区；其中：

第一版图区为端口版图区，用于实现外部的控制信号和待传输信号的输入、以及内部信号的输出；

第二版图区为输入电路版图区，用于接收所述控制信号并传输至第三版图区；

第三版图区为锁存器版图区，用于根据来自于第二版图区的信号实现信号的锁存或传输；

第四版图区为译码器版图区，用于接收来自于第三版图区的信号并实现信号的多选一传输以及电平反相处理；

第五版图区为电平变换与栅控版图区，用于接收来自于第四版图区的信号并实现信号的电平转换，产生栅控信号；

第六版图区为传输通道版图区，用于响应于所述栅控信号的控制，选择是否开启传输通道，以将所述待传输信号经由第一版图区输出。

2.根据权利要求1所述的CMOS模拟开关芯片，其特征在于，所述第一版图区为方框结构；所述方框结构包括：在所述第一方向上相对的第一内边和第二内边；在第二方向上相对的第三内边和第四内边；所述第二方向垂直于所述第一方向；

所述第二版图区与所述第一内边相邻设置；所述第六版图区与所述第二内边相邻设置；在所述第一方向上，所述第三版图区、所述第四版图区、所述第五版图区依次位于所述第二版图区与所述第六版图区之间。

3.根据权利要求2所述的CMOS模拟开关芯片，其特征在于，所述第五版图区为两个，且均为矩形，两个所述第五版图区基于平行于所述第一方向的直线对称；

所述第四版图区为两个，且均为L形，两个所述第四版图区基于平行于所述第一方向的直线对称；

其中，一个第四版图区围绕一个第五版图区相邻的两侧，另一个第四版图区围绕另一个第五版图区相邻的两侧。

4.根据权利要求1所述的CMOS模拟开关芯片，其特征在于，在第一版图区至第六版图区中，每相邻两个版图区之间具有预设距离。

5.根据权利要求4所述的CMOS模拟开关芯片，其特征在于，所述第二版图区与所述第一版图区之间具有第一预设距离，所述第一预设距离的范围是60μm-80μm；

所述第三版图区与所述第二版图区之间具有第二预设距离，所述第二预设距离的范围是5μm-10μm；

所述第四版图区与所述第三版图区之间具有第三预设距离，所述第四版图区与所述第五版图区具有第三预设距离，所述第三预设距离的范围是10μm-20μm；

所述第五版图区与所述第六版图区之间具有第四预设距离，所述第四预设距离的范围是30μm-40μm；

所述第六版图区与所述第一版图区之间具有所述第一预设距离。

6.根据权利要求1-5任一项所述的CMOS模拟开关芯片，其特征在于，所述第一版图区包括控制端口；

所述第三版图区包括锁存器以及译码器中的反相器；

所述第二版图区包括多个输入电路模块，所述输入电路模块包括多个支路，每个所述支路包括多级反相器；所述多级反相器连接在所述控制端口与所述锁存器之间。

7.根据权利要求1-5任一项所述的CMOS模拟开关芯片，其特征在于，

所述第三版图区包括：锁存器以及译码器中的反相器；

所述第四版图区包括：所述译码器中除反相器之外的部分，以及电平变换电路中的反相器；

所述第五版图区包括：所述电平变换电路中除反相器之外的部分，以及用于产生所述栅控信号的栅控电路。

8.根据权利要求1-5任一项所述的CMOS模拟开关芯片，其特征在于，所述第六版图区包括多个传输通道电路，所述传输通道电路包括传输PMOS管和传输NMOS管。

9.根据权利要求1所述的CMOS模拟开关芯片，其特征在于，第二版图区至第六版图区中均具有多个MOS管，

所述MOS管具有衬底保护环。

10.根据权利要求9所述的CMOS模拟开关芯片，其特征在于，同一版图区中，相邻两个MOS管的衬底保护环具有公共部分。

11.一种电子设备，其特征在于，包括如权利要求1-10任一项所述的CMOS模拟开关芯片。

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