JP5313531B2

JP5313531B2 - 互い違いにされた論理アレイブロックのアーキテクチャ

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Publication number: JP5313531B2
Application number: JP2008074675A
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Inventors: キャッシュマンデイビッド
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Description

本発明は、集積回路（ＩＣ）デバイスに関し得る。さらに詳細には、本発明は、ＩＣデバイス上の互い違いにされた論理アレイブロック（ＬＡＢ）に関し得る。

ＩＣデバイスは当該分野において周知であり、複数の汎用プログラム可能論理要素を含み得、該プログラム可能論理要素は、多種多様なタスクを行うようにプログラムされ得る。このようなプログラム可能論理要素を使用することは、電子回路の製造者達が、各ＩＣデバイス上に個々の論理回路を別々に設計して組み立てる必要性を回避することを可能にする。プログラム可能論理要素を使用するＩＣデバイスは、例えば、プログラム可能論理デバイス（ＰＬＤ）と構造的特定用途向け集積回路（ＡＳＩＣ）とを含み得る。単純化の目的で、本明細書における記述は、主にＰＬＤに焦点を合わせるが、本発明の原理は、他のタイプのＩＣデバイスにも適用され得るということが理解される。

ＰＬＤの基礎的な構築ブロックは、論理要素（ＬＥ）であり、該論理要素（ＬＥ）は、多数の入力変数に関して限定された論理関数を実行することが可能である。ＰＬＤ内の各ＬＥは、一般的には、組み合わせ論理関数、例えば、ルックアップテーブル（ＬＵＴ）と、１つ以上のフリップフロップとを提供する。複雑な論理関数の実行を促進するために、ＰＬＤ内のＬＥは多くの場合にグループで配置され、１つ以上のＬＡＢを形成する。例えば、ＰＬＤ内の各ＬＡＢは、８つのＬＥを含み得、ＬＡＢは、制御ビットを使用することによって、複数の論理関数のうちの任意のものを提供するようにプログラムされ得る。同時に、ＰＬＤ内のＬＡＢは、多くの場合に、一次元または二次元のアレイに配置され、ＰＬＤルーティングアーキテクチャを使用して、互いにプログラム可能に接続される。

ＰＬＤのルーティングアーキテクチャは、一般的には、プログラム可能相互接続を有する信号伝導体のアレイを含み、該プログラク可能な相互接続は、データをルーティングしイネーブル信号を出力するために使用される。例えば、ルーティングアーキテクチャは、いくつかの水平方向の伝導体チャンネルおよび垂直方向の伝導体チャンネルを含み得、これらのチャンネルのそれぞれが、それぞれ１つ以上の水平方向の信号伝導体または垂直方向の信号伝導体を含み得る。さらに、所与のチャンネル内の伝導体は、所与の行または列内のＬＡＢの全てに及び得るか、あるいは行または列内のＬＡＢのサブセット（例えば、４つのＬＡＢ）だけに及び得る。これらのタイプの伝導体は、本明細書において、一般的に「セグメント化された伝導体」と呼ばれ、セグメント化された伝導体を含むチャンネルは、本明細書において、「セグメント化されたチャンネル」と呼ばれる。

ＰＬＤの水平方向のチャンネルおよび垂直方向のチャンネルは、ＰＬＤのＬＡＢが互いに通信することを可能にし得る。所与の対のＬＡＢ間の通信は、単一の伝導体チャンネルだけの使用を必要とし得る（例えば、同じ行または列内のＬＡＢは、それぞれ単一の水平方向のチャンネルまたは垂直方向のチャンネルを使用して通信し得る）か、または複数の伝導体チャンネルの使用を必要とし得る（例えば、互いに直交するように配列されたＬＡＢは、垂直方向のチャンネルと組み合わせて水平方向のチャンネルを使用して通信し得る）。さらに、特定のルーティングアーキテクチャは、隣接するＬＡＢが、伝導体チャンネルを全く使用することなく、互いに通信することを可能にし得る（例えば、なぜならば１つのＬＡＢの出力が隣接するＬＡＢの入力に選択的に結合され得るからである）。概して、単一の伝導体チャンネルを使用した（またはルーティングチャンネルを全く使用することのない）別のＬＡＢとの通信の待ち時間は、複数のルーティングチャンネルを使用した別のＬＡＢとの通信の待ち時間よりも短くなる傾向にある。

上記のことを鑑みて、各ＬＡＢが、単一の伝導体チャンネルだけを使用して、より多くの数の他のＬＡＢと通信することを可能にするアーキテクチャを提供することが望ましい。さらに、各ＬＡＢが、伝導体チャンネルを全く使用することなく、より多くの数の他のＬＡＢと通信することを可能にするアーキテクチャを提供することが望ましい。

本発明に従って、互い違いにされたＬＡＢアーキテクチャが提供され得る。本発明の一実施形態において、ＩＣデバイスは、実質的に互いに整列された第１のグループのＬＡＢと、実質的に互いに整列され、かつ、複数の水平方向の伝導体および垂直方向の伝導体によって第１のグループのＬＡＢに結合された第２のグループのＬＡＢとを含み得る。第１のグループおよび第２のグループにおける各ＬＡＢは、同じ数（例えば、８つ）のＬＥを含み得る。第１のグループのＬＡＢは、実質的に、各ＬＡＢ内のＬＥの数の半分（例えば、４つ）だけ、第２のグループのＬＡＢからオフセットされ得る。オフセットは、ＩＣとＬＡＢとの設計に依存して垂直または水平になり得る。

本発明の別の実施形態に従って、ＩＣデバイスは、第１の列のＬＡＢと、第２の列のＬＡＢと、第１の列のＬＡＢと第２の列との間に結合されかつ配置されている垂直方向の伝導体と、第１の列のＬＡＢと第２の列とに結合された水平方向の伝導体とを含み得る。第１の列のＬＡＢにおける第１の少なくとも１つのＬＡＢは、実質的に、第２の列のＬＡＢにおける第２の少なくとも１つのＬＡＢから垂直方向にオフセットされ得る。第１の少なくとも１つのＬＡＢのうちの１つのＬＡＢは、複数の垂直方向の伝導体を全く使用することなく、第１の少なくとも１つのＬＡＢと第２の少なくとも１つのＬＡＢとが垂直方向にオフセットされていない場合よりも、多くの数の、第２の少なくとも１つのＬＡＢにおけるＬＡＢと通信するように結合され得ることが有利である。例えば、垂直方向のオフセットは、ＬＡＢが、単一の水平方向の伝導体だけを使用して、またはルーティング伝導体を全く使用することなく、ＬＡＢが垂直方向にオフセットされた場合よりも多くのブロックと通信することを可能にし得る。

本発明のさらに別の実施形態において、ＩＣデバイスは、第１の列のＬＡＢと、複数の水平方向の伝導体および垂直方向の伝導体によって、第１の列のＬＡＢに結合されている第２の列のＬＡＢとを含み得る。第２の列のＬＡＢは、実質的に、第１の列のＬＡＢから垂直方向にオフセットされ得る。さらに、ＩＣデバイスは、第１の列のＬＡＢおよび第２の列のＬＡＢに結合されたＬ字形の入力／出力（Ｉ／Ｏ）インタフェースを含み得る。Ｌ字形のＩ／Ｏインタフェースは、第１の列のＬＡＢの少なくとも１つの縁と、第２の列のＬＡＢの少なくとも１つの縁と、ＩＣデバイスの少なくとも１つの縁とに実質的に隣接し得る。

本発明は、各ＬＡＢが、単一の伝導体チャンネルだけを使用して、より多くの数の他のＬＡＢと通信することを可能にするアーキテクチャを提供することが有利である。さらに、本発明は、各ＬＡＢが、伝導体チャンネルを全く使用することなく、より多くの数の他のＬＡＢと通信することを可能にするアーキテクチャを提供する。

本発明はさらに以下の手段を提供する。

（項目１）
集積回路（ＩＣ）デバイスであって、
実質的に互いに整列された第１のグループの論理アレイブロック（ＬＡＢ）と、
実質的に互いに整列され、かつ、複数の水平方向の伝導体および垂直方向の伝導体によって該第１のグループのＬＡＢに結合された第２のグループのＬＡＢと
を備えており、
該第１のグループおよび該第２のグループにおける各ＬＡＢは、同じ数の論理要素（ＬＥ）を備えており、
該第１のグループのＬＡＢは、実質的に、各ＬＡＢ内のＬＥの数の半分だけ該第２のグループのＬＡＢからオフセットされている、集積回路（ＩＣ）デバイス。

（項目２）
上記第１のグループのＬＡＢは、第１の列のＬＡＢを備えており、
上記第２のグループのＬＡＢは、第２の列のＬＡＢを備えており、
該第１のグループのＬＡＢは、各ＬＡＢ内のＬＥの数の半分だけ該第２のグループのＬＡＢから垂直方向にオフセットされている、項目１に記載のＩＣデバイス。

（項目３）
上記垂直方向の伝導体の少なくとも一部は、実質的に、上記第１の列のＬＡＢと上記第２の列のＬＡＢとの間に配列されている、項目２に記載のＩＣデバイス。

（項目４）
上記垂直方向の伝導体の少なくとも一部は、実質的に、上記第１の列のＬＡＢと上記第２の列のＬＡＢとの上に配列されている、項目２に記載のＩＣデバイス。

（項目５）
上記第１のグループのＬＡＢのうちのＬＡＢは、上記垂直方向の伝導体を全く使用することなく、上記垂直方向の伝導体の少なくとも一部を使用して、上記第２のグループのＬＡＢのうちの少なくとも２つのＬＡＢと通信するように結合されている、項目４に記載のＩＣデバイス。

（項目６）
上記第１のグループのＬＡＢは、第１の行のＬＡＢを備えており、
上記第２のグループのＬＡＢは、第２の行のＬＡＢを備えており、
該第１のグループのＬＡＢは、各ＬＡＢ内のＬＥの数の半分だけ該第２のグループのＬＡＢから水平方向にオフセットされている、項目１に記載のＩＣデバイス。

（項目７）
上記複数の水平方向の伝導体および垂直方向の伝導体のうちの少なくとも一部によって、上記第１のグループのＬＡＢおよび上記第２のグループのＬＡＢに結合され、かつ、該第１のグループのＬＡＢの少なくとも１つの縁と、該第２のグループのＬＡＢの少なくとも１つの縁と、上記ＩＣデバイスの少なくとも１つの縁とに実質的に隣接しているＬ字形の入力／出力（Ｉ／Ｏ）インタフェースをさらに備えている、項目１に記載のＩＣデバイス。

（項目８）
上記ＩＣデバイスは、プログラム可能論理デバイスである、項目１に記載のＩＣデバイス。

（項目９）
項目１に記載のＩＣデバイスを据え付けられているプリント回路基板。

（項目１０）
デジタル処理システムであって、
処理回路と、
該処理回路に結合されたメモリと、
該処理回路と該メモリとに結合された、項目１に記載の上記ＩＣデバイスと
を備えている、デジタル処理システム。

（項目１１）
集積回路（ＩＣ）デバイスであって、
第１の列の論理アレイブロック（ＬＡＢ）と、
第２の列のＬＡＢと、
該第１の列のＬＡＢと該第２の列のＬＡＢとの間に結合され、かつ配置されている垂直方向の伝導体と、
該第１の列のＬＡＢと該第２の列のＬＡＢとに結合された水平方向の伝導体と
を備えており、
該第１の列のＬＡＢにおける第１の少なくとも１つのＬＡＢは、該第２の列のＬＡＢにおける第２の少なくとも１つのＬＡＢから垂直方向に実質的にオフセットされており、その結果、該第１の少なくとも１つのＬＡＢのうちの１つのＬＡＢは、上記複数の垂直方向の伝導体を全く使用することなく、該第１の少なくとも１つのＬＡＢと該第２の少なくとも１つのＬＡＢとが垂直方向にオフセットされていない場合よりも、多くの数の、該第２の少なくとも１つのＬＡＢにおけるＬＡＢと通信するように結合されている、集積回路（ＩＣ）デバイス。

（項目１２）
上記第１の少なくとも１つのＬＡＢのうちの上記１つのＬＡＢは、上記複数の垂直方向のワイヤを全く使用することなく、上記第２の少なくとも１つのＬＡＢにおける少なくとも２つのＬＡＢと通信するように結合されている、項目１１に記載のＩＣデバイス。

（項目１３）
上記第１の列のＬＡＢおよび上記第２の列のＬＡＢのうちの各ＬＡＢは、同じ数の論理要素（ＬＥ）を備えており、
上記第２の少なくとも１つのＬＡＢのうちの１つのＬＡＢは、各ＬＡＢ内のＬＥの数の半分だけ、上記第１の少なくとも１つのＬＡＢのうちの上記１つのＬＡＢからオフセットされている、項目１１に記載のＩＣデバイス。

（項目１４）
上記第１の列のＬＡＢおよび上記第２の列のＬＡＢのうちの各ＬＡＢは、複数の論理要素（ＬＥ）を備えており、
上記第２の少なくとも１つのＬＡＢのうちの１つのＬＡＢは、１つのＬＥだけ、上記第１の少なくとも１つのＬＡＢのうちの上記１つのＬＡＢからオフセットされている、項目１３に記載のＩＣデバイス。

（項目１５）
上記複数の水平方向の伝導体および垂直方向の伝導体のうちの少なくとも一部によって、上記第１の列のＬＡＢおよび上記第２の列のＬＡＢに結合され、かつ、該第１の列のＬＡＢの少なくとも１つの縁と、該第２の列のＬＡＢの少なくとも１つの縁と、上記ＩＣデバイスの少なくとも１つの縁とに実質的に隣接しているＬ字形の入力／出力（Ｉ／Ｏ）インタフェースをさらに備えている、項目１１に記載のＩＣデバイス。

（項目１６）
上記Ｌ字形のＩ／Ｏインタフェースは、上記第１の列のＬＡＢの少なくとも２つの縁に実質的に隣接している、項目１５に記載のＩＣデバイス。

（項目１７）
上記ＩＣデバイスは、プログラム可能論理デバイスである、項目１１に記載のＩＣデバイス。

（項目１８）
項目１１に記載のＩＣデバイスを据え付けられているプリント回路基板。

（項目１９）
デジタル処理システムであって、
処理回路と、
該処理回路に結合されたメモリと、
該処理回路と該メモリとに結合された、項目１１に記載の上記ＩＣデバイスと
を備えている、デジタル処理システム。

（項目２０）
集積回路（ＩＣ）デバイスであって、
第１の列の論理アレイブロック（ＬＡＢ）と、
複数の水平方向の伝導体および垂直方向の伝導体によって、該第１の列のＬＡＢに結合されている第２の列のＬＡＢであって、該第２の列のＬＡＢは、実質的に、該第１の列のＬＡＢから垂直方向にオフセットされている、第２の列のＬＡＢと、
該第１の列のＬＡＢおよび該第２の列のＬＡＢに結合され、かつ、該第１の列のＬＡＢの少なくとも１つの縁と、該第２の列のＬＡＢの少なくとも１つの縁と、該ＩＣデバイスの少なくとも１つの縁とに実質的に隣接しているＬ字形の入力／出力（Ｉ／Ｏ）インタフェースと
を備えている、集積回路（ＩＣ）デバイス。

（項目２１）
上記Ｌ字形のＩ／Ｏインタフェースは、実質的に、ＬＡＢの上記第１の列の少なくとも２つの縁に隣接している、項目２０に記載のＩＣデバイス。

（項目２２）
上記Ｌ字形のＩ／Ｏインタフェースは、
上記ＩＣデバイスの外側の回路にデータを送信するように動作可能であるトランスミッタ回路と、
該ＩＣデバイスの外側の該回路からデータを受信するように動作可能であるレシーバ回路と
を備えている、項目２０に記載のＩＣデバイス。

（項目２３）
上記垂直方向の伝導体の少なくとも一部は、上記第１の列のＬＡＢおよび上記第２の列のＬＡＢの間に実質的に配列されている、項目２０に記載のＩＣデバイス。

（項目２４）
上記垂直方向の伝導体の少なくとも一部は、上記第１の列のＬＡＢおよび上記第２の列のＬＡＢの上に実質的に配列されている、項目２０に記載のＩＣデバイス。

（項目２５）
上記第１の列のＬＡＢのうちの少なくとも１つのＬＡＢは、上記垂直方向の伝導体を全く使用することなく、上記垂直方向の伝導体の少なくとも一部を使用して、上記第２の列のＬＡＢのうちの少なくとも２つのＬＡＢと通信するように結合されている、項目２４に記載のＩＣデバイス。

（項目２６）
上記第１の列のＬＡＢおよび上記第２の列のＬＡＢの各ＬＡＢは、同じ数の論理要素（ＬＥ）を備えており、
上記第２の少なくとも１つのＬＡＢのうちの１つのＬＡＢは、各ＬＡＢ内のＬＥの数の半分だけ、上記第１の少なくとも１つのＬＡＢのうちの１つのＬＡＢからオフセットされている、項目２０に記載のＩＣデバイス。

（項目２７）
上記ＩＣデバイスは、プログラム可能論理デバイスである、項目２０に記載のＩＣデバイス。

（項目２８）
項目２０に記載のＩＣデバイスを据え付けられているプリント回路基板。

（項目２９）
デジタル処理システムであって、
処理回路と、
該処理回路に結合されたメモリと、
該処理回路と該メモリとに結合された、項目２０に記載の上記ＩＣデバイスと
を備えている、デジタル処理システム。

（摘要）
互い違いにされた論理アレイブロック（ＬＡＢ）のアーキテクチャが提供され得る。集積回路（ＩＣ）デバイスは、実質的に互いに整列された第１のグループのＬＡＢと、実質的に互いに整列され、かつ、複数の水平方向の伝導体および垂直方向の伝導体によって該第１のグループのＬＡＢに結合された第２のグループのＬＡＢとを含み得る。第１のグループのＬＡＢは、実質的に、ＩＣの配列において第２のグループのＬＡＢからオフセットされている。本発明の実施形態において、第１のグループのＬＡＢおよび第２のグループのＬＡＢは、ＬＡＢの列であり得、該列は、（例えば、各ＬＡＢ内の論理要素の数の半分だけ）互いから垂直方向にオフセットされ得る。オフセットは、単一のルーティングチャンネルを使用して、またはルーティングチャンネルを全く使用することなく、より多くのＬＡＢが到達されることを可能にし得、それにより、通信の待ち時間を減少させ、ＩＣの全体的な性能を改善することが有利である。

本発明の上記および他の目的および利点が、添付の図面と関連させて以下の詳細な記述の考慮をすると明らかになり、図面においては、同様の参照番号は全体を通して同様の部分を指す。

図１は、公知のＬＡＢアーキテクチャ１００を示す構成図である。ＬＡＢアーキテクチャ１００は、垂直方向および水平方向のルーティングチャンネルによって互いに結合されている任意の適切な数のＬＡＢを含み得る。（本明細書において使用される場合、用語「結合された」は、２つの構造の間の直接的および間接的の両方の接続を概略的に含むことが理解されるべきであり、中間の機械モジュール、電気モジュール、もしくはその他任意の適切なコンポーネントまたはそれらの組み合わせを介した物理的接続と、電気モジュール、ワイヤリング、空気、もしくはその他任意の適切な媒体またはそれらの組み合わせを通過する通信を介して生じる接続とを含む）。図１に例示されている例において、ＬＡＢアーキテクチャ１００は少なくとも１２個のＬＡＢを含み得、４つの列１１０、１２０、１３０、および１４０と、３つの行１０２、１０４、および１０６とに配列されている。

図１に描かれているＬＡＢは、垂直方向のチャンネル１７０、１７２、および１７４を、水平方向のハーフチャンネル１５２、１５４、１５６、１５８、１６０、および１６２と共に使用して、互いに通信し得る。各チャンネルは、任意の適切な数の信号伝導体を含み得、チャンネルは、（例えば、マルチプレクサ、スイッチ、またはその他任意の適切な回路を使用して）プログラム可能接続または選択可能接続を介して、互いにかつ適切なＬＡＢに結合され得る。各水平方向のチャンネルは、本明細書において後に述べられる図３との比較を容易にするために、２つのハーフチャンネルとして描かれているということに留意されたい。各水平方向および垂直方向のチャンネルは、セグメント化された水平方向または垂直方向のチャンネルであり得、セグメント化された伝導体を含んでいる。例えば、図１に描かれている各水平方向チャンネルは、所与のＬＡＢがそのＬＡＢの左側または右側の４つのＬＡＢと通信することを可能にし得、このようなセグメント化された水平方向のチャンネルは、「Ｈ４」チャンネルと呼ばれ得る。同様に、図１に描かれている各垂直方向のチャンネルは、所与のＬＡＢがそのＬＡＢの上部または下部の４つのＬＡＢと通信することを可能にし得、このようなセグメント化された垂直方向のチャンネルは、「Ｖ４」チャンネルと呼ばれ得る。

例示の目的のために、ＬＡＢアーキテクチャ１００の水平方向のチャンネルおよび垂直方向のチャンネルが、それぞれＨ４チャンネルおよびＶ４チャンネルであるということと、ＬＡＢアーキテクチャ１００が、図１に描かれている１２個よりも多いＬＡＢを含んでいるということとを仮定して、１つのＬＡＢから別のＬＡＢに信号を送信するために必要とされるチャンネル、すなわち「ホップ」の数が解析され得る。例えば、所与のＬＡＢは、単一のＨ４チャンネルを使用して、左側の４つのＬＡＢと右側の４つのＬＡＢ、すなわち全部で８つのＬＡＢと通信し得る。一方で、所与のＬＡＢは、単一のＶ４チャンネルを使用して、同じ列内の８つのＬＡＢと通信し得、また単一のＶ４チャンネルを使用して、各隣接する列内の８つのＬＡＢと通信し得、単一の垂直方向のホップで到達可能な、全部で２４個のＬＡＢをもたらす。単一のＨ４チャンネルと単一のＶ４チャンネルとで到達可能なＬＡＢの数に関するこの不一致は、図１のＬＡＢアーキテクチャ１００においては、垂直方向のチャンネルは実質的にＬＡＢの列の間に配置されるが、水平方向のチャンネルはＬＡＢの行の上に配置されるという事実によってもたらされる。このようなＬＡＢアーキテクチャについてのさらなる詳細は、「ＲＯＵＴＩＮＧＡＲＣＨＩＴＥＣＴＵＲＥＦＯＲＡＰＲＯＧＲＡＭＭＡＢＬＥＬＯＧＩＣＤＥＶＩＣＥ」と題される２００２年５月６日出願の米国特許出願１０／１４０，２８７号、現在は米国特許第６，６３０，８４２号に見い出され得、該特許は、その全体が本明細書において参考として援用される。さらに、各ＬＡＢが、どのＨ４チャンネルおよびＶ４チャンネルも使用することなく、すぐ左のＬＡＢおよびすぐ右のＬＡＢと通信し得るように、ＬＡＢアーキテクチャ１００は設計され得る。なぜならば各ＬＡＢ内のＬＥの出力が結合されて、水平方向に隣接するＬＡＢの入力マルチプレクサを駆動し得るからである。このような結合は、図２と関連して以下でさらに詳細に述べられる。

図２は、いくつかのＬＡＢ２１２、２１４、２２２、および２２４を示す構成図であり、同じＩＣデバイス上に互いに隣接して配列されている。示されているように、各ＬＡＢは、複数のＬＥと二次的な信号領域とを含み得、全てが、ＬＡＢの内側の内部のルーティング伝導体またはワイヤ（例えば、内部のルーティング伝導体またはワイヤ２３１、２４１、２５１、または２６１）を使用して、互いに結合されている。例えば、ＬＡＢ２１２は、４つのＬＥ２３２と二次的な信号領域２３４とを含み得る。各ＬＥ２３２は、組み合わせ論理関数、例えば、ＬＵＴおよび１つ以上のフリップフロップを提供し得る。二次的な信号領域２３４は、内部の信号伝導体またはワイヤ２３３を介して、クロック信号および制御信号（例えば、イネーブル信号、リセット信号、およびクリア信号）を含む任意の適切な信号をＬＥ２３２に提供し得る。ＬＡＢ２１４、２２２、および２２４は、ＬＡＢ２１２のコンポーネントと同様なコンポーネントを含み得、同様な方式で配列され得る。各ＬＡＢは、任意の適切な数のＬＥと二次的な信号領域とを含み得るということに留意されたい。

図２によって説明されているように、異なるＬＡＢ内のＬＥは、適切な信号伝導体を使用して互いに通信し得る。例えば、垂直方向チャンネル２８２は、ＬＡＢ２１２、２１４、２２２、および２２４のうちの任意のものにおけるＬＥが、マルチプレクサ、例えば、マルチプレクサ２５６および２６６の適切な動作によって、それら同じＬＡＢのうちの任意のものにおけるＬＥ、および（セグメント化されたチャンネルであり得る垂直方向のチャンネル２８４の長さに対して）同じ列内の他のＬＡＢと通信することを可能にし得る。（ＬＡＢ２１２および２１４は垂直方向のチャンネル２８４を駆動し得るが、ＬＡＢ２２２および２２４は駆動し得ないということを図２は示し得るが、様々な接続と回路とが、明確さの目的で図２からは省略されており、多数のルーティングアーキテクチャが、ＬＡＢ２２２および２２４が垂直方向のチャンネル２８４を駆動することを可能にし得、該垂直方向のチャンネル２８４は、次に、ＬＡＢ２１２および２１４に入力を提供し得るということに留意されたい）。同様に、水平方向の伝導体２７２は、ＬＡＢ２１２または２２２のうちのいずれかにおけるＬＥが、マルチプレクサ、例えば、マルチプレクサ２５６および２６６の適切な動作によって、他のＬＡＢおよび（セグメント化されたチャンネルであり得る水平方向の伝導体２７２の長さに対して）同じ列内の他のＬＡＢと通信することを可能にし得る。（ＬＡＢ２１２は水平方向の伝導体２７２を駆動し得るが、ＬＡＢ２２２は駆動し得ないということを図２は示し得るが、様々な接続と回路とが、明確さの目的で図２からは省略されており、多数のルーティングアーキテクチャはＬＡＢ２２２が水平方向の伝導体２７２を駆動することを可能にし得、該水平方向の伝導体２７２は、次に、ＬＡＢ２１２に入力を提供し得るということに留意されたい）。

さらに、同じ行に配列されているＬＡＢは、多くの場合に、水平方向または垂直方向のルーティングチャンネルを全く使用することなく、直接的に水平方向に隣接している２つのＬＡＢと通信し得る。例えば、ＬＡＢ２１２からのＬＥは、ＬＡＢ２２２内のＬＥに信号を送信し得、ＬＡＢ２２２からのＬＥは、ＬＡＢ２１２内のＬＥにデータを送信し得るが、両方とも水平方向の伝導体２７２を使用することはない。１つのＬＡＢのＬＥ出力は、多くの場合に、適切なマルチプレクサ回路を介して、別のＬＡＢのＬＥ入力に結合され得るので、このような信号送信は達成され得る（例示の単純化の目的で、このような接続は図２には示されていない）。

図３は、本発明の実施形態に従った、例示的な、互い違いにされたＬＡＢアーキテクチャ３００を示す構成図である。互い違いにされたＬＡＢアーキテクチャ３００は、垂直方向および水平方向のルーティングチャンネルによって互いに結合されている任意の適切な数のＬＡＢを含み得る。図３に例示されている例において、ＬＡＢアーキテクチャ３００は、少なくとも１０個のＬＡＢを含み得、これらのＬＡＢは、４つの列３１０、３２０、３３０、および３４０に配列されている。本発明の実施形態に従って、列３２０におけるＬＡＢ３２２および３２４と、列３４０におけるＬＡＢ３４２および３４４とは、列３１０および３３０におけるＬＡＢから実質的にオフセットされ得、実質的に互い違いにされたＬＡＢアーキテクチャとなる。一実施形態において、列３２０および３４０におけるＬＡＢは、各ＬＡＢの高さの約半分だけ、列３１０および３３０におけるＬＡＢから垂直方向にオフセットされ得る。例えば、ＬＡＢアーキテクチャ３００内の各ＬＡＢが４つのＬＥを含むということを仮定すると、列３２０および３４０におけるＬＡＢは、列３１０および３３０におけるＬＡＢから垂直方向に２つのＬＥの高さだけオフセットされ得る。本発明の概念は、任意の適切な数のＬＥおよび任意の適切な構造または配列を含むＬＡＢと共に使用され得るということに留意されたい。

図１のＬＡＢアーキテクチャ１００の場合のように、図３に描かれているＬＡＢは、垂直方向のチャンネル３７０、３７２、および３７４を、水平方向のハーフチャンネル３５２、３５４、３５６、３５８、３６０、および３６２と共に使用して、互いに通信し得る。各チャンネルは任意の適切な数の信号伝導体を含み得、これらのチャンネルは、（例えば、マルチプレクサ、スイッチ、またはその他任意の適切な回路を使用して）プログラム可能接続または選択可能接続を介して、互いにかつ適切なＬＡＢに結合され得る。各水平方向のチャンネルは、説明を容易にするために、２つのハーフチャンネルとして描かれているということに留意されたい。各水平方向および垂直方向のチャンネルは、セグメント化された水平方向または垂直方向のチャンネルであり得、セグメント化された伝導体を含んでいる。例えば、図３に描かれている各水平方向チャンネルは、所与のＬＡＢがそのＬＡＢの左側または右側の４つのＬＡＢと通信することを可能にし得、このようなセグメント化された水平方向のチャンネルは、「Ｈ４」チャンネルと呼ばれ得る。同様に、図３に描かれている各垂直方向のチャンネルは、所与のＬＡＢがそのＬＡＢの上部または下部の４つのＬＡＢと通信することを可能にし得、このようなセグメント化された垂直方向のチャンネルは、「Ｖ４」チャンネルと呼ばれ得る。任意の適切な長さのセグメント化された水平方向および垂直方向のチャンネルが本発明で使用され得るということに留意されたい。

本発明の実施形態に従って、列３２０および３４０におけるＬＡＢの垂直方向のオフセットは、所与のＬＡＢが、１つだけのルーティングチャンネルを使用して、またはルーティングチャンネルを使用することなく、より多くのＬＡＢと通信することを可能にし得ることが有利である。例示の目的のために、ＬＡＢアーキテクチャ３００の水平方向および垂直方向のチャンネルが、それぞれＨ４チャンネルおよびＶ４チャンネルであるということと、ＬＡＢアーキテクチャ３００が、図３に描かれている１２個よりも多いＬＡＢを含んでいるということとを仮定して、１つのＬＡＢから別のＬＡＢに信号を送信するために必要とされるチャンネル、すなわち「ホップ」の数が解析され得る。例えば、所与のＬＡＢは、単一のＨ４チャンネルを使用して、左側の６つのＬＡＢと右側の６つのＬＡＢ、すなわち全部で１２個のＬＡＢと通信し得る。さらに、所与のＬＡＢは、単一のＶ４チャンネルを使用して、同じ列内の８つのＬＡＢと通信し得、また単一のＶ４チャンネルを使用して、各隣接する列内の８つのＬＡＢと通信し得、単一の垂直方向のホップで到達可能な、全部で２４個のＬＡＢをもたらす。単一のＨ４チャンネルと単一のＶ４チャンネルとで到達可能なＬＡＢの数に関するこの不一致は、図３のＬＡＢアーキテクチャ３００においては、垂直方向のチャンネルは実質的にＬＡＢの列の間に配置されるが、水平方向のチャンネルはＬＡＢの行の上に配置されるという事実によってもたらされる。さらに、各ＬＡＢが、どのＨ４およびＶ４のチャンネルも使用することなく、すぐ左の２つのＬＡＢおよびすぐ右の２つのＬＡＢと通信し得るように、ＬＡＢアーキテクチャ３００は設計され得る。なぜならば各ＬＡＢ内のＬＥの出力が結合されて、水平方向に隣接するＬＡＢの入力マルチプレクサを駆動し得るからである。従って、図１に描かれているＬＡＢアーキテクチャ１００のような従来のグリッドスタイルのＬＡＢアーキテクチャ１００と比較したときに、隣接するＬＡＢに対する特定のＬＡＢのオフセットは、１つのホップにおいてまたはホップがない場合において、任意の所与のＬＡＢから到達可能なＬＡＢの数を増加させ得ることが有利である。このように、このようなＬＡＢアーキテクチャを使用したＩＣデバイス（例えば、ＰＬＤ）上でのＬＡＢ間通信の全体的な待ち時間が減少され得、システム全体がより高い周波数で動作し得る。

本発明の概念は、図３に描かれたもののほかに、互い違いまたはオフセットしたスキームで、様々なグループのＬＡＢに使用され得るということに留意されたい。例えば、ＬＡＢの列は、隣接する列に対してＬＡＢの高さの約半分だけオフセットされる必要はない。例えば、本発明の実施形態に従って、ＬＡＢアーキテクチャは設計され得、ＬＡＢの各列は、左側の列に対してほぼ１つのＬＥだけオフセットされ、一連のＬＡＢの列にわたったオフセットの増加をもたらす。あるいは、ＬＡＢの列は任意の適切な量だけ互いに対して水平方向に移動され得る。同様に、本発明の原理がＬＡＢアーキテクチャに適用され得、水平方向および垂直方向の両方のチャンネルがＬＡＢの上に配列されるか、水平方向および垂直方向の両方のチャンネルがＬＡＢの行と列との間に配列されるか、水平方向のチャンネルがＬＡＢの間に配列され、垂直方向のチャンネルがＬＡＢの上に配列されるか、またはその他任意の適切な配置を用いる。さらに別の例として、本発明の概念は、同じ数のＬＥを含まないＬＡＢを用いて実装され得る。

図４は、本発明の実施形態に従った、互い違いにされたＬＡＢアーキテクチャにおいて、互いに隣接して配列されているいくつかのＬＡＢ４１２、４１４、４２２、４２４および４２６を示している構成図である。示されているように、各ＬＡＢは、複数のＬＥと二次的な信号領域とを含み得、全てが、ＬＡＢの内側の内部のルーティング伝導体またはワイヤ（例えば、内部のルーティング伝導体またはワイヤ４３１、４４１、４５１、４６１、または４７１）を使用して、互いに結合されている。例えば、ＬＡＢ４１２は、４つのＬＥ４３２と二次的な信号領域４３４とを含み得る。各ＬＥ４３２は、組み合わせ論理関数、例えば、ＬＵＴおよび１つ以上のフリップフロップを提供し得る。二次的な信号領域４３４は、内部の信号伝導体またはワイヤ４３３を使用して、クロック信号および制御信号（例えば、イネーブル信号、リセット信号、およびクリア信号）を含む任意の適切な信号をＬＥ４３２に提供し得る。ＬＡＢ４１４、４２２、４２４および４２６は、ＬＡＢ４１２のコンポーネントと同様のコンポーネントを含み、同様の方式で配列され得る。各ＬＡＢは、任意の適切な数のＬＥと二次的な信号領域とを含み得、本発明はこれらの点には限定されないということに留意されたい。

図４によって説明されているように、異なるＬＡＢ内のＬＥは、適切な信号伝導体を使用して互いに通信し得る。例えば、垂直方向チャンネル４９４は、ＬＡＢ４１２、４１４、４２２、４２４および４２６のうちの任意のものにおけるＬＥが、マルチプレクサ、例えば、マルチプレクサ４５６および４６６の適切な動作によって、それら同じＬＡＢのうちの任意のものにおけるＬＥ、および（セグメント化されたチャンネルであり得る垂直方向のチャンネル４９４の長さに対して）同じ列内の他のＬＡＢと通信することを可能にし得る。（ＬＡＢ４１２および４１４は垂直方向のチャンネル４９４を駆動し得るが、ＬＡＢ４２２、４２４、および４２６は駆動し得ないということを図４は示し得るが、様々な接続と回路とが、明確さの目的で図４からは省略されており、多数のルーティングアーキテクチャが、ＬＡＢ４２２、４２４、および４２６が垂直方向のチャンネル４９４を駆動することを可能にし得、該垂直方向のチャンネル４９４は、次に、ＬＡＢ４１２および４１４に入力を提供し得るということに留意されたい）。

本発明の実施形態に従って、水平方向の伝導体４８２は、ＬＡＢ４１２におけるＬＥが、マルチプレクサ、例えば、マルチプレクサ４５６の適切な動作によって、ＬＡＢ４２２とＬＡＢ４２４との両方、および（セグメント化されたチャンネルであり得る水平方向の伝導体４８２の長さに対して）ＬＡＢ４１２と水平方向に整列されている他のＬＡＢと通信することを可能にし得る。同様に、水平方向の伝導体４８２は、ＬＡＢ４２４におけるＬＥが、マルチプレクサ、例えば、マルチプレクサ４５６の適切な動作によって、ＬＡＢ４１２とＬＡＢ４１４との両方、および（セグメント化された伝導体であり得る水平方向の伝導体４８２の長さに対して）ＬＡＢ４２４と水平方向に整列されている他のＬＡＢと通信することを可能にし得る。（ＬＡＢ４１２は水平方向の伝導体４８２を駆動し得るが、ＬＡＢ４２４は駆動し得ないということを図４は示し得るが、様々な接続と回路とが、明確さの目的で図４からは省略されており、多数のルーティングアーキテクチャが、ＬＡＢ４２４が水平方向の伝導体４８２を駆動することを可能にし得、該水平方向の伝導体４８２は、次に、ＬＡＢ４１２および４１４に入力を提供し得るということに留意されたい）。

さらに、本発明の実施形態に従って、図４に示されているようなＬＡＢは、水平方向または垂直方向のルーティングチャンネルを全く使用することなく、直接的に水平方向に隣接しているＬＡＢと通信し得る。例えば、ＬＡＢ４１２からのＬＥは、ＬＡＢ４２２およびＬＡＢ４２４内のＬＥに信号を送信し得、ＬＡＢ４２４からのＬＥは、ＬＡＢ４１２およびＬＡＢ４１４内のＬＥにデータを送信し得るが、両方とも水平方向の伝導体４８２または４８６を使用することはない。１つのＬＡＢのＬＥ出力は、適切なマルチプレクサ回路を介して、別のＬＡＢのＬＥ入力に結合され得るので、このような信号送信が達成され得る（例示の単純化の目的で、このような接続は図４には示されていない）。

互いに対する、異なる列におけるＬＡＢの移動は、比較的わずかな配列の変更で達成され得るということを留意されたい。例えば、ＬＡＢ間伝導体またはワイヤ４５１、４６１、および４７１は、ＬＡＢ間伝導体またはワイヤ４３１および４４１とは異なる垂直方向の位置で切断され得る。同様に、二次的な信号領域（例えば、二次的な信号領域４６４または４７４）と、同じＬＡＢ内のＬＥとの間の信号を伝達するために使用されるＬＡＢ間伝導体またはワイヤ４５３、４６３、および４７３は、ＬＡＢ間伝導体またはワイヤ４３３および４４３とは異なる垂直方向の位置で切断され得る。本発明の実施形態において、ＬＡＢ間伝導体またはワイヤに対するこれらの変更は、ＬＡＢ４１２および４１４に対してＬＡＢ４２２、４２４、および４２６を垂直方向に移動することのみを必要とする変更である。例えば、ＬＡＢ間通信を促進するために使用されるＬＡＢ間伝導体とマルチプレクサとは、実質的に変更されないままであり得る。さらに、ＬＥ４５２、４６２、および４７２の位置、ならびに二次的な信号領域４６４および４７４の位置は、実質的に変更されないままであり得ることが有利である。ＬＡＢを移動させることへのこのようなアプローチが、二次的な信号領域が異なる列の個々のＬＡＢ中の様々な地点に配置されることをもたらし得る（例えば、二次的な信号領域４６４および４７４はそれぞれのＬＡＢ４２４および４２６の上部付近に配置され得るが、二次的な信号領域４３４および４４４は、それぞれのＬＡＢ４１２および４１４の中間付近に配置され得る）。しかしながら、このアプローチは、ＬＡＢの同じ列内のＬＥとは実質的に異なるサイズであり得る二次的な信号領域を再配置するために必要とされる費用のかかる可能性のある動作を回避し得ることが有利である。

従って、本発明の概念は、配列に対し比較的に小さな変更によって物理的ＩＣデバイスに実装され得る。同様の原理が、本発明に従って、他のＬＡＢの移動に適用され、例えば、所与のＬＡＢにおけるＬＥの数の半分ではない量だけの垂直方向の移動と、他のＬＡＢの行に対するＬＡＢの行の水平方向の移動とに適用され得る。本発明の概念は、同じ数のＬＥを含まないＬＡＢを用いて実装され得るということをまた留意されたい。

図５は、本発明の実施形態に従った、Ｌ字形のＩ／Ｏインタフェース５２４および５４４を有する、例示的な互い違いにされたＬＡＢアーキテクチャ５００の構成図である。ＬＡＢの列の移動は、ＩＣデバイス（例えば、ＰＬＤ）の縁に、占有されていない空間を残し得る。例えば、列５２０および５４０がＩＣデバイスの下部付近に配置されていることを仮定すると、列５２０および５４０の移動は、それらの列の下部にギャップを残し得る。この残った空間を利用する１つのアプローチは、ＬＡＢ５２２および５４２の下により小さいＬＡＢを配列することであり得る。あるいは、ＬＡＢ５２２および５４２は、ＩＣデバイス上の他のＬＥの最大数よりも多くの数のＬＥを含むように拡張され得る。

本発明の実施形態に従って、残った空間を利用するさらに別の方法は、ＩＣデバイスの縁に、Ｌ字形のＩ／Ｏインタフェース、例えば、Ｉ／Ｏインタフェース５２４および５４４を置くことである。このようなＩ／Ｏインタフェースは、ＩＣデバイス内の複数のＬＡＢおよびＩＣデバイスの外側の回路と通信し得、このような通信を行うトランスミッタおよびレシーバの回路を含み得る。このようなＬ字形のＩ／Ｏインタフェースは、相当な量のマルチプレクサ回路を含み得、該マルチプレクサ回路が、ＬＡＢの列の移動によって空けられたままの空間に比較的容易に置かれ得ることが有利である。このようなＩ／Ｏインタフェースは、他のＬＡＢアーキテクチャに適用され得る（例えば、ＬＡＢの行が列の代わりに移動されるか、または列がＬＡＢの高さの半分とは異なる量だけ移動され得る）ということが理解され得る。

図６は、データ処理システム６４０内のＩＣ６０６を例示しており、該ＩＣ６０６は、本発明に従った互い違いにされたＬＡＢアーキテクチャを組み込む。ＩＣ６０６はＰＬＤ、ＡＳＩＣ、またはＰＬＤおよびＡＳＩＣの両方の特性を有するデバイスであり得る。データ処理システム６４０は、以下の構成要素：プロセッサ６０２、メモリ６０４、Ｉ／Ｏ回路６０８、および周辺デバイス６１０のうちの１つ以上を含み得る。これらのコンポーネントはシステムバス６１２によって互いに結合され、回路基板６２０上に位置されており、該回路基板６２０は、エンドユーザシステム６３０に含まれている。

システム６４０は、多種多様な用途、例えば、コンピュータネットワーキング、データネットワーキング、計装、ビデオ処理、またはデジタル信号処理において使用され得る。ＩＣ６０６は様々な異なる論理関数を実行ために使用され得る。例えば、ＩＣ６０６は、プロセッサ６０２と共同して働くプロセッサまたはコントローラとして構成され得る。ＩＣ６０６はまた、システム６４０内で共有されたリソースへのアクセスを仲裁するアービタとして使用され得る。さらに別の例において、ＩＣ６０６は、プロセッサ６０２と、システム６４０内の他のコンポーネントのうちの１つとの間のインタフェースとして構成され得る。

このように、互い違いにされたＬＡＢアーキテクチャがＩＣデバイス上に提供され得るということが理解される。本発明は、記述された実施形態以外によって実施され得、該記述された実施形態は、例示の目的で提示されており、限定の目的では提示されておらず、本発明は、添付の特許請求の範囲によってのみ限定されるということを、当業者は理解する。

図１は、公知のＬＡＢアーキテクチャを示す構成図である。図２は、互いに隣接して配列されている、いくつかのＬＡＢを示す構成図である。図３は、本発明の実施形態に従った、例示的な互い違いにされたＬＡＢアーキテクチャを示す構成図である。図４は、本発明の実施形態に従った、互い違いにされたＬＡＢアーキテクチャにおいて、互いに隣接して配列されているいくつかのＬＡＢを示している構成図である。図５は、本発明の実施形態に従った、Ｌ字形のＩ／Ｏインタフェースを有する、例示的な互い違いにされたＬＡＢアーキテクチャの構成図である。図６は、本発明を組み込むデータ処理システムの構成図である。

符号の説明

４１２、４１４、４２２、４２６ＬＡＢ
４３１、４４１、４５１、４６１、４７１ルーティング伝導体またはワイヤ
４３２、４４２、４５２、４６２、４７２ＬＥ
４３４、４４４、４６４、４７４二次的な信号領域
４５６、４４６マルチプレクサ
４８２、４８６水平方向の伝導体
４９４垂直方向チャンネル

Claims

集積回路（ＩＣ）デバイスであって、
実質的に互いに整列された第１のグループの論理アレイブロック（ＬＡＢ）と、
実質的に互いに整列され、かつ、複数の水平方向の伝導体および垂直方向の伝導体によって該第１のグループのＬＡＢに結合された第２のグループのＬＡＢと
を備えており、
該第１のグループおよび該第２のグループにおける各ＬＡＢは、同じ数の論理要素（ＬＥ）と、該ＬＡＢ内のＬＥにクロック信号を提供するための二次的な信号領域とを備えており、該第１のグループのＬＡＢは、第１のＬＡＢを含み、該第２のグループのＬＡＢは、第２のＬＡＢを含み、該第１のグループのＬＡＢにおける該第１のＬＡＢの該二次的な信号領域は、該第２のグループのＬＡＢにおける該第２のＬＡＢの該二次的な信号領域とは異なるように配置されており、
該第１のグループのＬＡＢは、実質的に、各ＬＡＢ内のＬＥの数の半分だけ該第２のグループのＬＡＢからオフセットされている、集積回路（ＩＣ）デバイス。
前記第１のグループのＬＡＢは、第１の列のＬＡＢを備えており、
前記第２のグループのＬＡＢは、第２の列のＬＡＢを備えており、
該第１のグループのＬＡＢは、各ＬＡＢ内のＬＥの数の半分だけ該第２のグループのＬＡＢから垂直方向にオフセットされている、請求項１に記載のＩＣデバイス。
前記垂直方向の伝導体の少なくとも一部は、実質的に、前記第１の列のＬＡＢと前記第２の列のＬＡＢとの間に配列されている、請求項２に記載のＩＣデバイス。
前記水平方向の伝導体の少なくとも一部は、実質的に、前記第１の列のＬＡＢと前記第２の列のＬＡＢとの上に配列されている、請求項２に記載のＩＣデバイス。
前記第１のグループのＬＡＢのうちのＬＡＢは、前記垂直方向の伝導体を全く使用することなく、前記水平方向の伝導体の少なくとも一部を使用して、前記第２のグループのＬＡＢのうちの少なくとも２つのＬＡＢと通信するように結合されている、請求項４に記載のＩＣデバイス。
前記第１のグループのＬＡＢは、第１の行のＬＡＢを備えており、
前記第２のグループのＬＡＢは、第２の行のＬＡＢを備えており、
該第１のグループのＬＡＢは、各ＬＡＢ内のＬＥの数の半分だけ該第２のグループのＬＡＢから水平方向にオフセットされている、請求項１に記載のＩＣデバイス。
前記複数の水平方向の伝導体および垂直方向の伝導体のうちの少なくとも一部によって、前記第１のグループのＬＡＢおよび前記第２のグループのＬＡＢに結合され、かつ、該第１のグループのＬＡＢの少なくとも１つの縁と、該第２のグループのＬＡＢの少なくとも１つの縁と、前記ＩＣデバイスの少なくとも１つの縁とに実質的に隣接しているＬ字形の入力／出力（Ｉ／Ｏ）インタフェースをさらに備えている、請求項１に記載のＩＣデバイス。
前記ＩＣデバイスは、プログラム可能論理デバイスである、請求項１に記載のＩＣデバイス。
請求項１に記載のＩＣデバイスを据え付けられているプリント回路基板。
デジタル処理システムであって、
処理回路と、
該処理回路に結合されたメモリと、
該処理回路と該メモリとに結合された、請求項１に記載の前記ＩＣデバイスと
を備えている、デジタル処理システム。
集積回路（ＩＣ）デバイスであって、
第１の列の論理アレイブロック（ＬＡＢ）と、
第２の列のＬＡＢと、
該第１の列のＬＡＢと該第２の列のＬＡＢとに結合され、かつ、該第１の列のＬＡＢと該第２の列のＬＡＢとの間に配置されている垂直方向の伝導体と、
該第１の列のＬＡＢと該第２の列のＬＡＢとに結合された水平方向の伝導体と
を備えており、
該第１の列のＬＡＢにおける第１の少なくとも１つのＬＡＢは、該第２の列のＬＡＢにおける第２の少なくとも１つのＬＡＢから垂直方向に実質的にオフセットされており、その結果、該第１の少なくとも１つのＬＡＢのうち１つのＬＡＢは、前記複数の垂直方向の伝導体を全く使用することなく、該第１の少なくとも１つのＬＡＢと該第２の少なくとも１つのＬＡＢとが垂直方向にオフセットされていない場合よりも、多くの数の、該第２の少なくとも１つのＬＡＢにおけるＬＡＢと通信するように結合されており、該第１の列のＬＡＢおよび該第２の列のＬＡＢの各ＬＡＢは、クロック信号を提供するための二次的な信号領域を備えており、該第１の列のＬＡＢは、第３のＬＡＢを含み、該第２の列のＬＡＢは、第４のＬＡＢを含み、該第１の列のＬＡＢにおける該第３のＬＡＢの該二次的な信号領域は、該第２の列のＬＡＢにおける該第４のＬＡＢの該二次的な信号領域とは異なるように配置されている、集積回路（ＩＣ）デバイス。
前記第１の少なくとも１つのＬＡＢのうちの前記１つのＬＡＢは、前記複数の垂直方向のワイヤを全く使用することなく、前記第２の少なくとも１つのＬＡＢにおける少なくとも２つのＬＡＢと通信するように結合されている、請求項１１に記載のＩＣデバイス。
前記第１の列のＬＡＢおよび前記第２の列のＬＡＢのうちの各ＬＡＢは、同じ数の論理要素（ＬＥ）を備えており、
前記第２の少なくとも１つのＬＡＢのうちの１つのＬＡＢは、各ＬＡＢ内のＬＥの数の半分だけ、前記第１の少なくとも１つのＬＡＢのうちの前記１つのＬＡＢからオフセットされている、請求項１１に記載のＩＣデバイス。
前記第１の列のＬＡＢおよび前記第２の列のＬＡＢのうちの各ＬＡＢは、複数の論理要素（ＬＥ）を備えており、
前記第２の少なくとも１つのＬＡＢのうちの１つのＬＡＢは、１つのＬＥだけ、前記第１の少なくとも１つのＬＡＢのうちの前記１つのＬＡＢからオフセットされている、請求項１３に記載のＩＣデバイス。
前記複数の水平方向の伝導体および垂直方向の伝導体のうちの少なくとも一部によって、前記第１の列のＬＡＢおよび前記第２の列のＬＡＢに結合され、かつ、該第１の列のＬＡＢの少なくとも１つの縁と、該第２の列のＬＡＢの少なくとも１つの縁と、前記ＩＣデバイスの少なくとも１つの縁とに実質的に隣接しているＬ字形の入力／出力（Ｉ／Ｏ）インタフェースをさらに備えている、請求項１１に記載のＩＣデバイス。
前記Ｌ字形のＩ／Ｏインタフェースは、前記第１の列のＬＡＢの少なくとも２つの縁に実質的に隣接している、請求項１５に記載のＩＣデバイス。
前記ＩＣデバイスは、プログラム可能論理デバイスである、請求項１１に記載のＩＣデバイス。
請求項１１に記載のＩＣデバイスを据え付けられているプリント回路基板。
デジタル処理システムであって、
処理回路と、
該処理回路に結合されたメモリと、
該処理回路と該メモリとに結合された、請求項１１に記載の前記ＩＣデバイスと
を備えている、デジタル処理システム。
集積回路（ＩＣ）デバイスであって、
第１の列の論理アレイブロック（ＬＡＢ）と、
複数の水平方向の伝導体および垂直方向の伝導体によって、該第１の列のＬＡＢに結合されている第２の列のＬＡＢであって、該第２の列のＬＡＢは、実質的に、該第１の列のＬＡＢから垂直方向にオフセットされている、第２の列のＬＡＢと、
該第１の列のＬＡＢおよび該第２の列のＬＡＢに結合され、かつ、該第１の列のＬＡＢの少なくとも１つの縁と、該第２の列のＬＡＢの少なくとも１つの縁と、該ＩＣデバイスの少なくとも１つの縁とに実質的に隣接しているＬ字形の入力／出力（Ｉ／Ｏ）インタフェースと
を備えている、集積回路（ＩＣ）デバイス。
前記Ｌ字形のＩ／Ｏインタフェースは、実質的に、前記第１の列のＬＡＢの少なくとも２つの縁に隣接している、請求項２０に記載のＩＣデバイス。
前記Ｌ字形のＩ／Ｏインタフェースは、
前記ＩＣデバイスの外側の回路にデータを送信するように動作可能であるトランスミッタ回路と、
該ＩＣデバイスの外側の該回路からデータを受信するように動作可能であるレシーバ回路と
を備えている、請求項２０に記載のＩＣデバイス。
前記垂直方向の伝導体の少なくとも一部は、前記第１の列のＬＡＢおよび前記第２の列のＬＡＢの間に実質的に配列されている、請求項２０に記載のＩＣデバイス。
前記水平方向の伝導体の少なくとも一部は、前記第１の列のＬＡＢおよび前記第２の列のＬＡＢの上に実質的に配列されている、請求項２０に記載のＩＣデバイス。
前記第１の列のＬＡＢのうちの少なくとも１つのＬＡＢは、前記垂直方向の伝導体を全く使用することなく、前記水平方向の伝導体の少なくとも一部を使用して、前記第２の列のＬＡＢのうちの少なくとも２つのＬＡＢと通信するように結合されている、請求項２４に記載のＩＣデバイス。
前記第１の列のＬＡＢおよび前記第２の列のＬＡＢの各ＬＡＢは、同じ数の論理要素（ＬＥ）を備えており、
前記第２の少なくとも１つのＬＡＢのうちの１つのＬＡＢは、各ＬＡＢ内のＬＥの数の半分だけ、前記第１の少なくとも１つのＬＡＢのうちの１つのＬＡＢからオフセットされている、請求項２０に記載のＩＣデバイス。
前記ＩＣデバイスは、プログラム可能論理デバイスである、請求項２０に記載のＩＣデバイス。
請求項２０に記載のＩＣデバイスを据え付けられているプリント回路基板。
デジタル処理システムであって、
処理回路と、
該処理回路に結合されたメモリと、
該処理回路と該メモリとに結合された、請求項２０に記載の前記ＩＣデバイスと
を備えている、デジタル処理システム。