CN101272141B - 交错逻辑阵列块结构 - Google Patents

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Abstract

提供了一种交错逻辑阵列块(LAB)结构。一个集成电路(IC)器件可以包括相互充分对齐的第一组LAB，以及相互充分对齐并且通过多个水平的和垂直的导线耦接到第一组LAB的第二组LAB。第一组LAB在IC版图中可以相对于第二组LAB充分地进行偏移。在本发明的一个实施例中，第一和第二组LAB可以是成列的LAB，并且各列可以相对于彼此(例如，按照在每个LAB中的逻辑元件的数目的一半)垂直地偏移。偏移可以有益地允许使用一个单独的布线通道或者不使用任何布线通道就可实现更多的LAB，从而减少通信延迟并提高整个IC的性能。

Description

交错逻辑阵列块结构
技术领域
本发明涉及集成电路(IC)器件。更具体地，本发明可以涉及在IC器件上的交错逻辑阵列块(LAB)。
背景技术
IC器件在现有技术中为大家所熟知，并且可以包括多个可以被编程来执行各式各样任务的通用可编程逻辑元件。使用这些可编程逻辑元件允许电子电路的制造者避免在每个集成电路器件中分别设计和构造单独的逻辑电路。使用可编程逻辑元件的IC器件可以包括，例如，可编程逻辑器件(PLD)和结构化专用集成电路(ASIC)。为了简单起见，本文的讨论主要集中于可编程逻辑器件，但是应该被理解的是本发明的原则也可以被应用于其他类型的IC器件。
可编程逻辑器件的基本构造块是一种能够通过许多输入变量执行有限的逻辑功能的逻辑元件(LE)。在一个PLD中的每一个LE一般提供一种组合逻辑功能，例如查询表(LUT)和一个或多个触发器。为了促进复杂逻辑功能的实现，在一个可编程逻辑器件中的逻辑元件经常被安排成组，以构成一个或多个逻辑阵列块。例如，在一个可编程逻辑器件中的每一个逻辑阵列块可以包括8个逻辑元件，并且所述逻辑阵列块通过使用控制位可以被编程来提供多种逻辑功能中的任何一种功能。同时，在一个可编程逻辑器件中的逻辑阵列块经常被安排为一维或者两维的阵列，并且使用一种PLD布线结构被可编程地彼此连接。
LD布线结构一般包括一个具有用来布线数据和输出使能信号的可编程互连的信号导线阵列。例如，布线结构可以包括多个水平的和垂直的导线通道，其中每一个通道可以各自包括一个或者多于一个水平的或者垂直的信号导线。另外，在一个给定通道中的导线可以跨越在一个给定行或者列中的全部LAB，或者可替代地仅仅跨越在所述行或者列中的LAB的子集(例如，4个LAB)。这些类型的导线在本文一般被称为“分段导线”，并且包括分节导线的通道在本文被称为“分段通道”。
一个PLD的水平的和垂直的通道可以允许该PLD的LAB彼此通信。一个给定的LAB对之间的通信可以只需要使用单个导线通道(例如，在相同行或者列中的LAB可以各自使用一个单独的水平的或者垂直的通道进行通信)或者可能需要使用多个导线通道(例如，沿对角线相对布置的LAB可能通过一个水平通道和一个垂直通道的共同使用来通信)。另外，某些布线结构可以允许相邻的LAB不使用任何导线通道来相互通信(例如，因为一个LAB的一个输出可以有选择地被耦接到一个相邻的LAB的一个输入)。通常，使用一个单独的导线通道(或者不使用任何布线通道)与另一个LAB通信的延迟比使用多个布线通道与另一个LAB通信的延迟趋向于更低。
根据上面所述，需要提供一种允许每一个LAB与更多数量的其他LAB仅使用一个单独的导线通道进行通信的结构。另外，需要提供一种允许每一个LAB与更多数量的其他LAB不使用任何导线通道进行通信的结构。
发明内容
按照本发明，一种交错逻辑阵列块结构可以被提供。在本发明的一个实施例中，IC器件可以包括相互充分对齐的第一组LAB，以及相互充分对齐并且通过多个水平的和垂直的导线耦接到第一组LAB的第二组LAB。在第一和第二组中的每一个LAB可以包括相同数目的LE(例如，8个)。第一组LAB可以与第二组LAB充分地偏移每个LAB中的LE数目的一半(例如，4个)。偏移可以是垂直的或者是水平的，这取决于IC及其LAB的设计。
在本发明的另一个实施例中，IC器件可以包括第一列LAB、第二列LAB、在第一和第二列LAB之间耦接和布置的垂直导线以及耦接到第一和第二列LAB的水平导线。第一列LAB中的第一至少一个LAB可以相对于第二列LAB中的第二至少一个LAB充分地垂直偏移。有益地，与如果第一至少一个LAB和第二至少一个LAB没有垂直地偏移相比，第一至少一个LAB中的LAB可以被耦接用以与第二至少一个LAB中的更多数量的LAB进行通信，而不需使用所述多个垂直导线中的任何一个。例如，与如果LAB没有垂直偏移相比，垂直偏移可以允许所述LAB仅使用一个单独的水平导线或者根本不使用布线导线来与更多块通信。
在本发明的又一个实施例中，IC器件可以包括第一列LAB，以及用多个水平的和垂直的导线耦接到第一列LAB的第二列LAB。第二列LAB可以相对于第一列LAB充分垂直地偏移。另外，IC器件可以包括耦接到第一和第二列LAB的L形输入/输出(I/O)接口。L形输入/输出接口可以充分邻近第一列LAB的至少一个边缘、第二列LAB的至少一个边缘以及IC器件的至少一个边缘。
本发明有益地提供了一种结构，其允许每个LAB仅使用一个单独的导线通道来与更多数目的其它LAB通信。另外，本发明提供了一种结构，允许每个LAB不使用任何导线通道来与更多数目的其它LAB通信。
附图说明
通过考虑接下来的详细描述并结合附图，本发明的前述和其它目标和优势会变得明白，其中同样的附图标记始终对应同样的部分，并且其中：
图1是表示一个已知LAB结构的结构图；
图2是表示几个LAB彼此相互邻近布置的结构图；
图3是表示根据本发明一个实施例的示例性交错逻辑阵列块结构的结构图；
图4是表示根据本发明一个实施例的交错逻辑阵列块结构中的彼此相互邻近布置的几个LAB的结构图；
图5是表示根据本发明一个实施例的带有L形I/O接口的示例性交错逻辑阵列块结构的结构图；和
图6是合并了本发明的数据处理系统的结构图。
具体实施方式
图1是表示一个已知LAB结构100的结构图。LAB结构100可以包括任何合适数目的LAB，用垂直的和水平的布线通道相互耦接。(当在这里使用时，术语“耦接”应该被理解为一般包括在两种结构中的直接和间接两种连接，包括通过中间机械模块、电模块或者任何其它合适的组件或者其组合的物理连接，以及在通过电模块、线路、空气或者任何其它合适的介质或其组合的通信中发生的连接。)在附图1图示的例子中，LAB结构100可以包括至少12个LAB，布置为4列110、120、130和140以及3行102、104和106。
在图1中描绘的LAB可以使用垂直通道170、172和174以及水平半通道152、154、156、158、160和162相互通信。每个通道可以包括任何合适数目的信号导线，并且所述通道可以被相互耦接和通过可编程或者其它可选连接(例如，使用多路复用器、开关或者任何其它合适的电路)耦接到合适的LAB。应该注意的是，为了方便与图3进行比较，每个水平的通道被描绘成两个半通道，稍后在本文会作讨论。每个水平的和垂直的通道可以是一个分段的水平或者垂直的通道，包含分段导线。例如，在图1中描绘的每个水平的通道可以允许一个给定的LAB与在该LAB的左边或者右边的四个LAB通信，并且这样一个分段水平通道可被称为一个“H4”通道。相似地，在图1中描绘的每个垂直的通道可以允许一个给定的LAB与在该LAB的上边或者下边的四个LAB通信，并且这样一个分段垂直通道可以被称为一个“V4”通道。
为了示例性的目的，假设LAB结构100的水平和垂直通道分别为H4和V4通道，并且该LAB结构100包含比图1中描绘的12个更多的LAB，则可以分析用来从一个LAB到另一个LAB传输一个信号所需的通道数目或者“跃距(hop)”。例如，一个给定的LAB可以使用一个单独的H4通道与在其左边的四个LAB或者在其右边的四个LAB，或者全部8个LAB通信。另一方面，一个给定的LAB可以使用一个单独的V4通道与在同一列中的8个LAB通信，并且也可以使用一个单独的V4通道与在每个相邻列中的8个LAB通信，在一个单独的垂直跃距内覆盖全部可达的24个LAB。这种使用单独的H4通道和单独的V4通道可达到的LAB的数目的差异是由于在图1的LAB结构100中垂直通道被充分地布置在LAB的列之间，而水平通道被布置在LAB的行之上造成的。关于这种LAB结构的进一步细节可以在申请号为10/140,287、现在美国专利号为6,630,842、在2002年5月6日申请的名称为“ROUTINGARCHITECTUREFORAPROGRAMMABLELOGICDEVICE(可编程逻辑器件的布线结构)”的美国专利中找到，其全部内容因此被作为参考合并在此。另外，LAB结构100可以被如此设计以致每个LAB可以不使用任何H4或V4通道与直接在其左边的LAB和直接在其右边的LAB通信，因为在每个LAB中的LE的输出可以被耦接以驱动水平邻接的LAB的输入多路复用器。这样的耦接在下面将结合图2来更详细地讨论。
图2是表示几个LAB212、214、222和224在同一个IC器件上相互邻接布置的结构图。如图所示，每个LAB可以包括多个LE和一个次级信号区域，都使用LAB的内部布线导线或者线路(例如，内部布线导线或者线路231、241、251或者261)彼此耦接。例如，LAB212可以包括4个LE232和次级信号区域234。每个LE232可以提供组合逻辑功能，例如LUT，以及一个或者多个触发器。次级信号区域234可以通过内部信号导线或者线路233提供任何合适的信号给LE232，包括时钟信号和控制信号(例如，使能信号、复位信号和清零信号)。LAB214、222和224可以包括类似于LAB212中的那些部件并且以类似方式被布置。应该注意到每个LAB可以包括任何合适数目的LE和次级信号区域。
如图2所示，在不同的LAB中的LE可以使用合适的信号导线彼此通信。例如，通过适当操作多路复用器，例如多路复用器256和266，垂直通道282可以允许在LAB212、214、222和224的任何一个中的LE与这些相同LAB的任何一个中的LE以及与相同列中的其它LAB(对于垂直通道284的长度，其可以是一个分段通道)通信。(尽管图2可能表示LAB212和214可以驱动垂直通道284而LAB222和224不能，但应注意到各种连接和电路为了清楚而被从图2中省略，以及许多布线结构可能允许LAB222和224来驱动垂直通道284，其可能反过来提供输入给LAB212和214。)相似地，通过适当操作多路复用器，例如多路复用器256和266，水平导线272可能允许在LAB212或222任一个中的LE与另一个LAB以及在相同行中的其它LAB(对于水平导线272的长度，其可以是一个分段通道)进行通信。(尽管图2可能表示LAB212可以驱动水平导线272而LAB222不能，但应注意到各种连接和电路为了清楚而被从图2中省略，以及许多布线结构可能允许LAB222来驱动水平导线272，其可能反过来提供输入给LAB212。)
另外，在同一行布置的LAB可能通常不使用任何水平或者垂直布线通道与和它直接水平邻接的两个LAB通信。例如，LAB212中的一个LE可以传输信号给LAB222中的一个LE，并且LAB222中的一个LE可以传输数据给LAB212中的一个LE，都不使用水平导线272。这样的信号传输可以被实现是因为一个LAB的LE输出可能经常通过合适的多路复用器电路(为了示例的简单，这样的连接没有在图2中示出)耦接到另一个LAB的LE输入。
图3是表示根据本发明一个实施例的示例性交错逻辑阵列块结构300的结构图。交错逻辑阵列块结构300可以包括任意合适数目的LAB，用垂直的和水平的布线通道相互耦接。在图3所图示的例子中，LAB结构300可以包括至少10个LAB，布置为4列310、320、330和340。根据本发明的一个实施例，在列320中的LAB322和324以及在列340中的LAB342和344，可能相对于列310和330中的LAB充分地偏移，结果形成一个充分交错的逻辑阵列块结构。在一个实施例中，在列320和340中的LAB可以与列310和330中的LAB垂直地偏移大约每个LAB高度的一半。例如，假设在LAB结构300中的每个LAB包含4个LE，在列320和340中的LAB可以与列310和330中的LAB垂直地偏移两个LE的高度。应注意到本发明的概念可以被用在包括任何合适数目的LE以及任何合适的结构或者布局的LAB中。
与图1中的LAB结构100的情况一样，在图3中所描绘的LAB可以使用垂直通道370、372和374以及水平半通道352、354、356、358、360和362来相互通信。每个通道可以包括任意合适数目的信号导线，并且所述通道可以被相互耦接和通过可编程或者其它可选连接(例如，使用多路复用器、开关或者任何其它合适的电路)耦接到合适的LAB。应注意到为了方便讨论每个水平的通道被描绘成两个半通道。每个水平的和垂直的通道可以是一个分段的水平或者垂直的通道，包含分段导线。例如，在图3中描绘的每个水平通道可以允许一个给定的LAB与在该LAB的左边或者右边的四个LAB通信，并且这样一个分段水平通道可以被称为一个“H4”通道。相似地，在图3中描绘的每个垂直通道可以允许一个给定的LAB与在该LAB的上边或者下边的四个LAB通信，并且这样一个分段垂直通道可以被称为一个“V4”通道。应注意到任何合适长度的分段水平和垂直通道可以在本发明中使用。
根据本发明的一个实施例，在列320和340中的LAB的所述垂直偏移可以有利地允许一个给定的LAB仅使用一个或零个布线通道与更多LAB通信。为了示例性的目的，假设LAB结构300的水平和垂直通道分别为H4和V4通道，并且该LAB结构300包含比图3中描绘的12个更多的LAB，则可以分析用来从一个LAB到另一个LAB传输信号所需的通道数目或者“跃距”。例如，一个给定的LAB可以使用一个单独的H4通道与在其左边的6个LAB或者在其右边的6个LAB，或者全部12个LAB通信。另外，一个给定的LAB可以使用一个单独的V4通道与在同一列中的8个LAB通信，并且也可以使用一个单独的V4通道与在每个相邻列中的8个LAB通信，在一个单独的垂直跃距内覆盖全部可达的24个LAB。这种使用单独的H4通道和单独的V4通道可达到的LAB的数目的差异是由于在图3的LAB结构300中垂直通道被充分地布置在LAB的各列之间，而水平通道被布置在LAB的各行之上所造成的。另外，LAB结构300可以被如此设计以致每个LAB可以不使用任何H4或V4通道与直接在其左边的两个LAB和直接在其右边的两个LAB通信，因为在每个LAB中的LE的输出可以被耦接以驱动水平邻接的LAB的输入多路复用器。因此，如图1中描绘的LAB结构100，当与传统的栅格型LAB结构相比较时，某些LAB相对于邻接的LAB的偏移可以有益地增加在一个或零个跃距内从任何指定LAB可达的LAB的数量。用这种方式，使用这种LAB结构的IC器件(例如，PLD)上的LAB之间的通信总延迟可以被减少，并且作为一个整体来看系统可以在一个更高的频率上操作。
应注意到本发明的概念可以与交错或偏移机制一起使用，并且用于除了图3所示的一组之外的各组LAB。例如，LAB的列不需要相对于相邻列偏移接近LAB高度的一半。作为一个例子，可以根据本发明的一个实施例设计一种LAB结构，其中LAB的每一列相对于在其左边的那列偏移大约一个LE，结果造成在一系列LAB列之间偏移递增。可选择地，LAB的行可以相对于彼此水平移位任何合适的量。相似地，本发明的原则可以适用于这样的LAB结构：其全部水平和垂直通道在LAB之上布置，其全部水平和垂直通道在LAB的行和列之间布置，其水平通道在LAB之间布置并且垂直通道在LAB之上布置，或者用任何其它合适的布置。在另一个例子中，本发明的概念可以用不包含相同数目LE的LAB来实现。
图4是表示根据本发明一个实施例的交错逻辑阵列块结构中的相互邻接布置的几个LAB412、414、422、424和426的结构图。如图所示，每个LAB可以包括多个LE和一个次级信号区域，都使用LAB的内部布线导线或者线路(例如，内部布线导线或者线路431、441、451、461或者471)彼此耦接。例如，LAB412可以包括4个LE432和次级信号区域434。每个LE432可以提供组合逻辑功能，例如查询表，以及一个或者多个触发器。次级信号区域434可以使用内部信号导线或者线路433提供任何合适的信号给LE432，包括时钟信号和控制信号(例如，使能信号、复位信号和清零信号)。LAB414、422、424和426可以包括类似于LAB412中的那些部件并且以类似方式被布置。应注意到每个LAB可以包括任何合适数目的LE和次级信号区域，并且本发明不被限制在这些方面。
如图4所示，在不同的LAB中的LE可以使用合适的信号导线彼此通信。例如，通过适当操作多路复用器，例如多路复用器456和466，垂直通道494可以允许在LAB412、414、422、424和426的任何一个中的LE与这些相同LAB的任何一个中的LE以及与相同列中的其它LAB(对于垂直通道494的长度，其可以是一个分段通道)进行通信。(尽管图4可能表示LAB412和414可以驱动垂直通道494而LAB422、424和426不能，但应注意到各种连接和电路为了清楚起见而被从图4中省略，以及许多布线结构可以允许LAB422、424和426来驱动垂直通道494，其可能反过来提供输入给LAB412和414。)
根据本发明的一个实施例，通过适当操作多路复用器，例如多路复用器456，水平导线482可能允许在LAB412中的一个LE与LAB422和LAB424两者以及与和LAB412水平排列的其它LAB(对于水平导线482的长度，其可以是一个分段通道)进行通信。相似地，通过适当操作多路复用器，水平导线482可以允许在LAB424中的一个LE与LAB412和LAB414两者以及与和LAB424水平排列的其它LAB(对于水平导线482的长度，其可以是一个分段通道)进行通信。
(尽管图4可能表示LAB412可以驱动水平导线482而LAB424不能，但应该注意到各种连接和电路为了清楚起见而被从图4中省略，并且许多布线结构可能允许LAB424来驱动水平导线482，其可能反过来提供输入给LAB412和414。)
另外，根据本发明的一个实施例，如图4所示的那些LAB可以不使用任何水平或者垂直布线通道与和它直接水平邻接的LAB通信。例如，LAB412中的一个LE可以传输信号给LAB422和LAB424中的LE，并且LAB424中的一个LE可以传输数据给LAB412和414中的LE，都不使用水平导线482或486。这样的信号传输可以被实现是因为一个LAB的LE输出可能通过合适的多路复用器电路(为了示例的简单，这样的连接没有在图4中示出)耦接到另一个LAB的LE输入。
应注意到不同列的LAB相对于彼此的移位可以用布局上相对很小的改变来获得。例如，与LAB内的导线或者线路431和441相比，LAB内的导线或者线路451、461和471可以在不同的垂直位置被截断。相似地，与LAB内的导线或者线路433和443相比，用来在次级信号区域(例如，次级信号区域464或者474)和在同一LAB中的LE之间传送信号的LAB内的导线或者线路453、463和473可以在不同的垂直位置被截断。在本发明的一个实施例中，这些对LAB内的导线或者线路的改变是相对于LAB412和414来垂直移位LAB422、424和426所需的唯一改变。例如，用来促进LAB之间的通信的LAB之间的导线和多路复用器可以基本上保留不变。另外，LE452、462和472以及第二信号区域464和474的位置可以有利地基本上保留不变。这样一种移位LAB的方法可能导致第二信号区域被安置在不同列的各个LAB中的不同点(例如，第二信号区域464和474可以被安置在LAB
424和426各自的顶部附近，同时第二信号区域434和444可以被安置在LAB412和414各自的中部附近)。无论如何，这个方法可以有益地避免重新定位第二信号区域所需的潜在高价操作，其可以相对于在同一列LAB中的LE大小基本不同。
因此，本发明的概念可以用布局的相对最小的改变来在物理IC器件上实现。相似的原则可以被应用在依据本发明的其它LAB移位上，例如采用不同于给定LAB的LE的一半数目所作的垂直移位，以及相对于LAB的其它行的LAB的行的水平移位。还应注意本发明的概念可以用包含不同数目的LE的LAB来实现。
图5是表示根据本发明一个实施例的带有L形I/O接口524和544的示例性交错逻辑阵列块结构500的结构图。LAB的列的移位可能在IC器件(例如，一个PLD)的边缘留下未占用的空间。例如，列520和540的移位，假设它们被安置在IC器件的底部，可以在那些列的底部留下间隙。一种利用这种剩余空间的方法可能是在LAB522和542之下布置更小的LAB。可选择地，LAB522和542可以被扩展以比在IC器件上的其它大多数LE包含更多数目的LE。
根据本发明一个实施例，再一个利用剩余空间的方法可以是在I/O器件的边缘设置L形I/O接口(例如I/O接口524和544)。这样的I/O接口可以与IC器件中的多个LAB以及与IC器件的外部电路通信，并且可以包括发射器和接收器电路来进行这种通信。这种L形I/O接口可以包括大量的多路复用器电路，其可以有益地被相对容易地布置在由LAB列的移位所空余的空间内。应理解这种I/O接口可以被用于其它LAB结构(例如，其LAB的行被移位而不是列，或者列被移位一与LAB的一半高度不同的量)。
图6图示了一个IC606，其在数据处理系统640中合并了根据本发明的交错逻辑阵列块结构。IC606可以是一个PLD、一个ASIC或者一个拥有PLD和ASIC两者特性的器件。数据处理系统640可以包括一个或者多于一个下列部件：处理器602、存储器604、I/O电路608和外围设备610。这些部件用一系统总线612耦接到一起并且在包含于终端用户系统630内的电路板620上组装。
系统640可被用于多种多样的应用，例如计算机网络、数据网络、测试设备、视频处理或者数字信号处理。IC606可以用于执行各种不同的逻辑功能。例如，IC606可以被配置作为与处理器602一起协同工作的处理器或者控制器。IC606也可以被用作仲裁器来对访问系统640中的共享资源进行仲裁。在另一个例子中，IC606可以被配置作为处理器602和系统640的其它部件中的一个之间的接口。
因而显然可以在一个IC器件上提供一个交错逻辑阵列块结构。本领域技术人员会明白本发明可以用所描述实施例之外的方式实施，给出的所描述实施例是为了示例而非限制的目的，并且本发明只被随后的权利要求所限制。

Claims (26)

1.一种集成电路器件，即IC器件，包括：
相互充分对齐、和一条线平行的第一组逻辑阵列块LAB；以及
和所述线平行的相互充分对齐的第二组LAB，所述第二组LAB通过多个水平导线和垂直导线耦接到所述第一组LAB，其中：
在所述第一和第二组中的每一个LAB包括(1)相同复数数目的逻辑元件LE，其中每个逻辑元件能够提供查询表组合逻辑功能，和(2)为所述LAB中的LE提供时钟信号和控制信号的次级信号区域；并且
所述第一组LAB相对于和所述线平行的所述第二组LAB充分地偏移每个LAB中的LE数目的一半。
2.如权利要求1所述的IC器件，其中：
所述第一组LAB包括第一列LAB；
所述第二组LAB包括第二列LAB；并且
所述第一组LAB相对于所述第二组LAB垂直地偏移每个LAB中的LE数目的一半。
3.如权利要求2所述的IC器件，其中至少一些垂直导线被充分地布置在所述第一和第二列LAB之间。
4.如权利要求2所述的IC器件，其中至少一些水平导线被充分地布置在所述第一和第二列LAB中的LAB之上。
5.如权利要求4所述的IC器件，其中所述第一组LAB中的一个LAB使用至少一些所述水平导线而不使用任何所述垂直导线来与所述第二组LAB中的至少两个LAB耦接进行通信。
6.如权利要求1所述的IC器件，其中：
所述第一组LAB包括第一行LAB；
所述第二组LAB包括第二行LAB；并且
所述第一组LAB相对于所述第二组LAB水平地偏移每个LAB中的LE数目的一半。
7.如权利要求1所述的IC器件，进一步包括一个L形输入/输出I/O接口，其用所述多个水平导线和垂直导线中的至少一些来耦接到所述第一和第二组LAB，并且充分地邻接到第一组LAB的至少一个边缘、第二组LAB的至少一个边缘以及所述IC器件的至少一个边缘。
8.如权利要求1所述的IC器件，其中所述IC器件是一个可编程逻辑器件。
9.一种印刷电路板，在其上安装了如权利要求1所述的IC器件。
10.一种数字处理系统，包括：
处理电路；
耦接到所述处理电路的存储器；以及
如权利要求1所述的IC器件，其被耦接到所述处理电路和所述存储器。
11.一种集成电路器件，即IC器件，包括：
第一列逻辑阵列块LAB，其能够提供查询表组合逻辑功能；
第二列LAB，其能够提供查询表组合逻辑功能；
在所述第一和第二列LAB之间耦接和布置的多个垂直导线；以及
耦接到所述第一和第二列LAB的多个水平导线，其中：
所述第一列LAB中的第一至少一个LAB相对于所述第二列LAB中的至少所述LAB的子集充分垂直地偏移，以致与如果所述第一至少一个LAB和所述子集没有垂直偏移相比，所述第一至少一个LAB中的LAB与所述子集中的更多数量的LAB耦接进行通信，而不需使用所述多个垂直导线中的任何一个，并且其中所述第一和第二列LAB中的每个LAB包括(1)相同复数数目的逻辑元件LE，其中每个逻辑元件能够提供查询表组合逻辑功能，和(2)为所述LAB中的LE提供时钟信号和控制信号的次级信号区域；和
所述第一至少一个LAB中的LAB与所述子集偏移一个LE。
12.如权利要求11所述的IC器件，进一步包括一个L形输入/输出I/O接口，其用所述多个水平导线和垂直导线中的至少一些来耦接到所述第一和第二列LAB，并且充分地邻接到第一列LAB的至少一个边缘、第二列LAB的至少一个边缘以及所述IC器件的至少一个边缘。
13.如权利要求12所述的IC器件，其中所述L形输入/输出接口充分地邻接到所述第一列LAB的至少两个边缘。
14.如权利要求11所述的IC器件，其中所述IC器件是一个可编程逻辑器件。
15.一种印刷电路板，在其上安装了如权利要求11所述的IC器件。
16.一种数字处理系统，包括：
处理电路；
耦接到所述处理电路的存储器；以及
如权利要求11所述的IC器件，其被耦接到所述处理电路和所述存储器。
17.一种集成电路器件，即IC器件，包括：
第一列逻辑阵列块LAB，其能够提供查询表组合逻辑功能；
通过多个水平导线和垂直导线耦接到所述第一列LAB的第二列LAB，其能够提供查询表组合逻辑功能；其中所述第二列LAB相对于所述第一列LAB充分垂直地偏移；以及
一个L形输入/输出I/O接口，其耦接到所述第一和第二列LAB，并且充分地邻接到所述第一列LAB的至少一个边缘、所述第二列LAB的至少一个边缘以及所述IC器件的至少一个边缘，并且其中：
所述第一和第二列LAB中的每个LAB包括(1)相同复数数目的逻辑元件LE，其中每个逻辑元件能够提供查询表组合逻辑功能，和(2)为所述LAB中的LE提供时钟信号和控制信号的次级信号区域。
18.如权利要求17所述的IC器件，其中所述L形输入/输出接口充分地邻接到所述第一列LAB的至少两个边缘。
19.如权利要求17所述的IC器件，其中所述L形输入/输出接口包括：
发送器电路，其可操作用来发送数据到所述IC器件外面的电路；以及
接收器电路，其可操作用来接收来自所述IC器件外面的电路的数据。
20.如权利要求17所述的IC器件，其中至少一些所述垂直导线被充分地布置在所述第一和第二列LAB之间。
21.如权利要求17所述的IC器件，其中至少一些所述水平导线被充分地布置在所述第一和第二列LAB中的LAB之上。
22.如权利要求17所述的IC器件，其中所述第一列LAB中的至少一个LAB使用至少一些所述水平导线而不使用任何所述垂直导线来与第二列LAB中的至少两个LAB耦接进行通信。
23.如权利要求17所述的IC器件，其中：
所述第一列LAB中的至少一个LAB相对于所述第二列LAB中的至少一个LAB偏移每个LAB中的LE数目的一半。
24.如权利要求17所述的IC器件，其中所述IC器件是一个可编程逻辑器件。
25.一种印刷电路板，在其上安装了如权利要求17所述的IC器件。
26.一种数字处理系统，包括：
处理电路；
耦接到所述处理电路的存储器；以及
如权利要求17所述的IC器件，其被耦接到所述处理电路和所述存储器。
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