CN103257842A - 一种加法进位信息输出的方法和一种加法器 - Google Patents
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Abstract
本发明提供了一种加法进位信息输出的方法和一种加法器。该加法器包括由多个进位器构成的进位链；还包括在进位链中的伪进位器，该伪进位器用于沿进位链传递进位信息并且提供在进位链中离该伪进位器最近的上一个进位器的输出。本发明实施例通过在进位器链上增加一个伪进位器，并且把输入始终置为高电平，这样就可以很方便地获得加法器的进位信息，用很小的芯片开销实现加法器的复用。
Description
技术领域
本发明涉及微电子领域，特别是一种加法器的设计。
技术背景
在微电子设计领域，加法器是集成电路设计里面经常会遇到的一个基本单元。对于不同的芯片，加法器的位宽从几个比特到几十比特不等。如果需要复用加法器，在现有设计中基本采用多输出端解决。比如一个设计中需要一个4位加法器和一个6位加法器，现有设计则在4位加法器设计一个输出端，当需要做6位加法的时候将4位加法器的输出端作为输入端再设计一个加法器。具体参看图1的左侧和中间电路所示，一个4位加法器和一个6位加法器在现有技术中均只能单独设计。
另一种可能的思路是复用6位加法器做4位加法器，即如图1右侧电路所示从加法器的中间Ex点提供进位输出。然而，本领域的技术人员意识到，多一个输出端会导致芯片额外增加逻辑。图2是现有技术中加法器输出端芯片逻辑开销和布局布线开销示意图。参看图2所示，图2中实线部分为一个Co的结构。可以看到Co需要经过多个器件和很漫长的布线才能输出出来，因此多一个输出端会导致芯片额外增加逻辑，从而导致芯片面积的无谓增加和布线的困难。
发明内容
有鉴于此，为解决上述问题，本发明提供了一种加法进位信息输出的方法和一种加法器。可以利用现有加法器的结构很方便地在进位器链上获得进位信息。
根据第一方面，本发明提供一种加法器。该加法器包括由多个进位器构成的进位链；还包括在进位链中的伪进位器，该伪进位器用于沿进位链传递进位信息并且提供在进位链中离该伪进位器最近的上一个进位器的输出。
优选地，伪进位器包括查找表、复用器和异或门，查找表被配置成输出高电平，以便复用器选通输入的进位信号，高电平和输入的进位信号作为异或门的两个输入信号。
优选地，伪进位器包括反相器，将异或门的输出信号反相。
在第二方面，本发明提供一种加法进位信息输出的方法。该方法包括：将在进位链中的至少一个进位器配置为伪进位器，使得该伪进位器沿进位链传递进位信息并且提供在进位链中离该伪进位器最近的上一个进位器的输出。
优选地，所述方法包括将所述在进位链中离该伪进位器最近的上一个进位器的进位输出信号反相。
本发明提供的实施例通过在进位器链上增加一个伪进位器，并且把输入始终置为高电平，这样就可以很方便地获得加法器的进位信息，用很小的芯片开销实现加法器的复用。
附图说明
图1是现有技术的加法器设计示意图；
图2是现有技术中加法器输出端芯片逻辑开销和布局布线开销示意图；
图3是本发明一个具体的实施例中加法器示意图；
图4是本发明一个具体的实施例中进位器的具体逻辑结构；
图5是6位加法器复用4位加法器的逻辑结构。
具体实施方式
多位宽的加法可以看作是一组加法的集合。以4位加法为例，A[0:3]+B[0:3]＝{A[3:3]+B[3:3]，A[2:3]+B[2:3]，…，A[0:0]+B[0:0]}。从这些加法组合中可以看出，一个4位的加法可以复用出多个加法组合。而很多时候数据可能是几十位甚至更多，因此由一种加法器复用实现不同位数的加法器就显得尤为重要。
图3是本发明一个具体的实施例中加法器示意图。图3的左边表示现有技术中加法器的结构，加法器包括相邻的两个进位器，下方的进位器1对输入信号A1、B1进行加法运算，所得和为S1。上方的进位器2对输入信号A2、B2进行加法运算，所得和为S2。在现有技术中在不对加法器进行结构改动的情况下无法直接获取Ex结点处的进位信息。
图3右边示意在结点Ex处添加一个伪进位器3。该添加的伪进位器3不做求和运算，使从上一级进位器输入的进位信息值保持不变传送到下一级进位器中，而在进位器的输出端可以获得加法器1(即左侧图结点Ex)处的进位结果。
图4是本发明一个具体的实施例中进位器的具体逻辑结构。
如图4所示，进位输入端Ci与由查找表实现的电源Vcc异或之后的结果Sum为～Ci，在Sum后链接一个反相器可以使得～Sum输出端输出的结果与输入的Ci一致。进位输入端Ci再通过二选一多路器输出到Co，所述二选一的控制端也是高电平，因此可以保证输出的信号Co与输入端信号Ci一致。
上述添加的伪进位器与现有进位器在结构上可以是相同的。以图4为例，添加的伪进位器将查找表配置为具有Vcc的输出信号，并且将反相器吸收到～Sum的后续逻辑电路。因此，根据本发明实施例，无需改变加法器的原有结构，即可实现不同位数的加法器的复用。
图5是6位加法器复用4位加法器的逻辑结构的示意图。如图5所示，采用7个进位器实现了6位加法器复用4位加法器的功能。在该加法器设计结构中，上面的2个进位器和下面的4个进位器是常规的进位器，可以采用各种可行的结构。中间的进位器是伪进位器，其输入信号配置为高电平，其输出为Ex信号；同时，加法运算中的进位信号从该伪进位器中透过。插入的伪进位器的结构与普通进位器的结构相似。当然，本领域的技术人员意识到，新插入的进位器的位置是可变的，并不限于图示的位置。
因此本发明的实际开销为仅增加了一个进位器带来的一级进位延时，这就使得本发明只是付出了很少的代价，却换来了非常实用的功能。
本领域的技术人员意识到，虽然前文仅仅提及了加法运算，但是本发明同样适用于减法运算。因此，在本说明书和权利要求书中加法应当涵盖加法、减法运算。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换等，均应包含在本发明的保护范围之内。
Claims (5)
1.一种加法器，包括由多个进位器构成的进位链；还包括在进位链中的伪进位器，该伪进位器用于沿进位链传递进位信息并且提供在进位链中离该伪进位器最近的上一个进位器的输出。
2.根据权利要求1所述的加法器，其特征在于，伪进位器包括查找表、复用器和异或门，查找表被配置成输出高电平，以便复用器选通输入的进位信号，高电平和输入的进位信号作为异或门的两个输入信号。
3.根据权利要求1所述的加法器，其特征在于，包括反相器，将异或门的输出信号反相。
4.一种加法进位信息输出的方法，其包括：
将在进位链中的至少一个进位器配置为伪进位器，使得该伪进位器沿进位链传递进位信息并且提供在进位链中离该伪进位器最近的上一个进位器的输出。
5.根据权利要求4所述的方法，其特征在于，包括将所述在进位链中离该伪进位器最近的上一个进位器的进位输出信号反相。
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