CN105874712B - 可跳过的一比特全加器和fpga器件 - Google Patents

Abstract

本发明涉及一种可跳过的一比特全加器和FPGA器件，包括:第一选通器、第二选通器和加法器；所述第一选通器包括第一加数输入端和第一常量输入端，其中所述第一常量输入端用于向所述第一选通器输入第一常量；所述第二选通器包括第二加数输入端和第二常量输入端，其中所述第二常量输入端用于向所述第二选通器输入第二常量；当所述第一加数输入端不用于输入第一加数，和/或所述第二加数输入端不用于输入第二加数时，所述第一选通器选通输出所述第一常量输入端输入的第一常量，并且所述第二选通器选通输出所述第二常量输入端输入的第二常量，用以所述加法器的进位输出端根据所述第一常量和第二常量产生确定的加法进位输出信号。

Description

可跳过的一比特全加器和FPGA器件

技术领域

本发明涉及集成电路技术领域，特别是一种可跳过的一比特全加器和FPGA器件。

背景技术

现场可编程门阵列(Field-Programmable Gate Array，FPGA)是一种具有丰富硬件资源、强大并行处理能力和灵活可重配置能力的逻辑器件。这些特征使得FPGA在数据处理、通信、网络等很多领域得到了越来越多的广泛应用。

加法是最常用的逻辑结构，FPGA内部之所以有算数逻辑结构主要是为了对加法的速率和实现进行优化。在FPGA内部，加法器通常由进位链(carry chain)实现。但是由于FPGA架构上的限制，一个n位全加器的最低位进位，通常只能从逻辑元件(Logic Element，LE)中最下方专用的进位输入端进入，使得一条进位链的起始位置必须位于LE的最下方，因此对布局产生了较大的限制。

此外，在进位链上的任意一位全加器所用的输入输出端口如果被其他逻辑功能所占用，该进位链就会被迫中断。因此当FPGA片上实现的逻辑功能比较复杂的时候，可用的进位链数量就会非常有限。

发明内容

本发明的目的是针对现有技术的缺陷，提供了一种可跳过的一比特全加器和FPGA器件，所述一比特全加器能够选择输入常量，根据输入常量的不同，使得全加器在输入输出端口被占用的情况下还能够将加法进位信号传播到上一级全加器，降低进位链被中断的可能，或者，使得全加器能够产生确定的数字低电平或数字高电平的进位信号，从而可以作为进位链的最低位进位输入，使得进位链的起始位置不再受FPGA架构上的限制，而是可以从进位链上的任意一个位置起始。由此，提高了FPGA片上可用进位链的数量，实现了对芯片布局结构和面积的优化。

第一方面，本发明实施例提供了一种可跳过的一比特全加器，包括：

第一选通器、第二选通器和加法器；

所述第一选通器包括第一加数输入端和第一常量输入端，其中所述第一常量输入端用于向所述第一选通器输入第一常量；所述第二选通器包括第二加数输入端和第二常量输入端，其中所述第二常量输入端用于向所述第二选通器输入第二常量；

当所述第一加数输入端不用于输入第一加数，和/或所述第二加数输入端不用于输入第二加数时，所述第一选通器选通输出所述第一常量输入端输入的第一常量，并且所述第二选通器选通输出所述第二常量输入端输入的第二常量，用以所述加法器的进位输出端根据所述第一常量和第二常量产生确定的加法进位输出信号。

优选的，当所述第一常量和第二常量中任意一个为数字高电平且另一个为数字低电平时，所述加法进位输出信号为所述加法器的进位输入端输入的加法进位输入信号。

进一步优选的，当当前所述全加器中，所述第一常量和第二常量中任意一个为数字高电平且另一个为数字低电平时，所述当前全加器将输入的加法进位输入信号传送至与所述当前全加器级联的下一全加器的进位输入端，用以作为所述下一全加器的加法进位输入信号。

优选的，当所述第一常量和第二常量同时为数字高电平时，所述加法进位输出信号为数字高电平。

优选的，当所述第一常量和第二常量同时为数字低电平时，所述加法进位输出信号为数字低电平。

进一步优选的，当当前所述全加器中，所述第一常量和第二常量同时为数字高电平时，所述当前全加器用于向与所述当前全加器级联的下一全加器提供数字高电平的加法进位输入信号；

当当前所述全加器中，所述第一常量和第二常量同时为数字低电平时，所述当前全加器用于向与所述当前全加器级联的下一全加器提供数字低电平的加法进位输入信号。

优选的，所述第二选通器还包括反相逻辑输出控制端；

当所述反相逻辑输出控制端输入数字高电平信号时，所述第二选通器输出所述第二加数或所述第二常量；

当所述反相逻辑输出控制端输入数字低电平信号时，所述第二选通器输出所述第二加数的反相信号或所述第二常量的反相信号。

优选的，所述第二选通器还包括反相逻辑输出控制端；

当所述反相逻辑输出控制端输入数字低电平信号时，所述第二选通器输出所述第二加数或所述第二常量；

当所述反相逻辑输出控制端输入数字高电平信号时，所述第二选通器输出所述第二加数的反相信号或所述第二常量的反相信号。

第二方面，本发明实施例提供了一种FPGA器件，所述FPGA器件包括多个逻辑元件，每个逻辑元件包括逻辑区，每个逻辑区包括两个如上述第一方面所述的全加器；

当前逻辑区中第一个全加器的加法器的进位输入端与前一个逻辑区中第二个全加器的加法器的进位输出端相连接；所述当前逻辑区中第二个全加器的加法器的进位输出端与下一个逻辑区中第一个全加器的加法器的进位输入端相连接；

其中，每个逻辑区中，第一个全加器的加法器的进位输出端与第二个全加器的加法器的进位输入端相连接。

本发明实施例提供的可跳过的一比特全加器，通过第一选通器选通输出第一常量输入端输入的常量，第二选通器选通输出第二常量输入端输入的常量，用以加法器的进位输出端根据所述第一常量和第二常量产生确定的加法进位输出信号。其中，根据输入常量的不同，加法进位输出信号可以是上一级全加器的加法进位输出信号也可能是确定的数字低电平或数字高电平的加法进位输出信号。从而使得全加器在输入输出端口被占用的情况下还能够将加法进位信号传播到上一级全加器，降低进位链被中断的可能，或者，使得一比特全加器能够产生确定的数字低电平或数字高电平的进位信号，从而可以作为进位链的最低位进位输入，使得进位链的起始位置不再受FPGA架构上的限制，而是可以从进位链上的任意一个位置起始。由此，提高了FPGA片上可用进位链的数量，实现了对芯片布局结构和面积的优化。

附图说明

图1为本发明实施例提供的可跳过的一比特全加器的逻辑示意图；

图2为本发明实施例提供的可跳过的一比特全加器在逻辑元件中的一种示意图；

图3为本发明实施例提供的可跳过的一比特全加器在逻辑元件中的另一种示意图；

图4为本发明实施例提供的另一种可跳过的一比特全加器的逻辑示意图；

图5为本发明实施例提供的具有可选择的取反逻辑配置的选通器的逻辑示意图。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它的实施例，都属于本发明保护的范围。

图1为本发明实施例提供的可跳过的一比特全加器的逻辑示意图。如图所示，本发明的可跳过的一比特全加器包括：第一选通器MUX1、第二选通器MUX1和加法器3。

第一选通器MUX1包括第一加数输入端和第一常量输入端；第一加数输入端，用于向第一选通器输入全加器的第一加数。具体的，第一加数可以由多个第一加数输入端输入的多个数据中通过MUX1选通确定。因此第一加数输入端可以不止一个，如图1中所示，第一加数输入端包括输入A0和A1信号的两个输入端。第一常量输入端，用于向第一选通器MUX1输入第一常量Const1。第一常量Const1可以为数字高电平(1)或者数字低电平(0)，具体可以根据该全加器在进位链中所起作用而进行配置。

第二选通器MUX2包括第二加数输入端和第二常量输入端；第二加数输入端，用于向第二选通器输入全加器的第二加数。具体的，第二加数可以由多个第二加数输入端输入的多个数据中通过MUX2选通确定。因此第二加数输入端可以不止一个，如图1中所示，第二加数输入端包括输入B0和B1信号的两个输入端。第二常量输入端，用于向第二选通器MUX2输入第二常量Const2。第二常量Const2可以为数字高电平(1)或者数字低电平(0)，具体可以根据该全加器在进位链中所起作用而进行配置。

当加法器的输入输出端口被其他逻辑所占用，即第一加数输入端不用于输入第一加数和/或第二加数输入端不用于输入第二加数时，第一选通器MUX1选通输出第一常量输入端输入的第一常量Const1，并且第二选通器MUX2选通输出第二常量输入端输入的第二常量Const2，用以加法器3的进位输出端根据第一常量Const1和第二常量Const2产生确定的加法进位输出信号。

具体的，可以分为以下两种情况。

在一种可能的情况中，当FPGA的一个进位链中，某个全加器的第一加数输入端和/或第二加数输入端被其他逻辑所占用而不能用于输入加数时，加法器3的输出s也就不能输出该位的加法输出。通常情况下，该进位链就被迫中断了。

但是，采用本发明实施例提供的上述全加器的结构，能够通过对第一选通器MUX1选通输出第一常量输入端输入的第一常量Const1，并且对第二选通器MUX2选通输出第二常量输入端输入的第二常量Const2，并且配置Const1为Const2的反相信号，从而使得加法器3的进位输出端能够根据第一常量和第二常量将其进位输入端的C_in信号送到进位输出端，从而能够送到上一级的全加器的进位输入端，产生将前一级传送的进位信号跳过当前全加器而直接送到上一级进位输入端的效果。在不影响其他逻辑实现的同时，保证了进位链不会因为其他逻辑占用该全加器的输入输出端口而被迫中断。

在第二种可能的情况中，通常情况下，最低位的进位输入是从FPGA中LE最下方专用的进位输入端进入，由此限制了进位链的起始位置只能是LE的最下方。如果最下方的加法逻辑只执行了一个很少比特位的加法运算，如2比特位的加法，那么该LE中上面6个全加器都会因为受限于无法产生最低位的进位输入而只能空闲。

但是，采用本发明实施例提供的上述全加器的结构，能够通过对第一选通器MUX1选通输出第一常量输入端输入的第一常量Const1，并且对第二选通器MUX2选通输出第二常量输入端输入的第二常量Const2，并且配置Const1＝Const2，从而使得加法器3的进位输出端能够根据第一常量和第二常量恒定的输出数字高电平(1)或者数字低电平(0)，其中Const1＝Const2＝0时输出数字低电平(0)，Const1＝Const2＝1时输出数字高电平(1)，因此可以利用该全加器产生与当前全加器级联的下一全加器的加法进位输入信号。从而使得加法进位链的起始位置不再受限于LE的最下方，而是可以位于LE的任意一个进位单元。由此提高了FPGA片上可用进位链的数量，实现了对芯片布局结构和面积的优化。

下面，分别以图2和图3为例，对上述两种情况分别进行说明。

为更好的理解本发明的技术方案，首先，对本发明实施例中FPGA的结构进行简要介绍。

本发明所述的FPGA中，包括多个LE(如图2所示为一个LE结构)，每个LE包括4个逻辑区(Logic Parcel，LP)，每个LP中包括两个逻辑单元(Logic cell，LC)，每个LC中包括一个LUT2、一个LUT3、一个全加器和两个寄存器(图中所示Q2、Q10或者Q3、Q11)。

在图2所示的例子中，可以看到在图中所标识LC的逻辑单元中，全加器的常量输入分别被配置为0和1。当该LC的输入输出被其他逻辑占用，不能用来实现加法逻辑时，在这条进位链上，该LP中，仍可以通过选通常量0和1作为加数，将该LC中的加法器来实现将其进位输入信号C3(即前一LC的进位输出信号)送到进位输出C4。

逻辑表达式可以为：C4＝C3+0+1；

也就是说，当C3＝1时(即前一级加法器产生进位时)，C4＝1；

当C3＝0时(即前一级加法器不产生进位时)，C4＝0；

即，产生了将前一级传送的进位信号跳过当前全加器而直接送到上一级进位输入端的效果。

在图3所示的例子中，可以看到在图中所标识LC的逻辑单元中，全加器输入的两个常量分别被配置为0和0。因此无论这个全加器的进位输入端输入的是数字低电平(0)或是数字高电平(1)，都不会影响该全加器的进位输出信号为0。所以，当该LE的最低位进位信号输入端(最下方的c_in)和下面三个LC用来实现一个3比特的加法逻辑时，可以通过图中所标识LC的逻辑单元为其下一级LC的加法器输送一个数字低电平(0)的进位信号，作为图中上方4个加法器构成的加法进位链的最低位进位信号，从而在这个LE中，还可以利用当前LE中产生该最低位进位信号的LC上方的四个LC实现另外的加法逻辑。

当然，如果想要为下一级LC的加法器输送一个数字高电平(1)的最低位的进位信号，可以将全加器输入端的两个常量分别被配置为1和1，因此无论这个全加器的进位输入端输入的是数字低电平(0)或是数字高电平(1)，都不会影响该全加器的进位输出信号为1。

由此，采用本发明的一比特全加器能够产生确定的数字低电平或数字高电平的进位信号，从而可以作为加法进位链的最低位进位输入，使得进位链的起始位置不再受FPGA架构上的限制，而是可以从进位链上的任意一个位置起始。

此外，本发明的可跳过的一比特全加器，其中的一个选通器的输出具有可选择的取反的逻辑配置。如图4所示。

选通器输出的第一加数a是否取反，由控制信号决定。其逻辑示意图可以如图5所示。可以看到，图中的反相逻辑是由控制信号0/1控制的。例如当反相器的控制信号为0时，则输出的第一加数a，当反相器的控制信号为1时，则输出的第一加数为～a。

由此，对于大量需要取反相加的运算，可以大大降低逻辑资源使用量，由此实现了对芯片布局结构和面积的优化。

专业人员应该还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种可跳过的一比特全加器，其特征在于，所述全加器包括:第一选通器、第二选通器和加法器；

所述第一选通器包括第一加数输入端和第一常量输入端，其中所述第一常量输入端用于向所述第一选通器输入第一常量；所述第二选通器包括第二加数输入端和第二常量输入端，其中所述第二常量输入端用于向所述第二选通器输入第二常量；

当所述第一加数输入端不用于输入第一加数，和/或所述第二加数输入端不用于输入第二加数时，所述第一选通器选通输出所述第一常量输入端输入的第一常量，并且所述第二选通器选通输出所述第二常量输入端输入的第二常量，进而，

配置第一常量与第二常量互为反向信号，所述加法器将进位输入端信号直接送到进位输出端；

或配置第一常量等于第二常量，所述加法器的进位输出端根据所述第一常量和第二常量产生与所述全加器级联的下一全加器的加法进位输入信号。

2.根据权利要求1所述的全加器，其特征在于，当所述第一常量和第二常量中任意一个为数字高电平且另一个为数字低电平时，所述加法进位输出信号为所述加法器的进位输入端输入的加法进位输入信号。

3.根据权利要求2所述的全加器，其特征在于，当当前所述全加器中，所述第一常量和第二常量中任意一个为数字高电平且另一个为数字低电平时，所述当前全加器将输入的加法进位输入信号传送至与所述当前全加器级联的下一全加器的进位输入端，用以作为所述下一全加器的加法进位输入信号。

4.根据权利要求1所述的全加器，其特征在于，当所述第一常量和第二常量同时为数字高电平时，所述加法进位输出信号为数字高电平。

5.根据权利要求1所述的全加器，其特征在于，当所述第一常量和第二常量同时为数字低电平时，所述加法进位输出信号为数字低电平。

6.根据权利要求4或5所述的全加器，其特征在于，当当前所述全加器中，所述第一常量和第二常量同时为数字高电平时，所述当前全加器用于向与所述当前全加器级联的下一全加器提供数字高电平的加法进位输入信号；

当当前所述全加器中，所述第一常量和第二常量同时为数字低电平时，所述当前全加器用于向与所述当前全加器级联的下一全加器提供数字低电平的加法进位输入信号。

7.根据权利要求1所述的全加器，其特征在于，所述第二选通器还包括反相逻辑输出控制端；

当所述反相逻辑输出控制端输入数字高电平信号时，所述第二选通器输出所述第二加数或所述第二常量；

当所述反相逻辑输出控制端输入数字低电平信号时，所述第二选通器输出所述第二加数的反相信号或所述第二常量的反相信号。

8.根据权利要求1所述的全加器，其特征在于，所述第二选通器还包括反相逻辑输出控制端；

当所述反相逻辑输出控制端输入数字低电平信号时，所述第二选通器输出所述第二加数或所述第二常量；

当所述反相逻辑输出控制端输入数字高电平信号时，所述第二选通器输出所述第二加数的反相信号或所述第二常量的反相信号。

9.一种FPGA器件，其特征在于，所述FPGA器件包括多个逻辑元件，每个逻辑元件包括逻辑区，每个逻辑区包括两个如上述权利要求1所述的全加器；

当前逻辑区中第一个全加器的加法器的进位输入端与前一个逻辑区中第二个全加器的加法器的进位输出端相连接；所述当前逻辑区中第二个全加器的加法器的进位输出端与下一个逻辑区中第一个全加器的加法器的进位输入端相连接；

其中，每个逻辑区中，第一个全加器的加法器的进位输出端与第二个全加器的加法器的进位输入端相连接。