CN105468330A

CN105468330A - 一种基于条件进位选择原理的16位加法器

Info

Publication number: CN105468330A
Application number: CN201510788530.1A
Authority: CN
Inventors: 李彦平; 唐建; 黄菊; 蒲永材; 李泽银; 赵发银; 周月阳; 江楚玲
Original assignee: Mianyang Weibo Electronic Co Ltd
Current assignee: Mianyang Weibo Electronic Co Ltd
Priority date: 2015-11-17
Filing date: 2015-11-17
Publication date: 2016-04-06

Abstract

本申请提供了一种基于条件进位选择原理的16位加法器，该加法器的进位部分采用条件进位选择原理实现，分别计算进位输入为0和1这两种情况下“和”，并且最终由多路选通器选择，从而进一步提高了加法器速度，使得加法器的性能能够满足高性能的DSP处理器的灵活性和高性能，且具有较小的功耗。

Description

一种基于条件进位选择原理的16位加法器

技术领域

本申请涉及数字信号处理领域，特别涉及一种基于条件进位选择原理的16位加法器。

背景技术

随着技术的不断提高，人们对高性能的加法器的需求越来越多。

目前加法器的种类主要有：行波进位加法器、曼彻斯特进位加法器、超前进位加法器以及条件进位加法器等。在行波进位加法器中，每一个全加器单元须等待输入进位到达后才能产生一个输出进位，因此速度较慢。曼彻斯特进位加法器的进位链在产生组进位输出时可能出现多个MOS管串联放电的情况，这成为限制其速度提升的关键。超前进位加法器，每一位的进位输出以及“和”位输出都与前面的位无关，因此有效地消除了逐位进位效应。理论上这种加法器能以两级门电路实现，然而由于逻辑门的扇入扇出限制，因此一般用较简单的门，以多个逻辑层次来实现，但这样会使传播延时增大。条件进位选择加法器(以下简称CCS)预先考虑进位输入的2种可能值(0或1)，并提前计算出针对这2种可能进位的输出。一旦输入进位的确切值已知，正确的进位输出信号就可以通过一个简单的多路开关选出。条件“和”选择加法器则是利用条件选择原理，分别计算进位输入为0和1这2种情况下的“和”，并最终由多路选通器选择，从而进一步提高了加法器的速度。但一旦流片后，其运算位宽便固定，不利于需要灵活配置的应用场合，如DSP和FPGAIP核。

因此，如何有效的提高加法器的性能，使其满足高性能DSP和FPGAIP核的高性能和灵活性要求是本领域技术人员目前需要解决的技术问题。

发明内容

本申请所要解决的技术问题是提供一种基于条件进位选择原理的16位加法器，解决了现有技术中一旦流片后，其运算位宽便固定，不利于需要灵活配置的应用场合的问题。

其具体方案如下：

一种基于条件进位选择原理的16位加法器，该加法器的进位部分采用条件进位选择原理实现，分别计算进位输入为0和1这两种情况下“和”，并且最终由多路选通器选择。

上述的加法器，优选的，所述加法器的条件进位选择结构由2个进位块组成，每个进位块采用对数级联的形式，每个进位块产生8个进位输出信号。

上述的加法器，优选的，所述加法器包括模式控制电路。

上述的加法器，优选的，所述加法器采用同步选择、同步计算的方法进行和输出运算。

上述的加法器，优选的，当所述加法器工作在16位字长模式时，模式控制电路选择低8位的输入；当所述加法器工作在8位字长模式时，模式控制电路选择高8位的输入。

上述的加法器，优选的，将2个所述16位加法器级联，扩展为1个32位加法器；

或者，将4个16位加法器级联，扩展为1个64位加法器。

本申请提供的一种基于条件进位选择原理的16位加法器中，该加法器的进位部分采用条件进位选择原理实现，分别计算进位输入为0和1这两种情况下“和”，并且最终由多路选通器选择，从而进一步提高了加法器速度，使得加法器的性能能够满足高性能的DSP处理器的灵活性和高性能，且具有较小的功耗。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本申请的一种基于条件进位选择原理的16位加法器进位部分实施例的示意图；

图2是本申请的一位加法器的进位产生电路结构图；

图3是本申请的一种完整加法器电路中前四位的电路结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

参考图1，示出了本申请一种基于条件进位选择原理的16位加法器进位部分实施例的结构图。

该加法器的进位部分采用条件进位选择原理实现，分别计算进位输入为0和1这两种情况下“和”，并且最终由多路选通器选择。

所述加法器的条件进位选择结构由2个进位块组成，每个进位块采用对数级联的形式，每个进位块产生8个进位输出信号。

G＝X_i·Y_i，R＝X_i+Y_i，X_i和Y_i是加法器的第i位的2个数据输入；C_i-1和C_i分别是加法器第i位的进位输入和进位输出信号。

下面以第一个进位块为例，描述C_i是如何产生的。

第一个进位块的进位输出信号分别是C₀，C₁，C₂，C₃，C₄，C₅，C₆，C₇，最低位信号为C_in，根据式

当C_in＝1时，

C_{0} = \overset{&OverBar;}{C_{i n}} \cdot G_{0} + C_{i n} \cdot R_{0} = R_{0} .

当C_in＝0时，

C_{0} = \overset{&OverBar;}{C_{i n}} \cdot G_{0} + C_{i n} \cdot R_{0} = G_{0} .

对于C₁，当C_in＝1时可以得到

C_{1} = \overset{&OverBar;}{C_{0}} \cdot G_{1} + C_{0} \cdot R_{1} = \overset{&OverBar;}{R_{0}} \cdot G_{1} + R_{0} \cdot R_{1} &equiv; C_{1} .

当C_in＝0时，可以得到

C_{1} = \overset{&OverBar;}{C_{0}} \cdot G_{1} + C_{0} \cdot R_{1} = \overset{&OverBar;}{G_{0}} \cdot G_{1} + G_{0} \cdot R_{1} &equiv; C_{1} .

对于C₂，当C_in＝1时，可以得到

\begin{matrix} C_{2} = \overset{&OverBar;}{C_{1}} \cdot G_{2} + C_{1} \cdot R_{2} \\ = \overset{&OverBar;}{\overset{&OverBar;}{R_{0}} \cdot G_{1} + R_{0} \cdot R_{1}} \cdot G_{2} + (\overset{&OverBar;}{R_{0}} \cdot G_{3} + R_{0} \cdot R_{1}) \cdot R_{2} &equiv; C_{2} \end{matrix}

当C_in＝0时，可以得到

\begin{matrix} C_{2} = \overset{&OverBar;}{C_{1}} \cdot G_{2} + C_{1} \cdot R_{2} \\ = \overset{&OverBar;}{\overset{&OverBar;}{G_{0}} \cdot G_{1} + G_{0} \cdot R_{1}} \cdot G_{2} + (\overset{&OverBar;}{G_{0}} \cdot G_{1} + G_{0} \cdot R_{1}) \cdot R_{2} &equiv; C_{2} \end{matrix}

对于C₃也有同样的结果，当C_in＝1时

\begin{matrix} C_{3} = \overset{&OverBar;}{C_{2}} \cdot G_{3} + C_{2} \cdot R_{3} \\ = \overset{&OverBar;}{\overset{&OverBar;}{\overset{&OverBar;}{R_{0}} \cdot G_{1} + R_{0} \cdot R_{1}} \cdot G_{2} + (\overset{&OverBar;}{R_{0}} \cdot G_{1} + R_{0} \cdot R_{1}) \cdot R_{2}} \cdot G_{3} + [\overset{&OverBar;}{\overset{&OverBar;}{R_{0}} \cdot G_{1} + R_{0} \cdot R_{1}} \cdot G_{2} + \\ ((\overset{&OverBar;}{R_{0}} \cdot G_{1} + R_{0} \cdot R_{1}) \cdot R_{2})] \cdot R_{3} = \overset{&OverBar;}{\overset{&OverBar;}{R_{0}} \cdot G_{1} + R_{0} \cdot R_{1}} \cdot (\overset{&OverBar;}{G_{2}} \cdot G_{3} + G_{2} \cdot R_{3}) + (\overset{&OverBar;}{R_{0}} \cdot G_{1} + R_{0} \cdot \\ R_{1}) \cdot (\overset{&OverBar;}{R_{2}} \cdot G_{3} + R_{2} \cdot R_{3}) \end{matrix}

当C_in＝0时

\begin{matrix} C_{3} = \overset{&OverBar;}{C_{2}} \cdot G_{3} + C_{2} \cdot R_{3} \\ = \overset{&OverBar;}{\overset{&OverBar;}{\overset{&OverBar;}{G_{0}} \cdot G_{1} + G_{0} \cdot R_{1}} \cdot G_{2} + (\overset{&OverBar;}{G_{0}} \cdot G_{1} + G_{0} \cdot R_{1}) \cdot R_{2}} \cdot G_{3} + [\overset{&OverBar;}{\overset{&OverBar;}{G_{0}} \cdot G_{1} + G_{0} \cdot R_{1}} \cdot G_{2} + ((\overset{&OverBar;}{G_{0}} \cdot G_{1} + \\ G_{0} \cdot R_{1}) \cdot R_{2})] \cdot R_{3} = \overset{&OverBar;}{\overset{&OverBar;}{G_{0}} \cdot G_{1} + G_{0} \cdot R_{1}} \cdot (\overset{&OverBar;}{G_{2}} \cdot G_{3} + G_{2} \cdot R_{3}) + (\overset{&OverBar;}{G_{0}} \cdot G_{1} + G_{0} \cdot R_{1}) \cdot (\overset{&OverBar;}{R_{2}} \cdot \\ G_{3} + R_{2} \cdot R_{3}) \end{matrix}

对于C₄，当C_in＝1时，可以得到

\begin{matrix} C_{4} = \overset{&OverBar;}{C_{3}} \cdot G_{4} + C_{3} \cdot R_{4} \\ = \overset{&OverBar;}{C_{3} ({ifC}_{i n} = 1)} \cdot G_{4} + C_{3} ({ifC}_{i n} = 1) \cdot R_{4} \end{matrix}

当C_in＝0时，可以得到

\begin{matrix} C_{4} = \overset{&OverBar;}{C_{3}} \cdot G_{4} + C_{3} \cdot R_{4} \\ = \overset{&OverBar;}{C_{3} ({ifC}_{i n} = 0)} \cdot G_{4} + C_{3} ({ifC}_{i n} = 0) \cdot R_{4} \end{matrix}

按照上述推导的步骤，可以得到C₅～C₇的表达式，在此不再一一论述。

若使该加法器支持8位运算，最简单的方法就是控制C₇，即当该加法器工作在8位模式时，使C₇等于0；工作在16位模式时，C₇正常导通。但是这样做的坏处就是给关键路径增加了延时，因此是不可取的。

本申请中，所述加法器增加模式控制电路，通过分析图1可以发现，如果当加法器工作在16位字长模式时，模式控制mux选择上面的输入，这与没有增加模式控制的电路是一致的，这就可以实现16位工作模式；当加法器工作在8位字长模式时，模式控制mux选择下面的输入，这样，信号C₇控制的mux的2个输入就都为进位为0时的进位输出信号，从而实现了进位链的断开，支持了2个独立的8位数据的运算，从而成功实现了进位输出结构的可重构。

此外，本申请中，还可以简单的将2个所述16位加法器级联，扩展为1个32位加法器；或者，将4个16位加法器级联，扩展为1个64位加法器。

改进型的可重构加法器进位结构的分析完毕，对于和输出结构来说，与传统条件进位加法器几乎一样，已知其“和”的计算可由下式得到

其一位加法器的进位产生电路如图2所示，将图1与图2相结合，便可以生成16位改进型支持可重构的条件进位选择加法器完整电路。图3示出了完整电路中的前四位的电路结构。

这个结构采用同步选择、同步计算的方法，使加法器省去了异或门逻辑延时，使关键路径缩减了至少2个传输门的延时。

本申请提供的一种基于条件进位选择原理的16位加法器中，该加法器的进位部分采用条件进位选择原理实现，分别计算进位输入为0和1这两种情况下“和”，并且最终由多路选通器选择，从而进一步提高了加法器速度，使得加法器的性能能够满足高性能的DSP处理器的灵活性和高性能，且具有较小的功耗，成功实现了进位输出结构的可重构。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本申请所提供的一种基于条件进位选择原理的16位加法器进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims

1.一种基于条件进位选择原理的16位加法器，其特征在于，

2.根据权利要求1所述的加法器，其特征在于，所述加法器的条件进位选择结构由2个进位块组成，每个进位块采用对数级联的形式，每个进位块产生8个进位输出信号。

3.根据权利要求2所述的加法器，其特征在于，所述加法器包括模式控制电路。

4.根据权利要求3所述的加法器，其特征在于，所述加法器采用同步选择、同步计算的方法进行和输出运算。

5.根据权利要求4所述的加法器，其特征在于，当所述加法器工作在16位字长模式时，模式控制电路选择低8位的输入；当所述加法器工作在8位字长模式时，模式控制电路选择高8位的输入。

6.根据权利要求5所述的加法器，其特征在于，将2个所述16位加法器级联，扩展为1个32位加法器；

或者，将4个16位加法器级联，扩展为1个64位加法器。