KR101527193B1 - 반도체 소자 및 그의 셀 블록 배치 방법 - Google Patents

반도체 소자 및 그의 셀 블록 배치 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그의 셀 블록 배치 방법에 관한 것으로, 셀 어레이와 상기 셀 어레이의 횡 및 종방향에 배치된 디코더를 갖는 복수개의 L자형 셀 블록을 포함하고, 상기 복수개의 셀 어레이는 상기 횡 및 종방향과 교차하는 방향으로 배치된 것을 포함할 수 있다. 본 발명에 의하면, 셀 블록의 길이 제한없이 셀 블록을 밀집 배열할 수 있어 칩 면적의 낭비없이 높은 패킹 밀도를 구현할 수 있다.
반도체, 셀 블록, 밀집 배열, 셀 어레이, 디코더

Description

반도체 소자 및 그의 셀 블록 배치 방법{SEMICONDUCTOR DEVICE AND METHOD FOR ARRANGING CELL BLOCKS THEREOF}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 반도체 소자 및 그의 셀 블록 배치 방법에 관한 것이다.
반도체 제조 기술의 발전과 더불어 고밀도 메모리에 대한 요구가 계속되어 오고 있다. 이러한 요구를 충족시키기 위해서 메모리 셀 블록을 고밀도로 패킹하므로써 제한된 칩 면적을 최대한 활용하는 것을 고려하여 볼 수 있다.
이러한 메모리 셀 블록의 고밀도 패킹을 구현하는 기술의 하나로서 제안된 것이 도 1a를 참조하여 후술한 미국특허 제6,545,900호에 개시된 바와 같다. 상기 미국특허 제6,545,900호는, 도 1a에 도시된 바와 같이, 메모리 셀 어레이(A) 및 이를 둘러싸는 주변 회로(P)로 이루어진 십자형의 메모리 셀 블록(10)을 오프셋(offset) 배열하는 것이다. 메모리 셀 블록(10)을, 도 1b에 도시된 바와 같이, 관례적인 방법으로 배열하게 되면 메모리 셀 블록(10) 사이에 빈 영역(14)이 발생하게 되어 칩 면적이 낭비된다. 주변 회로(P)의 면적이 커질수록, 도 1c에 도시된 바와 같이, 빈 영역(14)이 더 커지게 되어 칩 면적의 낭비는 그 정도가 더 심해짐 을 알 수 있을 것이다. 따라서, 미국특허 제6,545,900호는 메모리 셀 블록(10)을 오프셋 배열시켜 이들 사이의 빈 영역(14)이 생기지 않도록 하여 칩 면적의 낭비를 줄이므로써 높은 패킹 밀도를 구현하는 것으로 이해된다.
그렇지만, 메모리 셀 어레이(A)의 가로변의 길이(L1)와 주변 회로(P)의 가로변의 길이(M1)의 비가 2 대 1이거나 혹은 메모리 셀 어레이(A)의 세로변의 길이(L)와 주변 회로(A)의 세로변의 길이의 비가 2 대 1인 경우에만 높은 패킹 밀도를 구현할 수 있다. 일례로, 도 1d에 도시된 바와 같이, L1:M1 ≠ 2:1 혹은 L2:M2 ≠ 2:1인 경우에는 메모리 셀 블록(10) 사이에 빈 영역(14)이 발생한다. 이와 같이, 미국특허 제6,545,900호는 메모리 셀 블록(10)의 밀집 배열을 위해서는 메모리 셀 블록의 길이 제한이 있는 기술이다.
높은 패킹 밀도를 구현할 수 있는 다른 예로는 도 1e에 도시된 일본공개특허 제2007-200963호에 개시된 바와 같이 메모리 셀 블록(20)을 "L"자형으로 설계하고 이들 메모리 셀 블록(20)을 점 대칭시켜 배열하는 것이다. 그러나, 이 기술에 있어서도 메모리 셀 블록(20)의 장변의 길이(L1)가 단변의 길이(L2)의 약 2배인 경우에만 메모리 셀 블록(20)이 밀집 배열되어 높은 패킹 밀도가 구현될 수 있다. 일례로, 도 1f에 도시된 바와 같이, L1:L2 ≠ 2:1인 경우에는 메모리 셀 블록(20) 사이에 빈 영역(24)이 발생하게 된다. 따라서, 일본공개특허 제2007-200963호는 빈 영역(24)의 발생이 없는 밀집 배열을 구현하기 위해선 미국특허 제6,545,900호와 마 찬가지로 메모리 셀 블록(20)의 길이 제한이 있는 기술이다.
본 발명은 길이 제한없이 메모리 셀 블록을 밀집 배열시켜 높은 패킹 밀도를 구현할 수 있는 반도체 소자 및 그의 셀 블록 배치 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자 및 그의 셀 블록 배치 방법은 셀 블록을 "L"자형으로 설계하고 셀 어레이가 사선 형태를 이루도록 오프셋 배열하여 셀 블록 사이에 빈 영역이 발생되지 않도록 하는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자는, 셀 어레이와 상기 셀 어레이의 횡 및 종방향에 배치된 디코더를 갖는 복수개의 L자형 셀 블록을 포함하고, 상기 복수개의 L자형 셀 블록은 상기 횡 및 종방향과 교차하는 사선 방향으로 배향될 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 셀 어레이는 제1 내지 제4 꼭지점이 순차 나열된 사각형 형태를 포함할 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 디코더는 상기 제2 및 제3 꼭지점을 잇는 변에 인접하여 상기 셀 어레이의 횡방향에 배치되는 사각형의 제1 디코더와; 그리고 상기 제3 및 제4 꼭지점을 잇는 변에 인접하여 상기 셀 어레이의 종방향에 배치되는 사각형의 제2 디코더를 포함할 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 셀 블록은 상기 제1 디코더에 인접하여 상기 셀 어레이의 횡방향에 배치되며, 상기 셀 블록을 동작시키는 주변 회로를 상기 제1 디코더에 연결하는 제1 접속 영역과; 그리고 상기 제2 디코더에 인접하여 상기 셀 어레이의 종방향에 배치되며, 상기 주변 회로를 상기 제2 디코더에 연결하는 제2 접속 영역을 더 포함할 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 제1 접속 영역과 전기적으로 연결되어 상기 제1 디코더를 선택하는 제1 배선과: 그리고 상기 제2 접속 영역과 전기적으로 연결되어 상기 제2 디코더를 선택하는 제2 배선을 더 포함할 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 교차 방향을 이루도록 최인접하는 2개의 셀 어레이 중 어느 셀 어레이의 제1 꼭지점은 다른 셀 어레이의 제3 꼭지점에 접할 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 셀 블록은 상기 제1 및 제3 꼭지점을 잇는 대각선을 중심으로 좌우 대칭 혹은 비대칭일 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 셀 어레이는 제1 피치의 셀 회로를 포함하고; 그리고 상기 디코더는 상기 제1 피치에 비해 큰 제2 피치의 디코더 회로를 포함하되, 상기 제1 피치의 디코더가 차지하는 크기보다 확장된 크기를 가질 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 셀 어레이는 수직 적층된 복수개의 셀 회로를 포함하고; 그리고 상기 디코더는 상기 복수개의 셀 회로 각각에 할당되는 복수개의 디코더 회로를 포함하고 수평 확장된 크기를 가질 수 있다.
본 실시예의 반도체 소자에 있어서, 상기 복수개의 L자형 셀 블록 각각의 마주보는 양변의 길이가 2 대 1을 이루고, 상기 복수개의 L자형 셀 블록 중 최인접하는 한 쌍의 셀 블록이 서로 점대칭을 이룰 수 있다.
상기 특징을 구현할 수 있는 본 발명의 다른 실시예에 따른 반도체 소자는, 복수개의 메모리 셀이 어레이된 메모리 셀 어레이와, 상기 메모리 셀을 액세스하는 로우 디코더와 컬럼 디코더를 구비하는 복수개의 메모리 셀 블록을 포함하고; 상기 로우 및 컬럼 디코더는 상기 메모리 셀 어레이의 횡 및 종방향으로 배치되어 상기 복수개의 메모리 셀 블록은 L자형을 이루고, 상기 복수개의 L자형 메모리 셀 블록 중 어느 하나의 L자형 메모리 셀 블록의 메모리 셀 어레이는 다른 하나의 L자형 메모리 셀 블록의 로우 및 컬럼 디코더에 접하도록 배치될 수 있다.
본 다른 실시예의 반도체 소자에 있어서, 상기 복수개의 L자형 메모리 셀 블록 각각은 상기 로우 디코더의 일측에 상기 횡방향으로 배치되어, 상기 메모리 셀 블록을 동작시키는 주변 회로를 상기 로우 디코더에 연결하는 제1 접속 영역과; 그리고 상기 컬럼 디코더의 일측에 상기 종방향으로 배치되어, 상기 주변 회로를 상기 컬럼 디코더에 연결하는 제2 접속 영역을 더 포함할 수 있다.
본 다른 실시예의 반도체 소자에 있어서, 상기 복수개의 제1 접속 영역과 전기적으로 연결되어 상기 복수개의 로우 디코더 중 적어도 어느 하나를 선택하는 제1 배선과; 그리고 상기 복수개의 제2 접속 영역과 전기적으로 연결되어 상기 복수개의 컬럼 디코더 중 적어도 어느 하나를 선택하는 제2 배선을 더 포함할 수 있다.
본 다른 실시예의 반도체 소자에 있어서, 상기 복수개의 셀 어레이는 상기 횡 및 종방향과 교차하는 사선 방향으로 서로 인접 배치될 수 있다.
본 다른 실시예의 반도체 소자에 있어서, 상기 메모리 셀 어레이는 복수개의 메모리 셀 회로가 상기 횡 및 종방향으로 어레이된 단층 구조를 포함하고, 상기 로우 및 컬럼 디코더는 상기 복수개의 메모리 셀 회로의 피치가 줄어들수록 상기 횡 및 종방향으로 그 크기가 각각 확장될 수 있다.
본 다른 실시예의 반도체 소자에 있어서, 상기 메모리 셀 어레이는 복수개의 메모리 셀 회로가 상기 횡 및 종방향으로 어레이된 적층 구조를 포함하고, 상기 로우 및 컬럼 디코더는 상기 복수개의 메모리 셀 회로의 적층수가 커질수록 상기 횡 및 종방향으로 그 크기가 각각 확장될 수 있다.
본 다른 실시예의 반도체 소자에 있어서, 상기 메모리 셀 블록은 상기 횡 및 종방향으로 신장된 길이가 동일한 대칭 구조와 상기 길이가 상이한 비대칭적 구조 중 어느 하나를 포함할 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 소자의 셀 블록 배치 방법은, 셀 어레이와, 상기 셀 어레이의 횡 및 종방향에 배치된 로우 및 컬럼 디코더를 포함하는 복수개의 L자형 셀 블록을 제공하고; 그리고 상기 복수개의 L자형 셀 블록 중 어느 하나의 셀 블록을 다른 하나의 셀 블록의 로우 및 컬럼 디코더에 인접시켜, 상기 복수개의 L자형 셀 블록을 상기 횡 및 종방향과 교차하는 사선 방향으로 배열하는 것을 포함할 수 있다.
본 실시예의 배치 방법에 있어서, 상기 복수개의 L자형 셀 블록을 상기 사선 방향으로 배열하는 것은 상기 어느 하나의 셀 블록의 셀 어레이를 상기 다른 하나 의 셀 블록의 로우 및 컬럼 디코더에 인접시키는 것을 포함할 수 있다.
본 실시예의 배치 방법에 있어서, 상기 복수개의 L자형 셀 블록을 상기 사선 방향으로 배열하는 것은 상기 어느 하나의 셀 블록을 상기 다른 하나의 셀 블록과 점대칭되도록 반전시키고; 그리고 상기 반전된 어느 하나의 셀 블록의 로우 및 컬럼 디코더 중 어느 하나를 상기 다른 하나의 셀 블록의 로우 및 컬럼 디코더에 인접시키는 것을 포함할 수 있다.
본 실시예의 배치 방법에 있어서, 상기 L자형 셀 블록의 마주보는 양변의 길이비가 2:1일 수 있다.
본 실시예의 배치 방법에 있어서, 상기 복수개의 L자형 셀 블록을 제공하는 것은, 상기 셀 어레이에 셀 회로를 형성하고; 그리고 상기 로우 및 컬럼 디코더 각각에 디코더 회로를 형성하되, 상기 셀 회로의 피치가 축소될수록 상기 로우 및 디코더의 크기를 수평 확장시키는 것을 포함할 수 있다.
본 실시예의 배치 방법에 있어서, 상기 복수개의 L자형 셀 블록을 제공하는 것은, 상기 셀 어레이에 수직 적층된 복수개의 셀 회로를 형성하고; 그리고 상기 로우 및 컬럼 디코더 각각에 상기 수직 적층된 복수개의 셀 회로에 할당되는 복수개의 디코더 회로를 형성하되, 상기 셀 회로의 적층수가 증가될수록 상기 로우 및 컬럼 디코더의 크기를 수평 확장시키는 것을 포함할 수 있다.
본 실시예의 배치 방법에 있어서, 상기 복수개의 L자형 셀 블록을 제공하는 것은, 상기 로우 디코더의 횡방향 일측에 상기 셀 블록을 동작시키는 주변 회로를 상기 로우 디코더에 연결하는 연결 회로가 배치되는 제1 접속 영역을 형성하고; 그 리고 상기 컬럼 디코더의 종방향 일측에 상기 주변 회로를 상기 컬럼 디코더에 연결하는 연결 회로가 배치되는 제2 접속 영역을 형성하는 것을 더 포함할 수 있다.
본 실시예의 배치 방법에 있어서, 상기 L자형 셀 블록은 상기 횡 및 종방향의 길이가 동일하거나 상이할 수 있다.
본 발명에 의하면, 셀 블록을 L자형으로 설계하고 셀 블록이 사선을 이루도록 배열시켜 셀 블록 사이에 빈 영역이 발생하지 않도록 하므로써 칩 면적의 낭비없이 높은 패킹 밀도를 구현할 수 있는 효과가 있다. 게다가, 밀집 배열을 위한 셀 블록의 길이 제한이 없으므로 워드라인 및 비트라인의 피치가 다른 경우에도 셀 블록의 밀집 배열이 가능한 효과가 있다.
이하, 본 발명에 따른 반도체 소자 및 그의 셀 블록 배치 방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(실시예)
도 2a는 본 발명의 실시예에 따른 셀 블록을 포함하는 반도체 소자를 도시한 사시도이고, 도 2b는 본 발명의 실시예에 따른 셀 블록을 도시한 구성도이다.
도 2a 및 2b를 참조하면, 본 발명의 실시예에 따른 반도체 소자(1)는 셀 어레이(110)와, 셀 어레이(110)에 할당된 X 디코더(120) 및 Y 디코더(130)를 포함하는 셀 블록(100)을 포함할 수 있다. 셀 어레이(110)는 반도체 기판(102) 상에 X 및 Y 방향으로 배열된 복수개의 셀(112)을 포함할 수 있다. 셀(112)은 X 방향으로 연장된 워드라인과 Y 방향으로 연장된 비트라인을 포함하는 디램 또는 플래시와 같은 메모리 셀과 같은 것일 수 있다. 셀 어레이(110)는 가로변이 L1 길이를 갖고 세로변이 L2 길이를 가지며, 제1 내지 제4 꼭지점(111-114)을 갖는 사각형 형태일 수 있다. 본 발명의 다양한 실시예들에 따른 셀 어레이는 대체로 직사각형일 수 있으나 본 명세서에는 편의상 정사각형이라고 가정하며, 이하의 설명은 셀 어레이가 직사각형 혹은 다각형인 경우에도 적용될 수 있다는 것에 유의하여야 할 것이다.
X 디코더(120)는 셀 어레이(110)의 워드라인을 선택하기 위한 디코더 회로(122)를 포함하는 주변 영역의 일부로서 이른바 로우 디코더(Row Decorder)일 수 있다. Y 디코더(130)는 셀 어레이(110)의 비트라인을 선택하기 위한 디코더 회로(132)를 포함하는 주변 영역의 다른 일부로서 이른바 컬럼 디코더(Column Decorder)일 수 있다. X 디코더(120)는 가로변이 M1 길이를 갖고 세로변이 L2 길이를 갖는 사각형 형태일 수 있다. Y 디코더(130)는 가로변이 L1 길이를 갖고 세로변이 M2 길이를 갖는 사각형 형태일 수 있다.
일례로, 하기 표 1에 기재된 바와 같이 셀 어레이(110)는 L1= L2이고 L1×L2 면적을 갖는 정사각형 형태일 수 있다. X 디코더(120)는 M1＜L1이고 M1×L2 면적을 갖는 직사각형 형태일 수 있다. Y 디코더(130)는 M2(=M1)＜L2이고 L1×M2 면적을 갖는 직사각형 형태일 수 있다. 즉, X 디코더(120)와 Y 디코더(130)는 동일한 면적을 갖는 직사각형일 수 있다. 그리고, X 디코더(120)는 셀 어레이(110)의 제2 꼭지점(112)과 제3 꼭지점(113)을 잇는 우변에 접할 수 있고, Y 디코더(130)는 셀 어레이(110)의 제3 꼭지점(113)과 제4 꼭지점(114)을 잇는 하변에 접할 수 있다. 즉, 셀 블록(100)은 제1 꼭지점(111)과 제3 꼭지점(113)을 잇는 선을 중심으로 좌우 대칭인 "반전된 L"자형 혹은 "L"자형 구조일 수 있다.
가로 세로 면적 형태
셀 어레이(110) L1 L2 (=L1) L1 ×L2 정사각형
X 디코더(120) M1 L2 M1×L2 직사각형
Y 디코더(130) L1 M2 (=M1) L1×M2 (= M1×L2) 직사각형
이러한 대칭 L자형 셀 블록(100)을 종래와 같이 도 1b에 도시된 바와 같은 방법으로 배열하게 되면 제3 꼭지점(113)의 외곽에 빈 영역(140)이 발생하게 되어 칩 면적의 낭비를 가져오게 된다. 본 실시예에 의하면 도 2c 내지 2e를 참조하여 후술한 바와 같은 방법으로 셀 블록(100)을 배치하므로써 빈 영역(140)의 발생없이 셀 블록(100)을 밀집 배열시켜 높은 패킹 밀도를 구현할 수 있다.
도 2c 내지 2e는 본 발명의 실시예에 따른 셀 블록의 배치 방법을 도시한 평면도이다. 도 2c 내지 2e에서 편의상 복수개의 셀 블록을 제1 내지 제4 셀 블록(100a-100d)으로 구분하고 도면부호 말미에 첨가된 a,b,c,d는 제1 내지 제4 셀 블록(100a-100d)의 구성요소들을 구분하여 표지하는 것이다.
도 2c를 참조하면, 제1 셀 블록(100a)의 어느 한 모서리에 제2 셀 블록(100b)의 어느 한 모서리를 인접시켜 배치할 수 있다. 일례로, 제2 셀 어레이(110b)가 제1 X 디코더(120a) 및 제1 Y 디코더(130a)와 접하도록 배치할 수 있다. 이에 따르면, 제1 셀 블록(100a)의 제3 꼭지점(113a)과 제2 셀 블록(100b)의 제1 꼭지점(111b)이 맞닿으며, 빈 영역(140)이 제2 셀 블록(100b)의 셀 어레이(110b)에 의해 점유될 수 있도록 할 수 있다. 그 결과, 제1 셀 블록(100a)과 제2 셀 블록(100b)은 사선을 이루도록 배열될 수 있다.
도 2d를 참조하면, 제3 셀 블록(100c)을 제1 셀 블록(100a)의 우측 및 제2 셀 블록(100b)의 상측에 배치할 수 있다. 일례로, 제3 셀 어레이(110c)는 제1 X 디코더(120a)와 접하고, 제3 Y 디코더(120c)는 제2 셀 어레이(110b) 및 제2 X 디코더(120b)와 접하도록 할 수 있다. 그 결과, 제1 내지 제3 셀 블록(100a-100c) 사이에는 빈 공간이 전혀 발생되지 아니한다.
도 2e를 참조하면, 제3 셀 블록(100c)의 어느 한 모서리에 제4 셀 블록(100d)의 어느 한 모서리를 인접시켜 배치할 수 있다. 일례로, 제4 셀 어레이(110d)가 제3 X 디코더(120c) 및 제3 Y 디코더(130c)와 접하도록 배치할 수 있다. 이에 따르면, 제3 셀 블록(100c)의 제3 꼭지점(113c)에 제4 셀 블록(100d)의 제1 꼭지점(111d)이 맞닿으며, 제3 셀 블록(100c)과 제4 셀 블록(100d)은 사선을 이루도록 배열될 수 있다. 그 결과, 제1 내지 제4 셀 블록(100a-100d) 사이에는 빈 공간이 전혀 발생하지 아니한다. 높은 패킹 밀도를 구현하기 위하여 제1 내지 제4 셀 블록(100a-100d)은 모두 반전된 L자형 상태 혹은 L자형 상태로 배열되는 것이 바람직하다.
도 2f는 도 2c 내지 2e에 도시된 방법에 의해 복수개의 셀 블록이 밀집 배열된 상태를 도시한 평면도이다.
도 2f를 참조하면, 도 2c 내지 도 2e를 참조하여 전술한 배열 방법을 채택하면 복수개의 셀 블록(100)은 R 방향의 복수개의 횡(151-154)과 C 방향의 복수개의 열(161-164)을 이루어 배치될 수 있다. 여기서, 복수개의 셀 블록(100)이 열을 짓는 C 방향 혹은 R 방향은 X 및 Y 방향과 각각 교차할 수 있다. 본 명세서에서 X 방향은 횡방향, Y 방향은 종방향, C 및 R 방향은 사선 방향이라고 정의하기로 한다.
일례로, 제2 횡(152)을 구성하는 복수개의 셀 블록(100) 각각의 모서리는 제1 횡(151)을 구성하는 복수개의 셀 블록(100) 각각의 모서리와 접하고, 제3 횡(153)을 구성하는 복수개의 셀 블록(100) 각각의 모서리는 제2 횡(152)을 구성하는 복수개의 셀 블록(100) 각각의 반대측 모서리와 접할 수 있다. 같은 배열 원리로, 제4 횡(154)을 구성하는 복수개의 셀 블록(100) 각각의 모서리는 제3 횡(153)을 구성하는 복수개의 셀 블록(100) 각각의 반대측 모서리와 접할 수 있다. 제1 내지 제4 열(161-164) 각각을 구성하는 복수개의 셀 블록(100)은 사선 방향을 이루도록 배향될 수 있다.
상기와 같은 배치 원리에 의하면, 복수개의 셀 블록(100) 사이에 빈 공간이 사라지게 되어 극대화된 면적 효율을 얻을 수 있다. 특히, 본 실시예에 의하면 셀 블록(100)은 종래 도 1a 또는 도 1e에 도시된 것처럼 밀집 배열을 위한 길이 조건에 무관하다. 그러므로, 이하에서 후술한 바와 같이 셀 어레이의 피치가 감소하거나 셀 어레이를 적층하므로써 디코더의 크기(면적)가 확대된 경우에도 밀집 배열이 가능해져 높은 패킹 밀도를 구현할 수 있다.
도 3a는 본 발명의 다른 실시예에 따른 셀 블록을 포함하는 반도체 소자를 도시한 사시도이고, 도 3b는 본 발명의 다른 실시예에 따른 셀 블록을 도시한 구성도이다.
도 3a 및 3b를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자(2)는 반도체 기판(202) 상에 X 및 Y 방향으로 배열된 복수개의 메모리 셀(212)을 포함하는 셀 어레이(210)와, X 방향으로 연장되는 워드라인을 선택하는 디코더 회로(222)를 포함하는 X 디코더(220)와, Y 방향으로 연장되는 비트라인을 선택하는 디코더 회로(232)를 포함하는 Y 디코더(230)를 구비하는 셀 블록(200)을 포함할 수 있다.
반도체 제조 기술의 발전에 힘입어 메모리 셀(212)의 크기가 감소할 수 있다. 메모리 셀(212)의 크기 감소에 따라 메모리 셀(212)을 구성하는 트랜지스터의 피치(P1)가 감소할 수 있는데 그 감소하는 비율만큼 X 디코더(220)를 구성하는 트랜지스터의 피치(P2)는 감소되지 않을 수 있다. 이에 따라, 한정된 면적에 디코더 회로(222)를 모두 제조할 수 없으므로 디코더 회로(222)를 구성하는 라인들 중 일부를 더 길게 연장시켜 제조할 수 있다. 그 결과, X 디코더(220)는 복수개의 디코더 영역을 포함하므로써 X 방향으로 연장될 수 있고 이에 따라 그 크기가 더 확대될 수 있다. 이러한 설명은 Y 디코더(230)에도 동일하게 적용될 수 있어서 Y 디코더(230)는 Y 방향으로 그 크기가 더 확대될 수 있다.
셀 어레이(210)는 가로변이 L3 길이를 갖고 세로변이 L4 길이를 가지며, 제1 내지 제4 꼭지점(211-214)을 갖는 사각형 형태일 수 있다. X 디코더(220)는 가로변이 M3 길이를 갖고 세로변이 L4 길이를 갖는 사각형 형태일 수 있다. Y 디코더(230)는 가로변이 L3 길이를 갖고 세로변이 M4 길이를 갖는 사각형 형태일 수 있다.
일례로, 도 2b의 셀 블록(100)과의 비교를 위해 L3=L1, L4=L2, M3＞M1, M4＞M2 이라고 가정한다. 하기 표 2에 기재된 바와 같이 셀 어레이(210)는 L3=L4이고 L3×L4 면적을 갖는 정사각형 형태일 수 있다. X 디코더(220)는 M3＜L3이고 M3×L4 면적을 갖는 직사각형 형태일 수 있다. Y 디코더(230)는 M4(=M3)＜L4이고 L3×M4 면적, 즉 X 디코더(220)와 동일한 면적을 갖는 직사각형 형태일 수 있다. 그리고, X 디코더(220)는 셀 어레이(210)의 제2 꼭지점(212)과 제3 꼭지점(213)을 잇는 우변에 접할 수 있고, Y 디코더(230)는 셀 어레이(210)의 제3 꼭지점(213)과 제4 꼭지점(214)을 잇는 하변에 접할 수 있다. 즉, 본 다른 실시예의 셀 블록(200)은 도 2b의 셀 블록(100)과 동일하게 "반전된 L"자형 혹은 "L"자형 대칭 구조일 수 있고, 셀 어레이(210)의 면적 L3×L4은 셀 어레이(110)의 면적 L1×L2와 같고, X 디코더(220) 및 Y 디코더(230) 각각은 X 디코더(120) 및 Y 디코더(130) 각각에 비해 그 크기(면적)가 더 확대된 것일 수 있다.
가로 세로 면적 형태
셀 어레이(210) L3 L4 (=L3) L3×L4 정사각형
X 디코더(220) M3 L4 M3×L4 직사각형
Y 디코더(230) L3 M4 (=M3) L3×M4 (=M3×L4) 직사각형
도 3c는 본 다른 실시예에 따른 복수개의 셀 블록이 밀집 배열된 상태를 도시한 평면도이다.
도 3c를 참조하면, 도 2c 내지 도 2e를 참조하여 전술한 배치 방법을 이용하면 복수개의 셀 블록(200)을 이들 사이에 빈 영역의 발생없이 밀집 배열할 수 있다. 상술한 바와 같이 디자인 룰의 감소에 따라 X 디코더(220) 및 Y 디코더(230)의 크기(면적)가 증가될 수 있다. 이러한 경우 종래와 같이 셀 블록(200)을 십자형으로 설계하여 도 1b에 도시된 바와 같은 방법으로 배열하게 되면 셀 블록(200) 사이에 빈 영역이 발생하여 칩 면적의 낭비를 가져오게 된다. 그렇지만, 본 다른 실시예에 의하면 셀 블록(200)을 반전된 L자형 혹은 L자형으로 설계하고 도 3c에 도시된 바와 같이 빈 영역의 발생없이 밀집 배열할 수 있다.
도 4a는 본 발명의 또 다른 실시예에 따른 셀 블록을 포함하는 반도체 소자를 도시한 사시도이고, 도 4b는 본 발명의 또 다른 실시예에 따른 셀 블록을 도시한 구성도이다.
도 4a 및 4b를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 소자(3)는 반도체 기판(302) 상에 X 및 Y 방향으로 배열된 복수개의 메모리 셀(312)을 포함하는 셀 어레이(310)와, X 방향으로 연장되는 워드라인을 선택하는 디코더 회로(322)를 포함하는 X 디코더(320)와, Y 방향으로 연장되는 비트라인을 선택하는 디코더 회로(332)를 포함하는 Y 디코더(330)를 구비하는 셀 블록(300)을 포함할 수 있다.
메모리 셀(312)의 고집적화를 이루기 위해 셀 어레이(310)를 적층 구조로 설계할 수 있다. 일례로, 셀 어레이(310)를 4개의 층으로 적층할 수 있다. 셀 어레이(310)가 적층 구조이므로 필요한 디코더 회로(322) 역시 적층된 구조 혹은 수평적으로 확장된 구조로 설계할 수 있다. 일례로, X 디코더(320)는 수평 확장 구조의 디코더 회로(322)가 배치되도록 수평 확장된 복수개의 디코더 영역을 포함하고 결국 X 방향으로 그 크기가 더 확대될 수 있다. 이상의 설명은 Y 디코더(330)에 동일하게 적용될 수 있어서 Y 디코더(330)는 Y 방향으로 그 크기가 더 확대될 수 있다.
일례로, 복수개의 셀 어레이(310) 각각은 가로변이 L5 길이를 갖고 세로변이 L6 길이를 가지며, 제1 내지 제4 꼭지점(311-314)을 갖는 사각형 형태일 수 있다. X 디코더(320)는 가로변이 M5 길이를 갖고 세로변이 L6 길이를 갖는 사각형 형태일 수 있다. Y 디코더(330)는 가로변이 L5 길이를 갖고 세로변이 M6 길이를 갖는 사각형 형태일 수 있다.
도 2b의 셀 블록(100)과의 비교를 위해 L5=L1, L6=L2, M5＞M1, M6＞M2 이라고 가정한다. 하기 표 3에 기재된 바와 같이 복수개의 셀 어레이(310) 각각은 L5=L6이고 L5×L6 면적을 갖는 정사각형 형태일 수 있다. X 디코더(320)는 M5＜L5이고 M5×L6 면적을 갖는 직사각형 형태일 수 있다. Y 디코더(330)는 M6(=M5)＜L6이고 L5×M6 면적(즉, X 디코더(320)와 동일한 면적)을 갖는 직사각형 형태일 수 있다. 그리고, X 디코더(320)는 셀 어레이(310)의 제2 꼭지점(312)과 제3 꼭지점(313)을 잇는 우변에 접할 수 있고, Y 디코더(330)는 셀 어레이(310)의 제3 꼭지점(313)과 제4 꼭지점(314)을 잇는 하변에 접할 수 있다. 즉, 본 다른 변경 실시예의 셀 블록(300)은 도 2b의 셀 블록(100)과 동일하게 "반전된 L"자형 혹은 "L"자형 대칭 구조일 수 있고, 복수개의 셀 어레이(310) 각각의 면적 L5×L6은 셀 어레이(110)의 면적 L1×L2와 같고, X 디코더(320)/Y 디코더(330)는 X 디코더(120)/Y 디코더(130)에 비해 그 크기(면적)가 더 확대된 것일 수 있다.
가로 세로 면적 형태
셀 어레이(310) L5 L6 (=L5) L5×L6 정사각형
X 디코더(320) M5 L6 M5×L6 직사각형
Y 디코더(330) L5 M6 (=M5) L5×M6 (=M5×L6) 직사각형
도 4c는 본 또 다른 실시예에 따른 복수개의 셀 블록이 밀집 배열된 상태를 도시한 평면도이다.
도 4c를 참조하면, 도 2c 내지 도 2e를 참조하여 전술한 배치 방법을 채택하면 복수개의 셀 블록(300)이 빈 영역의 발생없이 밀집 배열될 수 있다. 결국 셀 어레이(310)의 적층에 의해 X 디코더(320) 및 Y 디코더(330)의 크기(면적)가 확대되더라도 고밀도의 패킹이 가능해진다. 이는 셀 블록(300)이 도 2b의 셀 블록(100) 대비 그 크기가 달라지더라도 종래와 같은 밀집 배열을 위한 길이 제한으로부터 자유롭기 때문이다.
도 5a는 본 발명의 실시예에 따른 L자형 셀 블록과 종래 십자형 셀 블록이 차지하는 면적을 비교한 사시도이다.
도 5a를 참조하면, 도 2b에 도시된 본 실시예의 L자형 셀 블록(100)과 도 1b에 도시된 종래 십자형 셀 블록(10)에 있어서, 셀 어레이(110)와 셀 어레이(11)는 동일한 면적을 가지고, 마찬가지로 X 디코더(120)와 X 디코더(12)는 동일한 면적을 가지며, Y 디코더(130)와 Y 디코더(13) 역시 동일한 면적을 가진다고 가정한다.
본 실시예의 L자형 셀 블록(100)에 있어서 셀 어레이(110)는 L×L 면적을 갖는 정사각형이고 X 디코더(120) 및 Y 디코더(130) 각각은 M×L 면적을 갖는 직사각형인 경우, L자형 셀 블록(100)이 차지하는 면적(A)은 아래 수학식 1과 같다.
L자형 셀 블록이 차지하는 면적 A = (L + M)2 - M2
위 수학식 1에서 빗금친 영역(150)의 면적 M2은 도 4에서 알 수 있듯이 L자형 셀 블록(100)이 차지하는 면적(A)에 포함되지 아니한다.
종래 십자형 셀 블록(10)에 있어서 셀 어레이(11)는 L×L 면적을 갖는 정사각형이고 X 디코더(12) 및 Y 디코더(13) 각각은 2×(M/2×L)=M×L 면적을 갖는 직사각형인 경우, 십자형 셀 블록(10)이 차지하는 면적(B)은 아래 수학식 2와 같다.
십자형 셀 블록이 차지하는 면적 B = (L + M)2
위 수학식 2에서 빗금친 영역(15)은 도 1b에서 알 수 있듯이 십자형 셀 블록(10)이 차지하는 면적(B)에 포함된다.
상기 수학식 1 및 2를 비교하여 볼 때, 본 실시예의 L자형 셀 블록(100)은 종래 십자형 셀 블록(10)에 비해 M2 만큼의 면적 이득을 볼 수 있다.
다음의 수학식 3은, 도 5a에 도시된 바와 같이, 본 실시예의 L자형 셀 블록(100) 및 그 배열 방법을 사용할 때 종래 십자형 셀 블록(10) 및 그 배열 방법과 비교하여 얼마만큼의 면적 감소 효과를 얻을 수 있는지를 % 수치로 환산한 것이다.
면적 감소비 A/B = ｛(L + M)2 - M2 ｝/｛(L + M)2｝
= ｛(1 + M/L)2 - (M/L)2｝/ (1 + M/L)2
위 수학식 3에서 면적(크기) 감소비, 즉 종래 십자형 셀 블록(10) 대비 본 실시예의 L자형 셀 블록(100)의 면적(크기) 감소비(A/B)를 M/L을 변수로 삼아 그래프로 도시하면 도 5b를 얻을 수 있다.
도 5b를 참조하면, 디코더의 크기(M)가 셀 어레이의 크기(L)의 약 50% 수준인 경우 면적 감소비(A/B)는 대략 88% 정도이다. 이는 M 값을 L 값의 1/2 정도로 설정한 경우 본 실시예의 셀 블록(100)은 종래 셀 블록(10)이 기판에서 차지하는 면적(B)의 약 88% 정도를 차지하며, 결국 약 12% 정도의 면적을 감소시킬 수 있음을 의미한다. 이러한 면적 감소 효과는 M/L이 커질수록 증대된다. 예컨대, 셀 어레이의 크기(L)는 변하지 아니하지만 디코더의 크기(M)가 커지는 경우에 면적 감소 효과가 커진다. 이러한 예로서 도 3b를 참조하여 설명한 것처럼 피치 감소에 따라 디코더의 크기가 확대되는 경우 혹은 도 4b를 참조하여 설명한 것처럼 셀 어레이의 적층에 의해 디코더의 크기가 확대되는 경우이다. 수학식 3에 의하면, 도 3b의 셀 블록(200) 혹은 도 4b의 셀 블록(300)이 도 2b의 셀 블록(100)에 비해 종래 셀 블록(10) 대비 면적 감소 효과가 더 크다는 것을 알 수 있을 것이다.
아래 수학식 4는 도 4a 내지 4c를 참조하여 설명한 것처럼 디코더 크기의 증가가 셀 어레이의 적층에 의해 선형적으로 나타날 경우 면적 감소비(A/B)를 계산한 것이다. 위 수학식 3에서 M/L을 kn/L0으로 대체하면 다음과 같은 수학식 4를 얻을 수 있다.
면적 감소비 A/B = ｛(1 + kn/L0)2 - (kn/L0)2｝/ (1 + kn/L0)2
= ｛(1 + kn)2 - (kn)2｝/ (1 + kn)2
여기서, L0는 L의 특정값(예: 1)을, n은 셀 어레이의 적층수를, k는 셀 어레이의 크기(L)에 대한 디코더의 크기(M)의 백분율을 각각 나타낸다.
위 수학식 4에서 면적(크기) 감소비(A/B), 즉 종래 십자형 셀 블록(10) 대비 본 실시예의 L자형 셀 블록(100)의 면적(크기) 감소비(A/B)를 셀 어레이의 적층수(n)를 변수로 삼아 그래프로 그리면 도 5c를 얻을 수 있다.
도 5c를 참조하면, k 값이 약 0.05, 0.1, 0.2, 0.3인 경우, 즉 디코더의 크 기(M)가 셀 어레이의 크기(L)의 약 5%, 10%, 20%, 30% 수준일 때 셀 어레이의 적층수(n)에 따라 어느 정도까지 셀 블록이 차지하는 면적이 감소되는가를 알 수 있다. 일례로, 셀 어레이의 크기(L) 대비 디코더의 크기(M)가 대략 20% 정도인 경우 14층의 셀 어레이 적층 구조를 구현할 때 종래에 비해 약 50% 정도의 면적 감소 효과가 있다. 면적 감소 효과는 적층수(n)가 커질수록 더 효율적임을 알 수 있다. 이는 도 4b에 도시된 것처럼 셀 어레이가 더 많이 적층될수록 디코더 면적이 더 커지고 이에 따라 면적 감소 효과가 더 증가되는 것으로 이해될 수 있다.
(변형 실시예)
도 6a 내지 9a는 본 발명의 변형 실시예에 따른 셀 블록을 도시한 평면도이고, 도 6b 내지 9b는 본 발명의 변형 실시예에 따른 셀 블록을 밀집 배열 상태를 도시한 평면도이다.
도 6a를 참조하면, 본 발명의 변형 실시예의 셀 블록(400)은 셀 어레이(410)와, 셀 어레이(410)의 우변에 접하는 X 디코더(420)와, 셀 어레이(410)의 하변에 접하는 Y 디코더(430)를 포함하되 X 디코더(420)와 Y 디코더(430)의 크기가 동일한 L자형 대칭 구조일 수 있다. 일례로, 셀 어레이(410)는 정사각형 형태일 수 있고, X 디코더(420)와 Y 디코더(430)는 셀 어레이(410)와 동일한 면적의 정사각형 형태일 수 있다. 따라서, 셀 블록(400)의 마주보는 양변의 길이는 2 대 1일 수 있다. 일례로, 셀 블록(400)의 일측변(D1)은 타측변(D2) 대비 2배의 길이(D1:D2 = 2:1)를 가질 수 있다. 이와 같이 본 변형 실시예의 셀 블록(400)은 D1:D2 = 2:1 길이 조건을 만족하므로 두 개의 셀 블록(400) 중 어느 하나의 셀 블록(400)에 대해 다른 하나의 셀 블록(400)이 점대칭되도록 반전시켜 배열할 수 있다. 일례로, 어느 하나의 셀 블록(400)의 X 디코더(420) 및 Y 디코더(430)는 반전된 다른 하나의 셀 블록(400)의 X 디코더(420)와 접하게 할 수 있다. 이와 같이 한 쌍의 셀 블록(400)이 점대칭을 이루도록 배열하면 도 6b에 도시된 바와 같은 밀집 배열이 구현될 수 있다. 다른 예로서, 셀 블록(400)을 밀집 배열함에 있어서 도 2c 내지 2e를 참조하여 설명한 배치 방법을 채택하므로써 셀 블록(400) 사이에 빈 영역을 발생시키지 아니하고 밀집 배열을 구현할 수 있다.
도 7a를 참조하면, 본 발명의 다른 변형 실시예의 셀 블록(500)은 셀 어레이(510)와, 셀 어레이(510)의 우변에 접하는 X 디코더(520)와, 셀 어레이(510)의 하변에 접하는 Y 디코더(530)를 포함하되 X 디코더(520)와 X 디코더(530)의 크기가 상이한 L자형 비대칭 구조일 수 있다. 이러한 비대칭은 셀 어레이(510)의 워드라인과 비트라인의 피치가 서로 달라 X 디코더(520)와 Y 디코더(530)가 서로 다른 면적을 가지는 경우에 발견될 수 있다. 셀 블록(500)이 비대칭 구조이더라도 밀집 배열을 위한 길이 제한을 받지 아니하므로 도 2c 내지 2e를 참조하여 설명한 배치 방법을 적용시켜 도 7b에서와 같은 밀집 배열을 구현할 수 있다.
도 8a를 참조하면, 본 발명의 또 다른 변형 실시예의 셀 블록(600)은 도 7a의 셀 블록(500)과 같이 워드라인과 비트라인의 피치가 서로 달라 X 디코더(620)와 X 디코더(630)의 크기가 상이한 L자형 비대칭 구조일 수 있다. 셀 블록(500)과는 다르게, 셀 블록(600)의 일측변(E1)이 타측변(E2)에 비해 2배의 길이를 가질 수 있다. 이와 같이, 본 또 다른 변형 실시예의 셀 블록(600)은 E1:E2 = 2:1 길이 조건을 만족하므로 도 6a를 참조하여 설명한 것처럼 한 쌍의 셀 블록(600)이 점대칭을 이루도록 배열하면 도 8b에 도시된 바와 같은 밀집 배열이 구현될 수 있다. 다른 예로서, 도 2c 내지 2e를 참조하여 설명한 배치 방법을 채택하여 복수개의 셀 블록(600)을 밀집 배열할 수 있다.
도 9a를 참조하면, 본 발명의 또 다른 변형 실시예의 셀 블록(700)은 셀 어레이(710)와, 셀 어레이(710)의 우변에 접하는 X 디코더(720)와, 셀 어레이(710)의 하변에 접하는 Y 디코더(730)를 포함하는 L자형 구조일 수 있다. 셀 블록(700)은 대칭형 혹은 비대칭형 구조일 수 있다. 셀 블록(700)에는 센스 앰프, 저항, 버퍼, 드라이버 등과 같은 주변 회로와의 연결을 위한 연결 회로가 배치되는 이른바 접속 영역(725,735: conjunction)이 더 포함될 수 있다. 예컨대, 접속 영역(725,735)은 X 디코더(720)를 선택하는 연결 회로를 포함하는 제1 접속 영역(725)과, Y 디코더(730)를 선택하는 연결 회로를 포함하는 제2 접속 영역(735)을 포함할 수 있다.
제1 접속 영역(725)은 X 디코더(720)와 나란하게 배치되고, 제2 접속 영역(735)은 Y 디코더(730)와 나란하게 배치되는 것이 바람직하다. 이는 셀 블록(700)의 전체 구조를 L자형으로 설계하므로써 도 2c 내지 2e를 참조하여 설명한 배치 방법을 적용시킬 수 있기 때문이다. 상기 배치 방법을 이용하면 도 9b에 도시 된 바와 같은 밀집 배열을 얻을 수 있다. 셀 블록(700)의 밀집 배열을 위해 셀 블록(700)의 대칭 구조 여부와 무관하다는 것은 이미 설명한 바 있다.
도 9b를 참조하면, 앞서 설명한 센스 앰프 회로 혹은 저항 소자 등과 같은 주변 회로와 접속 영역(725,735)은 사선 형태의 연결 배선(740,750)에 의해 전기적으로 연결될 수 있다. 연결 배선(740,750)은 셀 어레이(710)가 형성된 높이보다 더 높은 영역에 형성되어 배치될 수 있다. 일례로, 제1 접속 영역(725)은 좌측 상방에서 우측 하방으로 비스듬히 연장된 제1 연결 배선(740)과 연결되고, 제2 접속 영역(735)은 좌측 하방에서 우측 상방으로 비스듬히 연장된 제2 연결 배선(750)과 연결될 수 있다. 제1 연결 배선(740)은 제1 접속 영역(725)을 통해 X 디코더(720)를 선택하는 배선을 비롯하여 입출력(I/O) 배선, 그 밖의 신호를 전달하는 배선 등을 포함하는 복수개의 배선으로 이루어질 수 있다. 제2 연결 배선(750)은 제1 연결 배선(740)과 유사하게 제2 접속 영역(735)을 통해 Y 디코더(730)를 선택하는 배선을 포함하는 복수개의 배선으로 이루어질 수 있다.
제1 연결 배선(740)에 의해 복수개의 X 디코더(720) 중 적어도 어느 하나가 선택되고, 제2 연결 배선(750)에 의해 복수개의 Y 디코더(730) 중 적어도 어느 하나가 선택될 수 있다. 따라서, 제1 및 제2 연결 배선(740,750)에 의해 복수개의 셀 블록(700) 중 어느 하나 또는 그 이상의 셀 블록(700)이 선택될 수 있다. 다른 예로, 제1 연결 배선(740)은 X 디코더(720)를 따라 지그재그 형태로 배치되고, 제2 연결 배선(750)은 Y 디코더(750)를 따라 지그재그 형태로 배치될 수 있다.
(응용예)
도 10a는 본 발명의 다양한 실시예에 따른 셀 블록을 포함하는 메모리 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 10a를 참조하면, 상술한 본 발명의 다양한 실시예에 따른 셀 블록(100-700)이 예컨대 플래시 메모리 셀 블록인 경우 이들 플래시 메모리 셀 블록을 포함하는 플래시 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트와 플래시 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 플래시 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 플래시 메모리(1210)와 인터페이싱한다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 10b는 본 발명의 다양한 실시예에 따른 셀 블록을 포함하는 메모리 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 10b를 참조하면, 정보 처리 시스템(1300)은 상술한 플래시 메모리 셀 블록을 포함하는 플래시 메모리를 구비한 플래시 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버 스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함할 수 있다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 플래시 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 메모리 소자를 제조하는 반도체 산업은 물론 반도체 메모리 소자를 응용하는 전자 제품을 생산하는 제조업 등에 유용하게 채택되어 이용될 수 있다.
도 1a 내지 1f는 종래 기술에 따른 메모리 셀 블록의 배열을 도시한 평면도.
도 2a는 본 발명의 실시예에 따른 반도체 소자를 도시한 사시도.
도 2b는 본 발명의 실시예에 따른 셀 블록을 도시한 사시도.
도 2c 내지 2e는 본 발명의 실시예에 따른 셀 블록 배치 방법을 도시한 평면도.
도 2f는 본 발명의 실시예에 따른 셀 블록의 밀집 배열된 상태를 도시한 평면도.
도 3a는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 사시도.
도 3b는 본 발명의 다른 실시예에 따른 셀 블록을 도시한 사시도.
도 3c는 본 발명의 다른 실시예에 따른 셀 블록의 밀집 배열된 상태를 도시한 평면도.
도 4a는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한 사시도.
도 4b는 본 발명의 또 다른 실시예에 따른 셀 블록을 도시한 사시도.
도 4c는 본 발명의 또 다른 실시예에 따른 셀 블록의 밀집 배열된 상태를 도시한 평면도.
도 5a는 본 발명의 실시예에 따른 L자형 셀 블록과 종래에 따른 십자형 셀 블록이 차지하는 면적을 비교한 사시도.
도 5b는 본 발명의 실시예에 따른 L자형 셀 블록에 있어서 디코더 크기의 증가에 따른 셀 블록의 크기 감소를 도시한 그래프.
도 5c는 본 발명의 실시예에 따른 L자형 셀 블록에 있어서 셀 어레이의 적층에 의한 셀 블록의 크기 감소를 도시한 그래프.
도 6a 내지 9a는 본 발명의 변형 실시예에 따른 셀 블록을 도시한 평면도.
도 6b 내지 9b는 본 발명의 변형 실시예에 따른 셀 블록의 밀집 배열 상태를 도시한 평면도.
도 10a 및 10b는 본 발명의 다양한 실시예에 따른 반도체 소자를 응용한 전자 장치의 블록도.

Claims (20)

  1. 셀 어레이와 상기 셀 어레이의 횡 및 종방향에 배치된 디코더들을 갖는 복수개의 L자형 셀 블록들을 포함하고, 상기 복수개의 L자형 셀 블록들은 상기 횡 및 종방향과 교차하는 사선 방향으로 배향된 반도체 소자.
  2. 제1항에 있어서,
    상기 셀 어레이는 제1 내지 제4 꼭지점들이 순차 나열된 사각형 형태를 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 디코더는:
    상기 제2 및 제3 꼭지점들을 잇는 변에 인접하여 상기 셀 어레이의 횡방향에 배치된 사각형의 제1 디코더와; 그리고
    상기 제3 및 제4 꼭지점들을 잇는 변에 인접하여 상기 셀 어레이의 종방향에 배치된 사각형의 제2 디코더를;
    포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 셀 블록은:
    상기 제1 디코더에 인접하여 상기 셀 어레이의 횡방향에 배치되며, 상기 셀 블록을 동작시키는 주변 회로를 상기 제1 디코더에 연결하는 제1 접속 영역과; 그리고
    상기 제2 디코더에 인접하여 상기 셀 어레이의 종방향에 배치되며, 상기 주변 회로를 상기 제2 디코더에 연결하는 제2 접속 영역을;
    더 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 접속 영역과 전기적으로 연결되어 상기 제1 디코더를 선택하는 제1 배선과: 그리고
    상기 제2 접속 영역과 전기적으로 연결되어 상기 제2 디코더를 선택하는 제2 배선을;
    더 포함하는 반도체 소자.
  6. 제2항에 있어서,
    상기 사선 방향을 이루도록 최인접하는 2개의 셀 어레이들 중 어느 셀 어레이의 제1 꼭지점은 다른 셀 어레이의 제3 꼭지점에 접하는 반도체 소자.
  7. 제1항에 있어서,
    상기 복수개의 L자형 셀 블록들의 마주보는 양변의 길이들의 비는 2 대 1이고, 상기 복수개의 L자형 셀 블록들 중 최인접하는 한 쌍의 셀 블록들은 점대칭을 이루는 반도체 소자.
  8. 복수개의 메모리 셀들이 어레이된 메모리 셀 어레이와, 상기 메모리 셀들을 액세스하는 로우 디코더들과 컬럼 디코더들을 구비하는 복수개의 메모리 셀 블록들을 포함하고;
    상기 로우 및 컬럼 디코더들은 상기 메모리 셀 어레이의 횡 및 종방향으로 배치되어 상기 복수개의 메모리 셀 블록들은 L자형을 이루고,
    상기 복수개의 L자형 메모리 셀 블록들 중 어느 하나의 L자형 메모리 셀 블록은 다른 하나의 L자형 메모리 셀 블록의 로우 및 컬럼 디코더들에 접하도록 배치된 반도체 소자.
  9. 제8항에 있어서,
    상기 복수개의 L자형 메모리 셀 블록 각각은:
    상기 로우 디코더의 일측에 상기 횡방향으로 배치되어, 상기 메모리 셀 블록을 동작시키는 주변 회로를 상기 로우 디코더에 연결하는 제1 접속 영역과; 그리고
    상기 컬럼 디코더의 일측에 상기 종방향으로 배치되어, 상기 주변 회로를 상기 컬럼 디코더에 연결하는 제2 접속 영역을;
    더 포함하는 반도체 소자.
  10. 제9항에 있어서,
    상기 복수개의 제1 접속 영역들과 전기적으로 연결되어 상기 복수개의 로우 디코더들 중 적어도 어느 하나를 선택하는 제1 배선과; 그리고
    상기 복수개의 제2 접속 영역들과 전기적으로 연결되어 상기 복수개의 컬럼 디코더들 중 적어도 어느 하나를 선택하는 제2 배선을;
    더 포함하는 반도체 소자.
  11. 제8항에 있어서,
    상기 복수개의 셀 어레이들은 상기 횡 및 종방향과 교차하는 사선 방향으로 서로 인접 배치된 반도체 소자.
  12. 제8항에 있어서,
    상기 어느 하나의 L자형 메모리 셀 블록과 상기 다른 하나의 L자형 메모리 셀 블록은 점대칭을 이루도록 배치된 반도체 소자.
  13. 셀 어레이와, 상기 셀 어레이의 횡 및 종방향에 배치된 로우 및 컬럼 디코더들을 포함하는 복수개의 L자형 셀 블록들을 제공하고; 그리고
    상기 복수개의 L자형 셀 블록들 중 어느 하나의 셀 블록을 다른 하나의 셀 블록의 로우 및 컬럼 디코더들에 인접시켜, 상기 복수개의 L자형 셀 블록들을 상기 횡 및 종방향과 교차하는 사선 방향으로 배열하는 것을;
    포함하는 반도체 소자의 셀 블록 배치 방법.
  14. 제13항에 있어서,
    상기 복수개의 L자형 셀 블록들을 상기 사선 방향으로 배열하는 것은:
    상기 어느 하나의 셀 블록의 셀 어레이를 상기 다른 하나의 셀 블록의 로우 및 컬럼 디코더들에 인접시키는 것을;
    포함하는 반도체 소자의 셀 블록 배치 방법.
  15. 제13항에 있어서,
    상기 복수개의 L자형 셀 블록들을 상기 사선 방향으로 배열하는 것은:
    상기 어느 하나의 셀 블록을 상기 다른 하나의 셀 블록과 점대칭되도록 반전시키고; 그리고
    상기 반전된 어느 하나의 셀 블록의 로우 및 컬럼 디코더들 중 어느 하나를 상기 다른 하나의 셀 블록의 로우 및 컬럼 디코더들에 인접시키는 것을;
    포함하는 반도체 소자의 셀 블록 배치 방법.
  16. 제15항에 있어서,
    상기 L자형 셀 블록들의 마주보는 양변의 길이들의 비는 2:1인 반도체 소자의 셀 블록 배치 방법.
  17. 제13항에 있어서,
    상기 복수개의 L자형 셀 블록들을 제공하는 것은:
    상기 셀 어레이에 셀 회로를 형성하고; 그리고
    상기 로우 및 컬럼 디코더들 각각에 디코더 회로를 형성하되, 상기 셀 회로의 피치가 축소될수록 상기 로우 및 디코더들의 크기를 수평 확장시키는 것을;
    포함하는 반도체 소자의 셀 블록 배치 방법.
  18. 제13항에 있어서,
    상기 복수개의 L자형 셀 블록들을 제공하는 것은:
    상기 셀 어레이에 수직 적층된 복수개의 셀 회로들을 형성하고; 그리고
    상기 로우 및 컬럼 디코더들 각각에 상기 수직 적층된 복수개의 셀 회로들에 할당되는 복수개의 디코더 회로들을 형성하되, 상기 셀 회로의 적층수가 증가될수록 상기 로우 및 컬럼 디코더들의 크기를 수평 확장시키는 것을;
    포함하는 반도체 소자의 셀 블록 배치 방법.
  19. 제13항에 있어서,
    상기 복수개의 L자형 셀 블록들을 제공하는 것은:
    상기 로우 디코더의 횡방향 일측에 상기 셀 블록을 동작시키는 주변 회로를 상기 로우 디코더에 연결하는 연결 회로가 배치되는 제1 접속 영역을 형성하고; 그리고
    상기 컬럼 디코더의 종방향 일측에 상기 주변 회로를 상기 컬럼 디코더에 연결하는 연결 회로가 배치되는 제2 접속 영역을 형성하는 것을;
    더 포함하는 반도체 소자의 셀 블록 배치 방법.
  20. 제13항에 있어서,
    상기 L자형 셀 블록들은 상기 횡 및 종방향의 길이들이 동일하거나 상이한 반도체 소자의 셀 블록 배치 방법.
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