JP2001332692A - 多電源半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体チップに混載するハードマクロの数が
増えたとしても、サージ保護機能を果たす素子及び内部
配線からなる保護手段がチップ面積を圧迫しないように
する。 【解決手段】 半導体チップ１０上には、内部ディジタ
ル回路１１と内部マクロ２１Ａ〜２１Ｃとが配置されて
いる。半導体チップ１０上の周縁部には、アナログ回路
等からなる内部マクロ２１Ａに電源電圧を供給するため
の第２の電源端子２２Ａと、内部マクロ２１Ａに接地電
圧を供給するための第２の接地電源端子２３Ａと、内部
マクロ２１Ａからの出力信号を外部に出力する入出力回
路２４Ａ用のＩＯパッド２５Ａとが配置されている。半
導体チップ１０の主面における各入出力パッド１２等の
内側には、Ｐ型ウェル３０Ｐが環状に設けられ、該Ｐ型
ウェル３０Ｐの内側に沿うようにＮ型ウェル３０Ｎが環
状に設けられている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の電源により
駆動され、複数の電源間同士の保護機能を備えた多電源
半導体装置に関する。

【０００２】

【従来の技術】近年、半導体素子の微細化技術の急速な
発展によってＬＳＩの高集積化が革新的に進んでいる。
これを受けて、システムオンチップ化に向け、多種多様
なアナログ回路又はメモリ回路等がそれぞれの専用電源
により駆動されるハードマクロと、ロジック回路とが１
チップ化されることにより、ＬＳＩの多電源化が進んで
いる。

【０００３】半導体装置はサージに対する保護、例えば
ＥＳＤ保護が必要であり、多電源半導体装置においても
サージ保護として、一の接地電源又は電源と、他の接地
電源又は電源との間でサージ電荷を外部に速やかに放電
している。このような設計思想は、電源の種類に依らず
に基本的に同一である。

【０００４】例えば、従来は、半導体チップにおける周
縁部のＩＯセルの配置領域に、ＩＯパッドを含まず電源
間保護オフトランジスタのみからなるセルを配置してお
き、複数の電源端子同士がすべての組み合わせを満たす
ように、内部配線を介してセルと接続している。このと
き、各組み合わせにおいて、電源間保護オフトランジス
タの接続段数が最大で２段以内の直列接続となるような
設計が行なわれる。

【０００５】

【発明が解決しようとする課題】しかしながら、前記従
来の電源間保護機能を持つ多電源半導体装置は、電源の
種類が多くなる程、電源端子同士のすべての組み合わせ
に対して電源間保護機能を組み込もうとすると、ＩＯパ
ッドを持たず電源間保護オフトランジスタのみを有する
セルの個数も大幅に増大する。このため、チップの周縁
部にＩＯパッドを有する所定のＩＯセルと電源間保護オ
フトランジスタのみを有するセルとを配置すると、内部
回路の面積に対してチップサイズが大きくなってしまう
という問題がある。その上、各電源用の内部配線が多く
なり、内部配線が大きな面積を占めることになるため、
チップサイズを小型化できず、チップコストの面で非常
に不利となる。

【０００６】また、半導体基板に設けられる入出力回路
用の素子は、ロジック回路やハードマクロに対応するそ
れぞれの入出力回路ごとに、すなわち電源ごとに分割さ
れたウェル上に形成されている。このため、搭載するマ
クロ等の個数を増やすと、それに連れて分割されるウェ
ルの数も増大することになり、各ウェル上の電源配線及
び接地電源配線ごとに電源間保護手段を設けなければな
らなくなって、所望の機能を果たすロジック回路やハー
ドマクロの配置領域が圧迫されてしまう。

【０００７】本発明は、前記従来の問題を解決し、半導
体チップに搭載するハードマクロの数が増えたとして
も、電源間保護機能を果たす素子及び内部配線からなる
保護手段がチップ面積を圧迫しないようにすることを目
的とする。

【０００８】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、チップ上のディジタル回路又はアナログ
回路等からなる内部回路の出力機能を果たす周辺回路
（ＩＯ回路）を形成するためのＰ型ウェル及びＮ型ウェ
ルの平面形状を、環状又は該環状のウェルを最大でもそ
れぞれ２分割とする構成とする。

【０００９】具体的に、本発明に係る第１の多電源半導
体装置は、半導体基板上に形成され、第１の回路ブロッ
クと、第１の回路ブロックに電源電圧を供給するための
第１の電源端子及び第１の接地電源端子と、少なくとも
１つの第２の回路ブロックと、第２の回路ブロックに電
源電圧を供給するための第２の電源端子及び第２の接地
電源端子と、第１の回路ブロック若しくは第２の回路ブ
ロックからの信号を受けるか、又は第１の回路ブロック
若しくは第２の回路ブロックに対して信号を出力する周
辺回路と、第１の電源端子と接続され、周辺回路に電源
電圧を供給するための電源配線と、第１の接地電源端子
と接続され、周辺回路に接地電圧を供給するための接地
電源配線と、第１の電源端子、第１の接地電源端子、第
２の電源端子及び第２の接地電源端子同士の間に、サー
ジを短絡させるように設けられた電源間保護素子とを備
え、電源配線は、半導体基板に設けられ周辺回路及び電
源間保護素子を形成する環状の第１導電型ウェルの上に
該第１導電型ウェルと電気的に接続されて配置され、接
地電源配線は、半導体基板に設けられ周辺回路及び電源
間保護素子を形成する環状の第２導電型ウェルの上に該
第２導電型ウェルと電気的に接続されて配置されてい
る。

【００１０】第１の多電源半導体装置によると、第１の
電源端子と接続され、周辺回路に電源電圧を供給するた
めの電源配線は半導体基板に形成された環状の第１導電
型ウェルの上に設けられている。同様に、第１の接地電
源端子と接続され、周辺回路に接地電圧を供給するため
の接地電源配線は半導体基板に形成された環状の第２導
電型ウェルの上に設けられている。このように、第１の
内部回路及び第２の内部回路に対応するそれぞれの周辺
回路を形成するためのウェルを環状としており、分割さ
れていないため、ウェル間に電源間保護素子及び配線を
設ける必要がない。その結果、内部回路の個数が増えた
としても、これら保護手段がチップ面積を圧迫すること
がないので、多電源半導体装置の小型化を図ることがで
きる。

【００１１】第１の多電源半導体装置において、電源配
線と第１の接地電源端子との間、電源配線と第２の電源
端子との間、及び電源配線と第２の接地電源端子との間
に電源間保護素子がそれぞれ設けられ、接地電源配線と
第１の電源端子との間、接地電源配線と第２の電源端子
との間、及び接地電源配線と第２の接地電源端子との間
に電源間保護素子がそれぞれ設けられていることが好ま
しい。このようにすると、各電源端子間に接続される電
源間保護素子の直列段数は多くても２段で構成できる。
その上、チップサイズに影響する、内部電源配線及びＩ
Ｏパッドを持たず電源間保護トランジスタのみを含むセ
ルを用いなくても済むようになる。

【００１２】本発明に係る第２の多電源半導体装置は、
半導体基板上に形成され、第１の回路ブロックと、第１
の回路ブロックに電源電圧を供給するための第１の電源
端子及び第１の接地電源端子と、複数の第２の回路ブロ
ックと、複数の第２の回路ブロックに電源電圧を供給す
るための複数の第２の電源端子及び複数の第２の接地電
源端子と、第１の回路ブロックからの信号を受けるか、
又は第１の回路ブロックに対して信号を出力する第１の
周辺回路と、第１の電源端子と接続され、第１の周辺回
路に電源電圧を供給するための第１の電源配線と、第１
の接地電源端子と接続され、第１の周辺回路に接地電圧
を供給するための第１の接地電源配線と、第２の回路ブ
ロックからの信号を受けるか、又は第２の回路ブロック
に対して信号を出力する第２の周辺回路と、複数の第２
の電源端子のうちの一の第２の電源端子と接続され、第
２の周辺回路に電源電圧を供給するための第２の電源配
線と、複数の第２の接地電源端子のうちの一の第２の接
地電源端子と接続され、第２の周辺回路に接地電圧を供
給するための第２の接地電源配線と、第１の電源端子、
第１の接地電源端子、第２の電源端子及び第２の接地電
源端子同士の間に、サージを短絡させるように設けられ
た電源間保護素子とを備え、第１の電源配線は、半導体
基板に設けられ第１の周辺回路及び電源間保護素子を形
成する第１導電型の第１ウェルの上に該第１ウェルと電
気的に接続されて配置され、第１の接地電源配線は、半
導体基板に設けられ第１の周辺回路及び電源間保護素子
を形成する第２導電型の第２ウェルの上に該第２ウェル
と電気的に接続されて配置され、第２の電源配線は、半
導体基板に設けられ第２の周辺回路及び電源間保護素子
を形成する第１導電型の第３ウェルの上に該第３ウェル
と電気的に接続されて配置され、第２の接地電源配線
は、半導体基板に設けられ第２の周辺回路及び電源間保
護素子を形成する第２導電型の第４ウェルの上に該第４
ウェルと電気的に接続されて配置されている。

【００１３】第２の多電源半導体装置によると、第２の
周辺回路に電源電圧を供給するための第２の電源配線
は、複数の第２の電源端子のうちの一の第２の電源端子
と接続されている。同様に、第２の周辺回路に接地電圧
を供給するための第２の接地電源配線は、複数の第２の
接地電源端子のうちの一の第２の接地電源端子と接続さ
れている。さらに、第１の電源配線及び第１の接地電源
配線は、第１ウェル及び第２ウェル上に設けられてお
り、第２の電源配線及び第２の接地電源配線は、第３ウ
ェル及び第４ウェル上に設けられている。従って、第１
の回路ブロックがディジタル回路で、複数の第２の回路
ブロックがアナログ回路であるような場合には、第１の
周辺回路と第２の周辺回路とのウェルが分離されている
ので、第２の周辺回路に第１の回路ブロックからのディ
ジタルノイズが混入しにくくなる。

【００１４】第２の多電源半導体装置において、第１の
電源配線と第１の接地電源端子との間、及び第１の接地
電源配線と第１の電源端子との間に電源間保護素子がそ
れぞれ設けられ、第２の電源配線と各第２の接地電源端
子との間、及び第２の電源配線と複数の第２の電源端子
のうちの他の第２の電源端子との間に電源間保護素子が
それぞれ設けられ、第２の接地電源配線と各第２の電源
端子との間、及び第２の接地電源配線と複数の第２の接
地電源端子のうちの他の第２の接地電源端子との間に電
源間保護素子がそれぞれ設けられていることが好まし
い。このようにすると、各電源端子間に接続される電源
間保護素子の直列段数は多くても２段構成にできる。

【００１５】本発明に係る第３の多電源半導体装置は、
半導体基板上に形成され、第１の回路ブロックと、第１
の回路ブロックに電源電圧を供給するための第１の電源
端子及び第１の接地電源端子と、複数の第２の回路ブロ
ックと、複数の第２の回路ブロックに電源電圧を供給す
るための第２の電源端子及び第２の接地電源端子と、第
１の回路ブロックからの信号を受けるか、又は第１の回
路ブロックに対して信号を出力する第１の周辺回路と、
第１の電源端子と接続され、第１の周辺回路に電源電圧
を供給するための第１の電源配線と、第１の接地電源端
子と接続され、第１の周辺回路に接地電圧を供給するた
めの第１の接地電源配線と、第２の回路ブロックからの
信号を受けるか、又は第２の回路ブロックに対して信号
を出力する第２の周辺回路と、第３の電源端子及び第３
の接地電源端子と、第３の電源端子と接続され、第２の
周辺回路に電源電圧を供給するための第２の電源配線
と、第３の接地電源端子と接続され、第２の周辺回路に
接地電圧を供給するための第２の接地電源配線と、第１
の電源端子、第１の接地電源端子、第２の電源端子、第
２の接地電源端子、第３の電源端子及び第３の接地電源
端子同士の間に、サージを短絡させ且つその接続段数が
２段以内の直列接続となるように設けられた電源間保護
素子とを備え、第１の電源配線は、半導体基板に設けら
れ第１の周辺回路及び電源間保護素子を形成する第１導
電型の第１ウェルの上に該第１ウェルと電気的に接続さ
れて配置され、第１の接地電源配線は、半導体基板に設
けられ第１の周辺回路及び電源間保護素子を形成する第
２導電型の第２ウェルの上に該第２ウェルと電気的に接
続されて配置され、第２の電源配線は、半導体基板に設
けられ第２の周辺回路及び電源間保護素子を形成する第
１導電型の第３ウェルの上に該第３ウェルと電気的に接
続されて配置され、第２の接地電源配線は、半導体基板
に設けられ第２の周辺回路及び電源間保護素子を形成す
る第２導電型の第４ウェルの上に該第４ウェルと電気的
に接続されて配置されている。

【００１６】第３の多電源半導体装置によると、第２の
多電源半導体装置の構成に加えて、第２の周辺回路に電
源電圧を供給するための第２の電源配線は、第１の電源
端子に印加される第１の電源及び第２の電源端子に印加
される第２の電源とそれぞれ独立した第３の電源端子と
接続されている。同様に、第２の周辺回路に接地電圧を
供給するための第２の接地電源配線は、第１の接地電源
及び第２の接地電源とそれぞれ独立した第３の接地電源
端子と接続されている。従って、第２の周辺回路は、第
１の回路ブロック及び第２の回路ブロックのいずれから
もノイズの影響を受けにくくなる。

【００１７】第３の多電源半導体装置において、第１の
電源配線と第１の接地電源端子との間、及び第１の接地
電源配線と第１の電源端子との間に電源間保護素子がそ
れぞれ設けられ、第２の電源配線と各第２の電源端子と
の間、第２の電源配線と各第２の接地電源端子との間、
及び第２の電源配線と第３の接地電源端子との間に電源
間保護素子がそれぞれ設けられ、第２の接地電源配線と
各第２の電源端子との間、第２の接地電源配線と各第２
の接地電源端子との間、及び第２の接地電源配線と第３
の電源端子との間に電源間保護素子がそれぞれ設けられ
ている。このようにすると、各電源端子間に接続される
電源間保護素子の直列段数を多くても２段構成と確実に
することができる。

【００１８】第１〜第３の半導体装置において、第１の
回路ブロックがディジタル回路を含み、第２の回路ブロ
ックがアナログ回路又はメモリ回路を含むことが好まし
い。このようにすると、ロジック回路と、アナログ回路
又はメモリ回路等を混載した多電源ＬＳＩの小型化且つ
高集積化を確実に実現できる。

【００１９】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００２０】図１（ａ）は本発明の第１の実施形態に係
る多電源半導体装置の模式的な平面構成を示している。
図１（ａ）に示すように、半導体チップ１０上には、第
１の回路ブロックとしての内部ディジタル回路１１と、
第２の回路ブロックとしての複数の内部マクロ２１Ａ、
２１Ｂ、２１Ｃとが配置されている。

【００２１】半導体チップ１０上の周縁部には、内部デ
ィジタル回路１１に電源電圧を供給するための第１の電
源端子（入力パッド）１２と、内部ディジタル回路１１
に接地電圧を供給するための第１の接地電源端子（入力
パッド）１３と、内部ディジタル回路１１からの出力信
号を外部に出力したり、外部からの入力信号を内部ディ
ジタル回路１１に出力したりする周辺回路としての入出
力回路１４用のＩＯパッド１５とが配置されている。

【００２２】また、半導体チップ１０上の周縁部には、
アナログ回路又はメモリ回路を含む、いわゆるハードマ
クロからなる内部マクロ２１Ａに電源電圧を供給するた
めの第２の電源端子（入力パッド）２２Ａと、内部マク
ロ２１Ａに接地電圧を供給するための第２の接地電源端
子（入力パッド）２３Ａと、内部マクロ２１Ａからの出
力信号を外部に出力したり、外部からの入力信号を内部
マクロ回路２１Ａに出力したりする周辺回路としての入
出力回路２４Ａ用のＩＯパッド２５Ａとが配置されてい
る。他の内部マクロ２１Ｂ、２１Ｃに関しても互いに独
立で且つそれぞれ内部マクロ２１Ａと同様の構成を採
る。

【００２３】半導体チップ１０の上部における各入出力
パッド１２、１３、２２Ａ、２３Ａ等の内側の領域に
は、Ｐ型ウェル３０Ｐが環状に設けられ、該Ｐ型ウェル
３０Ｐの内側に沿うようにＮ型ウェル３０Ｎが環状に設
けられている。

【００２４】Ｎ型ウェル３０Ｎの上には、金属等からな
る電源配線３３が該ウェル３０Ｎに沿って形成され、同
様に、Ｐ型ウェル３０Ｐの上には、金属等からなる接地
電源配線３４が該ウェル３０Ｐに沿って形成されてい
る。

【００２５】ここで、入出力回路１４、２４Ａ、２４Ｂ
等は、Ｎ型ウェル３０Ｎ及びＰ型ウェル３０Ｐに形成さ
れた、例えば少なくとも１つのＣＭＯＳインバータを含
む構成を持つ。

【００２６】また、半導体チップ１０上に形成された多
電源半導体装置は電源間保護機能を有している。すなわ
ち、電源配線３３と、第１の接地電源端子１３、第２の
電源端子２２Ａ〜２２Ｃ及び第２の接地電源端子２３Ａ
〜２３Ｃとの間には、それぞれＰＭＯＳＦＥＴからなる
電源間保護素子４０Ｐが設けられている。一方、接地電
源配線３４と、第１の電源端子１２、第２の電源端子２
２Ａ〜２２Ｃ及び第２の接地電源端子２３Ａ〜２３Ｃと
の間には、それぞれＮＭＯＳＦＥＴからなる電源間保護
素子４０Ｎが設けられている。

【００２７】図１（ｂ）は本実施形態に係る電源間保護
素子４０Ｐ、４０Ｎの一例を示している。図１（ｂ）に
おいて、図１（ａ）に示す構成要素と同一の構成要素に
は同一の符号を付すことにより説明を省略する。なお、
電源間保護素子４０Ｐ、４０ＮはＦＥＴに限られず、代
わりに、逆方向接続のダイオード素子であってもよい。

【００２８】このように、第１の実施形態によると、入
出力回路１４、２４Ａ、２４Ｂ等は、環状のすなわち１
つのＮ型ウェル３０Ｎ及びＰ型ウェル３０Ｐに形成され
るため、分割されることがない。このため、電源配線３
３及び接地電源配線３４も分割されないので、分割され
たウェル同士間に電源間保護手段を設ける必要がなくな
る。その結果、内部マクロ２１Ａ〜２１Ｃの個数がさら
に増えるような場合であっても、半導体チップ１０の総
面積に対する電源間保護素子やその内部配線が占める割
合は急激には増加しなくなるので、多機能の多電源半導
体装置のチップを小型化できる。

【００２９】その上、第１の電源端子１２に印加される
第１の電源と、３つの第２の電源端子２２Ａ〜２２Ｃに
印加される第２の電源（互いに同一か異なるかを問わな
い）との間に接続される電源間保護素子４０Ｐ、４０Ｎ
の直列段数は多くても２段構成とできる。

【００３０】また、チップサイズに影響を与える、複数
のウェル間を接続する内部電源配線及びＩＯパッドを持
たず且つ電源間保護素子のみを有するようなセルを設け
る必要がなくなる。

【００３１】（第２の実施形態）以下、本発明の第１の
実施形態について図面を参照しながら説明する。

【００３２】図２は本発明の第１の実施形態に係る多電
源半導体装置の模式的な平面構成を示している。図２に
おいて、図１（ａ）に示す構成要素と同一の構成要素に
は同一の符号を付すことにより説明を省略する。

【００３３】第１の実施形態との相違点は、Ｐ型ウェル
３０Ｐ及びＮ型ウェル３０Ｎが、内部ディジタル回路１
１の入出力回路１４用の第１のＰ型ウェル３１Ｐ及び第
１のＮ型ウェル３１Ｎと、内部マクロ２１Ａ〜２１Ｃの
入出力回路２４Ａ〜２４Ｃ用の第２のＰ型ウェル３２Ｐ
及び第２のＮ型ウェル３２Ｎとに分離されて形成されて
いる点である。

【００３４】これは、内部ディジタル回路１１の入出力
回路１４用の第１の電源と、内部マクロ２１Ａ〜２１Ｃ
の入出力回路２４Ａ〜２４Ｃ用の第２の電源とを分離す
ることによって、主にアナログ用の入出力回路２４Ａ〜
２４Ｃに、内部ディジタル回路用の第１の電源又は入出
力回路１４からのノイズの混入を防止するためである。

【００３５】これを実現するため、本実施形態において
は、第２のＮ型ウェル３２Ｎ上に敷設する第２の電源配
線３５を第２の電源端子２２Ａとのみ接続すると共に、
第２のＰ型ウェル３２Ｐ上に敷設する第２の接地電源配
線３６を第２の接地電源端子２３Ａとのみ接続してい
る。

【００３６】さらに、第１の電源配線３３の一端部と第
２の電源配線３５の一端部との間に接続されたＰＭＯＳ
ＦＥＴからなる電源間保護素子４０Ｐを含み、且つ、第
１の接地電源配線３４の一端部と第２の接地電源配線３
６の一端部との間に接続されたＮＭＯＳＦＥＴからなる
電源間保護素子４０Ｎを含むＩＯウェル分離セル５１を
設けている。

【００３７】同様に、第１の電源配線３３の他端部と第
２の接地電源配線３６の他端部との間に接続されたＰＭ
ＯＳＦＥＴからなる電源間保護素子４０Ｐを含み、且
つ、第１の接地電源配線３４の他端部と第２の電源配線
３５の他端部との間に接続されたＮＭＯＳＦＥＴからな
る電源間保護素子４０Ｎを含むＩＯウェル分離電源配線
交差セル５２を設けている。

【００３８】なお、第２の電源端子２２Ａと第２の電源
配線３５との間には、両者が互いに接続されているた
め、電源間保護素子４０Ｐは不要である。同様の理由
で、第２の接地電源端子２３Ａと第２の接地電源配線３
６との間にも電源間保護素子４０Ｎは不要である。

【００３９】以上の構成により、内部ディジタル回路１
１における入出力時のノイズが内部マクロ２１Ａ〜２１
Ｃに対して混入することを抑止しながら、第１の実施形
態と同様に、各電源間に接続される電源間保護素子４０
Ｎ、４０Ｐの直列段数は多くても２段構成で済む。ま
た、チップサイズに影響を与える内部電源配線及び入出
力パッドを持たず電源間保護素子のみからなるセルは、
ＩＯウェル分離セル５１及びＩＯウェル分離電源配線交
差セル５２以外には設ける必要がないので、チップの小
型化を容易に図ることができる。

【００４０】本実施形態においては、第２の電源配線３
５及び第２の接地電源配線３６は、内部マクロ２１Ａに
電源を供給する第２の電源端子２２Ａ及び第２の接地電
源端子２３Ａと接続されている。ここで、複数の内部マ
クロ２１Ａ〜２１Ｃのうちから１対の電源端子及び接地
電源端子を選択する基準として、複数の内部マクロ２１
Ａ〜２１Ｃのうち低消費電力又は動作時の電流変化が小
さいものを選ぶと良い。このようにすると、第２の電源
配線３５及び第２の接地電源配線３６に対してよりノイ
ズが混入しにくくなるからである。

【００４１】また、内部マクロ２１Ａ〜２１Ｃは３つに
限られないことはいうまでもなく、さらに３つ以上でよ
り有効となる。

【００４２】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【００４３】図３は本発明の第３の実施形態に係る多電
源半導体装置の模式的な平面構成を示している。図３に
おいて、図２に示す構成要素と同一の構成要素には同一
の符号を付すことにより説明を省略する。

【００４４】第２の実施形態との相違点は、第２の電源
配線３５及び第２の接地電源配線３６は、内部マクロ２
１Ａ〜２１Ｃに電源を供給する第２の電源端子２２Ａ〜
２２Ｃ及び第２の接地電源端子２３Ａ〜２３Ｃのいずれ
をも用いることなく、代わりに、専用の第３の電源端子
２６及び専用の第３の接地電源端子２７と接続されてい
る点である。

【００４５】このような構成を採ることにより、主にア
ナログ用の入出力回路２４Ａ〜２４Ｃに専用の第３の電
源が供給されることとなるため、入出力回路２４Ａ〜２
４Ｃに対して、内部ディジタル回路１１の第１の電源か
らのノイズだけでなく、内部マクロ２１Ａ〜２１Ｃ用の
第２の電源からのノイズの混入をも防止できるようにな
る。

【００４６】

【発明の効果】本発明に係る多電源半導体装置による
と、１つのチップ上に混載する内部回路の個数を増やし
たとしても、内部回路が増えるようには電源間保護素子
が増加しないため、電源間保護素子がチップ面積を圧迫
することがないので、多電源半導体装置の小型化を確実
に図ることができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の実施形態に係る多電源
半導体装置を示す模式的な平面図である。（ｂ）は本発
明の第１の実施形態に係る多電源半導体装置に用いる電
源間保護素子の一例を示す部分的な回路図である

【図２】本発明の第２の実施形態に係る多電源半導体装
置を示す模式的な平面図である。

【図３】本発明の第３の実施形態に係る多電源半導体装
置を示す模式的な平面図である。

【符号の説明】

１０ 半導体チップ １１ 内部ディジタル回路（第１の回路ブロック） １２ 第１の電源端子 １３ 第１の接地電源端子 １４ 入出力回路（周辺回路） １５ ＩＯパッド ２１Ａ 内部マクロ（第２の回路ブロック） ２１Ｂ 内部マクロ（第２の回路ブロック） ２１Ｃ 内部マクロ（第２の回路ブロック） ２２Ａ 第２の電源端子 ２２Ｂ 第２の電源端子 ２２Ｃ 第２の電源端子 ２３Ａ 第２の接地電源端子 ２３Ｂ 第２の接地電源端子 ２３Ｃ 第２の接地電源端子 ２４Ａ 入出力回路（周辺回路） ２４Ｂ 入出力回路（周辺回路） ２４Ｃ 入出力回路（周辺回路） ２５Ａ ＩＯパッド ２５Ｂ ＩＯパッド ２５Ｃ ＩＯパッド ２６ 第３の電源端子 ２７ 第３の接地電源端子 ３０Ｐ Ｐ型ウェル（第２導電型ウェル） ３０Ｎ Ｎ型ウェル（第１導電型ウェル） ３１Ｐ 第１のＰ型ウェル（第２導電型の第２ウェ
ル） ３１Ｎ 第１のＮ型ウェル（第１導電型の第１ウェ
ル） ３２Ｐ 第２のＰ型ウェル（第２導電型の第４ウェ
ル） ３２Ｎ 第２のＮ型ウェル（第１導電型の第３ウェ
ル） ３３ （第１の）電源配線 ３４ （第１の）接地電源配線 ３５ 第２の電源配線 ３６ 第２の接地電源配線 ４０Ｐ 電源間保護素子 ４０Ｎ 電源間保護素子 ５１ ＩＯウェル分離セル ５２ ＩＯウェル分離電源配線交差セル

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３２１Ｋ Ｆターム(参考） 5F038 BE09 BH05 BH07 BH13 BH19 CD02 CD03 DF05 DF12 EZ20 5F048 AA01 AA02 AB01 AB03 AB04 AB06 AB07 AC03 BE03 CC06 CC09 5F083 GA09 LA17 LA18 LA21 ZA12

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成され、 第１の回路ブロックと、 前記第１の回路ブロックに電源電圧を供給するための第
   １の電源端子及び第１の接地電源端子と、 少なくとも１つの第２の回路ブロックと、 前記第２の回路ブロックに電源電圧を供給するための第
   ２の電源端子及び第２の接地電源端子と、 前記第１の回路ブロック若しくは前記第２の回路ブロッ
   クからの信号を受けるか、又は前記第１の回路ブロック
   若しくは前記第２の回路ブロックに対して信号を出力す
   る周辺回路と、 前記第１の電源端子と接続され、前記周辺回路に電源電
   圧を供給するための電源配線と、 前記第１の接地電源端子と接続され、前記周辺回路に接
   地電圧を供給するための接地電源配線と、 前記第１の電源端子、前記第１の接地電源端子、前記第
   ２の電源端子及び前記第２の接地電源端子同士の間に、
   サージを短絡させるように設けられた電源間保護素子と
   を備え、 前記電源配線は、前記半導体基板に設けられ前記周辺回
   路及び前記電源間保護素子を形成する環状の第１導電型
   ウェルの上に該第１導電型ウェルと電気的に接続されて
   配置され、 前記接地電源配線は、前記半導体基板に設けられ前記周
   辺回路及び前記電源間保護素子を形成する環状の第２導
   電型ウェルの上に該第２導電型ウェルと電気的に接続さ
   れて配置されていることを特徴とする多電源半導体装
   置。
2. 【請求項２】 前記電源配線と前記第１の接地電源端子
   との間、前記電源配線と前記第２の電源端子との間、及
   び前記電源配線と前記第２の接地電源端子との間に前記
   電源間保護素子がそれぞれ設けられ、 前記接地電源配線と前記第１の電源端子との間、前記接
   地電源配線と前記第２の電源端子との間、及び前記接地
   電源配線と前記第２の接地電源端子との間に前記電源間
   保護素子がそれぞれ設けられていることを特徴とする請
   求項１に記載の多電源半導体装置。
3. 【請求項３】 半導体基板上に形成され、 第１の回路ブロックと、 前記第１の回路ブロックに電源電圧を供給するための第
   １の電源端子及び第１の接地電源端子と、 複数の第２の回路ブロックと、 前記複数の第２の回路ブロックに電源電圧を供給するた
   めの複数の第２の電源端子及び複数の第２の接地電源端
   子と、 前記第１の回路ブロックからの信号を受けるか、又は前
   記第１の回路ブロックに対して信号を出力する第１の周
   辺回路と、 前記第１の電源端子と接続され、前記第１の周辺回路に
   電源電圧を供給するための第１の電源配線と、 前記第１の接地電源端子と接続され、前記第１の周辺回
   路に接地電圧を供給するための第１の接地電源配線と、 前記第２の回路ブロックからの信号を受けるか、又は前
   記第２の回路ブロックに対して信号を出力する第２の周
   辺回路と、 前記複数の第２の電源端子のうちの一の第２の電源端子
   と接続され、前記第２の周辺回路に電源電圧を供給する
   ための第２の電源配線と、 前記複数の第２の接地電源端子のうちの一の第２の接地
   電源端子と接続され、前記第２の周辺回路に接地電圧を
   供給するための第２の接地電源配線と、 前記第１の電源端子、前記第１の接地電源端子、前記第
   ２の電源端子及び前記第２の接地電源端子同士の間に、
   サージを短絡させるように設けられた電源間保護素子と
   を備え、 前記第１の電源配線は、前記半導体基板に設けられ前記
   第１の周辺回路及び前記電源間保護素子を形成する第１
   導電型の第１ウェルの上に該第１ウェルと電気的に接続
   されて配置され、 前記第１の接地電源配線は、前記半導体基板に設けられ
   前記第１の周辺回路及び前記電源間保護素子を形成する
   第２導電型の第２ウェルの上に該第２ウェルと電気的に
   接続されて配置され、 前記第２の電源配線は、前記半導体基板に設けられ前記
   第２の周辺回路及び前記電源間保護素子を形成する第１
   導電型の第３ウェルの上に該第３ウェルと電気的に接続
   されて配置され、 前記第２の接地電源配線は、前記半導体基板に設けられ
   前記第２の周辺回路及び前記電源間保護素子を形成する
   第２導電型の第４ウェルの上に該第４ウェルと電気的に
   接続されて配置されていることを特徴とする多電源半導
   体装置。
4. 【請求項４】 前記第１の電源配線と前記第１の接地電
   源端子との間、及び前記第１の接地電源配線と前記第１
   の電源端子との間に前記電源間保護素子がそれぞれ設け
   られ、 前記第２の電源配線と前記各第２の接地電源端子との
   間、及び前記第２の電源配線と前記複数の第２の電源端
   子のうちの他の第２の電源端子との間に前記電源間保護
   素子がそれぞれ設けられ、 前記第２の接地電源配線と前記各第２の電源端子との
   間、及び前記第２の接地電源配線と前記複数の第２の接
   地電源端子のうちの他の第２の接地電源端子との間に前
   記電源間保護素子がそれぞれ設けられていることを特徴
   とする請求項３に記載の多電源半導体装置。
5. 【請求項５】 半導体基板上に形成され、 第１の回路ブロックと、 前記第１の回路ブロックに電源電圧を供給するための第
   １の電源端子及び第１の接地電源端子と、 複数の第２の回路ブロックと、 前記複数の第２の回路ブロックに電源電圧を供給するた
   めの第２の電源端子及び第２の接地電源端子と、 前記第１の回路ブロックからの信号を受けるか、又は前
   記第１の回路ブロックに対して信号を出力する第１の周
   辺回路と、 前記第１の電源端子と接続され、前記第１の周辺回路に
   電源電圧を供給するための第１の電源配線と、 前記第１の接地電源端子と接続され、前記第１の周辺回
   路に接地電圧を供給するための第１の接地電源配線と、 前記第２の回路ブロックからの信号を受けるか、又は前
   記第２の回路ブロックに対して信号を出力する第２の周
   辺回路と、 第３の電源端子及び第３の接地電源端子と、 前記第３の電源端子と接続され、前記第２の周辺回路に
   電源電圧を供給するための第２の電源配線と、 前記第３の接地電源端子と接続され、前記第２の周辺回
   路に接地電圧を供給するための第２の接地電源配線と、 前記第１の電源端子、前記第１の接地電源端子、前記第
   ２の電源端子、前記第２の接地電源端子、前記第３の電
   源端子及び前記第３の接地電源端子同士の間に、サージ
   を短絡させ且つその接続段数が２段以内の直列接続とな
   るように設けられた電源間保護素子とを備え、 前記第１の電源配線は、前記半導体基板に設けられ前記
   第１の周辺回路及び前記電源間保護素子を形成する第１
   導電型の第１ウェルの上に該第１ウェルと電気的に接続
   されて配置され、 前記第１の接地電源配線は、前記半導体基板に設けられ
   前記第１の周辺回路及び前記電源間保護素子を形成する
   第２導電型の第２ウェルの上に該第２ウェルと電気的に
   接続されて配置され、 前記第２の電源配線は、前記半導体基板に設けられ前記
   第２の周辺回路及び前記電源間保護素子を形成する第１
   導電型の第３ウェルの上に該第３ウェルと電気的に接続
   されて配置され、 前記第２の接地電源配線は、前記半導体基板に設けられ
   前記第２の周辺回路及び前記電源間保護素子を形成する
   第２導電型の第４ウェルの上に該第４ウェルと電気的に
   接続されて配置されていることを特徴とする多電源半導
   体装置。
6. 【請求項６】 前記第１の電源配線と前記第１の接地電
   源端子との間、及び前記第１の接地電源配線と前記第１
   の電源端子との間に前記電源間保護素子がそれぞれ設け
   られ、 前記第２の電源配線と前記各第２の電源端子との間、前
   記第２の電源配線と前記各第２の接地電源端子との間、
   及び前記第２の電源配線と前記第３の接地電源端子との
   間に前記電源間保護素子がそれぞれ設けられ、 前記第２の接地電源配線と前記各第２の電源端子との
   間、前記第２の接地電源配線と前記各第２の接地電源端
   子との間、及び前記第２の接地電源配線と前記第３の電
   源端子との間に前記電源間保護素子がそれぞれ設けられ
   ていることを特徴とする請求項５に記載の多電源半導体
   装置。
7. 【請求項７】 前記第１の回路ブロックはディジタル回
   路を含み、 前記第２の回路ブロックはアナログ回路又はメモリ回路
   を含むことを特徴とする請求項１〜６のいずれか１項に
   記載の多電源半導体装置。