JP2010192013A

JP2010192013A - 半導体集積回路

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Publication number: JP2010192013A
Application number: JP2009032644A
Authority: JP
Inventors: Yasuhiro Agata; 泰宏縣; Norimasa Narumi; 典将鳴海; Yoshinobu Yamagami; 由展山上; Akira Masuo; 昭増尾
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2009-02-16
Filing date: 2009-02-16
Publication date: 2010-09-02
Also published as: CN102203871B; US8208318B2; WO2010092636A1; US20110205827A1; CN102203871A

Abstract

【課題】電源電圧が供給されるＳＲＡＭマクロを複数備えた半導体集積回路の回路面積を削減する。
【解決手段】ロジック回路１０４と複数のＳＲＡＭマクロ１０３とを有するシステムＬＳＩ１００において、システムＬＳＩ１００の外部から供給された電圧ＶＤＤＰよりも低い安定化電圧ＶＤＤＭを生成する電源回路１０２を設け、複数の各ＳＲＡＭマクロ１０３に、電源回路１０２により生成した電圧ＶＤＤＭと外部から供給された電圧ＶＤＤとを供給する。また、ロジック回路１０４には、外部から供給された電圧ＶＤＤを供給する。
【選択図】図１

Description

本発明は、複数のＳＲＡＭ（Static Random Access Memory）マクロを有する半導体集積回路に関する。

近年、プロセスの微細化に伴って、システムＬＳＩ（Large Scale Integration）に搭載されるＳＲＡＭマクロの数がますます増大する傾向にある。しかし、ＳＲＡＭの微細化によって、ＳＲＡＭメモリセルトランジスタの閾値電圧（Ｖｔ）のばらつきの影響が増大し、１Ｖ程度以下の電圧ではＳＲＡＭの誤動作の発生が問題となる。そこで、４５ｎｍや３２ｎｍ世代以降では、電源回路を用いて１．２Ｖの安定した電圧をＳＲＡＭメモリセルの電源電圧として用いることでＳＲＡＭの動作マージンを確保する提案がなされている。

非特許文献１では、電圧レギュレータ（voltage regulator）により発生電圧を１．２Ｖに安定させた電源ＣＶＤＤをＳＲＡＭメモリセル電源として用いている。通常、ロジック回路は、電源電圧が１．２Ｖから±１０％程度の電圧範囲、つまり１．０８Ｖ〜１．３２Ｖの範囲であるときに正常に動作することを保証されている。したがって、同文献の構成により、ＬＳＩ内部で発生させた１．２Ｖの安定電圧を用いることにより、１．０８Ｖよりも高い電圧でロジック回路を動作させることができ、微細化したＳＲＡＭにおいても動作マージンを確保することができる。
Y.H.Chen, et al, VLSI symposium 2008/Paper 21.3

近年、システムＬＳＩに搭載されるＳＲＡＭマクロは数１００個から１，０００個になるので、システムＬＳＩ内にＳＲＡＭマクロ毎に電源回路を設けてＳＲＡＭメモリセル電圧を発生させると、電源回路が多数必要となり、システムＬＳＩの面積オーバーヘッドを招く。また、ＳＲＡＭマクロの活性化率はシステムの動作に応じて変化するものであり、各ＳＲＡＭマクロが常に動作する訳ではない。

本発明は、上記の点に鑑み、電源電圧が供給されるＳＲＡＭマクロを複数備えた半導体集積回路の回路面積を削減することを目的とする。

上記の課題を解決するため、第１の発明は、ＳＲＡＭメモリセル及びＳＲＡＭロジック回路をそれぞれ備えた複数のＳＲＡＭマクロとロジック回路とを有する半導体集積回路であって、該半導体集積回路の外部から供給された第１の電源電圧を受け、該第１の電源電圧よりも低い生成電圧を生成する電源回路を備え、前記ロジック回路には、前記第１の電源電圧より低い第２の電源電圧が該半導体集積回路の外部から供給され、前記複数のＳＲＡＭマクロは、ＳＲＡＭメモリセルに、前記電源回路によって生成された生成電圧が供給されているとともに、ＳＲＡＭロジック回路に、前記第２の電源電圧が供給されていることを特徴とする。

上記第１の発明により、共通の電源回路によって生成された生成電圧が複数のＳＲＡＭマクロに供給されるので、電源回路をＳＲＡＭマクロ毎に設ける必要がない。したがって、ＳＲＡＭマクロ毎に電源回路を設ける場合に比べ、電源回路を搭載する半導体集積回路の回路面積を削減できる。

第２の発明は、ＳＲＡＭメモリセル及びＳＲＡＭロジック回路を備えた複数のＳＲＡＭマクロとロジック回路とを有する半導体集積回路であって、前記複数のＳＲＡＭマクロは、ＳＲＡＭメモリセルに、第１の電源電圧が該半導体集積回路の外部から供給されているとともに、ＳＲＡＭロジック回路に、前記第１の電源電圧より低い第２の電源電圧が該半導体集積回路の外部から供給され、前記ロジック回路には、第２の電源電圧が該半導体集積回路の外部から供給されていることを特徴とする。

上記第２の発明により、ＳＲＡＭマクロに半導体集積回路の外部から第１の電源電圧と第２の電源電圧とが供給されるので、半導体集積回路の内部に電源回路を搭載する必要がなく、半導体集積回路の回路面積を削減できる。

第１の発明により、複数のＳＲＡＭマクロに共通の電源回路によって生成された生成電圧が供給され、電源回路をＳＲＡＭマクロ毎に設ける必要がない。したがって、ＳＲＡＭマクロ毎に電源回路を設ける場合に比べ、電源回路を搭載する半導体集積回路の回路面積を削減できる。

第２の発明により、ＳＲＡＭマクロに半導体集積回路の外部から第１の電源電圧と第２の電源電圧とが供給されるので、半導体集積回路の内部に電源回路を搭載する必要がなく、半導体集積回路の回路面積を削減できる。

以下、本発明の実施形態について、図面を参照して説明する。

《実施形態１》
図１は、本発明の実施形態１に係るシステムＬＳＩ（半導体集積回路）１００の構成を示す。システムＬＳＩ１００は、Ｉ／Ｏ回路１０１と、複数の電源回路１０２と、多数のＳＲＡＭマクロ１０３と、ロジック回路１０４とを備えている。システムＬＳＩ１００は、パッケージによって封止されている。

Ｉ／Ｏ回路１０１は、システムＬＳＩ１００とその外部との外部インターフェイス部であり、当該外部インターフェイス部には、電圧ＶＤＤＩＯ(例えば３．３Ｖ)とシステムＬＳＩ１００内部で使用する信号電圧ＶＤＤ(例えば１．１Ｖ)（第２の電源電圧）とが供給される。

各電源回路１０２には、システムＬＳＩ１００の外部から供給された電圧ＶＤＤＰ（第１の電源電圧）を受け、該電源回路１０２は、電圧ＶＤＤＰよりも低い安定化電圧ＶＤＤＭ（１．２Ｖ）（生成電圧）を生成する。電源回路１０２には、同一の電源配線から電圧ＶＤＤＰが供給されている。

ＳＲＡＭマクロ１０３は、ＳＲＡＭメモリセル１０３ａとＳＲＡＭロジック回路１０３ｂとを内部に備え、主にロジック回路１０４とデータの通信を行う。

ＳＲＡＭメモリセル１０３ａには、電源回路１０２によって生成された電圧ＶＤＤＭが供給されている。

ＳＲＡＭロジック回路１０３ｂには、電圧ＶＤＤＰより低い信号電圧ＶＤＤがシステムＬＳＩ１００の外部から供給されている。

ロジック回路１０４は、システムＬＳＩ１００の機能を果たすものであり、該ロジック回路１０４には、電圧ＶＤＤがシステムＬＳＩ１００の外部から供給される。

ＳＲＡＭマクロ１０３は、システムＬＳＩ１００の各所に散らばって配置される。図２に示すように、システムＬＳＩ１００の下層には多数のＳＲＡＭマクロ１０３が配置され、システムＬＳＩ１００の配線層には、多層構造で構成されたメッシュ状のＶＤＤＭ電源配線１０５が配置されている。当該電源配線１０５は、メタル配線である。また、電源回路１０２は、システムＬＳＩ１００上の離れた複数箇所に搭載されている。

電源配線１０５は、図３に示すように、第１の配線層１０５ａ及び第２の配線層１０５ｂの２層を用いてメッシュ状に構成されている。電源配線１０５の配線構造は、電圧ＶＤＤ又は電圧ＶＤＤＭの配線とグランド電圧である電圧ＶＳＳの配線とが交互に並んだ配線構造が好ましい。また、電圧ＶＤＤを供給する配線と電圧ＶＤＤＭを供給する配線の配線幅の和が、グランド電圧である電圧ＶＳＳを供給する配線の配線幅の和と実質的に等しくなっていることが好ましい。図３の配線構造では、電圧ＶＤＤ、電圧ＶＤＤＭの両方の配線から電圧ＶＳＳの配線に電流が流れ込む。したがって、配線の際、まず、電圧ＶＤＤの配線とグランド電圧である電圧ＶＳＳの配線とを交互に配置し、その後、電圧ＶＤＤＭの配線で消費される電流を、搭載されるＳＲＡＭマクロ１０３に基づいて見積もり、電圧ＶＤＤの配線のうち、必要な分を電圧ＶＤＤＭの配線に置き換える。このように配線を行うことにより、電圧ＶＤＤの配線とは別に電圧ＶＤＤＭの配線を配置する場合に比べ、電源配線１０５の面積効率が向上する。また、電圧ＶＳＳの配線で電圧ＶＤＤＭの配線が挟まれるので、電圧ＶＤＤの配線から電圧ＶＤＤＭの配線への電源ノイズが遮断され、電源ノイズの影響が低減する。

図４は、ロジック回路１０４の電圧ＶＤＤとＳＲＡＭメモリセル１０３ａの電圧ＶＤＤＭの好ましい特性を示している。電圧ＶＤＤＭは、電圧ＶＤＤの通常動作における範囲（１．１Ｖ±０．１Ｖ）では、１．２Ｖの安定化電圧であることが求められる。しかし、システムＬＳＩ１００の検査等の際には、１．２Ｖを超える電圧で動作試験が実施される。その際、電圧ＶＤＤ＞電圧ＶＤＤＭとなった場合、ＳＲＡＭマクロ１０３内部の電圧変換部において、双方向対応のレベルシフタ回路対策が必要になり、ＳＲＡＭマクロ１０３の面積増大を招く。電圧ＶＤＤＭ≧電圧ＶＤＤの関係が成立すれば、簡素なレベルシフタで実現可能となり、システムＬＳＩ１００の面積増大を抑制できる。したがって、電圧ＶＤＤ及び電圧ＶＤＤＭの関係は、図４に示すように、電圧ＶＤＤＭ≧電圧ＶＤＤであること、すなわち電圧ＶＤＤが電圧ＶＤＤＭよりも高くならないことが望ましい。

電圧ＶＤＤＰは、例えば、電圧ＶＤＤＩＯと電圧ＶＤＤＭの中間の電圧や、電圧ＶＤＤＩＯと電圧ＶＤＤの中間の電圧、すなわち電圧ＶＤＤよりも高く電圧ＶＤＤＩＯより低い電圧に設定される。例えば、３．３Ｖの電圧ＶＤＤＰ＝電圧ＶＤＤＩＯから１．２Ｖの電圧ＶＤＤＭを発生させる場合には、３．３Ｖ−１．２Ｖ＝２．１Ｖと電圧ＶＤＤＭの消費電流とを掛け合わせた電力が電源回路１０２で浪費される。これに対し、例えば１．５Ｖの電圧ＶＤＤＰから１．２Ｖの電圧ＶＤＤＭを発生させる場合には、１．５Ｖ−１．２Ｖ＝０．３Ｖと電圧ＶＤＤＭの消費電流とを掛け合わせた電力のみが電源回路１０２で浪費され、消費電力が１／７に削減される。

ＳＲＡＭマクロ１０３毎に電源回路１０２を設けると、システムＬＳＩ１００上のすべてのＳＲＡＭマクロ１０３が常時活性化しているわけではないので、電源回路１０２が過剰になる。また、電源回路１０２は、通常、電圧検知回路部と電圧出力回路部とを有するが、電圧検知回路部はすべてのＳＲＡＭマクロ１０３に対して１つあれば十分である。以上の観点から、個々のＳＲＡＭマクロ１０３毎に電源回路１０２を設けると、システムＬＳＩ１００の面積が必要以上に大きくなる。

本実施形態では、すべてのＳＲＡＭマクロ１０３に必要な電圧ＶＤＤＭが、ＳＲＡＭマクロ１０３より少ない個数の電源回路１０２によって生成され、メッシュ状のＶＤＤＭ電源配線１０５によってＳＲＡＭマクロ１０３に供給される。したがって、ＳＲＡＭマクロ１０３毎に電源回路１０２を設ける場合に比べ、システムＬＳＩ１００の面積効率が向上する。

また、電源回路１０２がシステムＬＳＩ１００上の離れた複数箇所に搭載されているので、電源配線１０５における電源ドロップが抑制される。したがって、システムＬＳＩ１００の機能を損なうことなくＳＲＡＭマクロ１０３の搭載容量を大きくできる。

また、４５ｎｍプロセス世代以降のＳＲＡＭメモリセル１０３ａでは、ＭＯＳトランジスタの閾値電圧のばらつきが大きいので、低電圧においてデータが破壊されて保持されない場合がある。例えば、ＶＤＤ＝１．１Ｖ±０．１Ｖの電圧範囲で動作を保証する場合、１．０Ｖの下限電圧でも動作を保証する必要があり、ＳＲＡＭメモリセル１０３ａの動作マージンが不足する。そこで、電源回路１０２を用いてＳＲＡＭメモリセル１０３ａの電源に対して安定した電圧ＶＤＤＭ（１．２Ｖ）を供給することでシステムＬＳＩ１００の動作が保証される電圧範囲に関わりなく、ＳＲＡＭメモリセル１０３ａの安定した動作マージンを確保できる。

また、ロジック回路１０４とＳＲＡＭマクロ１０３とのデータ通信の際、ロジック回路１０４の信号電圧とＳＲＡＭマクロ１０３のＳＲＡＭロジック回路１０３ｂの信号電圧とが異なっていると誤動作するが、ＳＲＡＭロジック回路１０３ｂには電圧ＶＤＤが供給される。したがって、ロジック回路１０４とＳＲＡＭマクロ１０３との通信の際の誤動作が防止される。

《実施形態２》
図５は、実施形態２に係るシステムＬＳＩ２００を示す。実施形態２では、システムＬＳＩ２００に、実施形態１のシステムＬＳＩ１００の構成に加え、電源回路１０２によって生成された安定化電圧ＶＤＤＭを用いて高速動作するロジック回路２０１が設けられている。また、ロジック回路２０１と通信を行うＳＲＡＭマクロ１０３’（第２のＳＲＡＭマクロ）のＳＲＡＭロジック回路１０３ｂ’には、電圧ＶＤＤに代えて、電源回路１０２によって生成された安定化電圧ＶＤＤＭが供給されている。なお、ＳＲＡＭロジック回路１０３ｂ’に電圧ＶＤＤＭが供給されるＳＲＡＭマクロ１０３’の数は、１つであってもよいし、複数であってもよい。その他の構成は実施形態１と同じであるので、同一の構成箇所には同一の符号を付して説明を省略する。

通常ロジック回路１０４の電源電圧ＶＤＤは、例えば１．１Ｖ±０．１Ｖであり、ロジック回路１０４の動作速度は下限電圧１．０Ｖに応じたものとなる。本実施形態では、電源回路１０２によって生成された安定化電圧ＶＤＤＭ１．２Ｖをロジック回路２０１の電源電圧として用いるので、ロジック回路２０１の動作速度は、電圧ＶＤＤよりも高い電圧ＶＤＤＭ１．２Ｖに応じたものとなり、ロジック回路２０１の高速動作が実現する。したがって、システムＬＳＩ２００の性能が向上する。

《実施形態３》
図６は、実施形態３に係るシステムＬＳＩ３００を示す。実施形態３では、パッケージ内部のシステムＬＳＩ３００上に形成された基板３０１に配線３０２が配設されている。また、システムＬＳＩ３００上の複数箇所には、メッシュ状のＶＤＤＭ電源配線１０５に接続されたエリアパッド３０３が形成され、該エリアパッド３０３が半田バンプを介して配線３０２に接続されている。そして、電源回路１０２で生成された電圧ＶＤＤＭが、エリアパッド３０３及びパッケージ内部の配線３０２を介してＳＲＡＭマクロ１０３に供給される。その他の構成は実施形態１と同じであるので、同一の構成箇所には同一の符号を付して説明を省略する。なお、本実施形態の特徴を、実施形態２のシステムＬＳＩ２００に適用してもよい。

パッケージ内の配線３０２のシート抵抗が、システムＬＳＩ３００の電源配線のシート抵抗の１／１０〜１／１００である一般的な場合、本実施形態では、電圧ＶＤＤＭを配線３０２を用いてシステムＬＳＩ３００のＶＤＤＭ電源配線１０５に供給するので、システムＬＳＩ３００内での電源ドロップがより効果的に抑制される。

《実施形態４》
図７は、実施形態４に係るシステムＬＳＩ４００を示す。実施形態４では、パッケージ内に、配線３０２に代えて、導体面４０１が設けられ、電源回路１０２で生成された電圧ＶＤＤＭが、エリアパッド３０３及びパッケージ内部の導体面４０１を介してＳＲＡＭマクロ１０３に供給される。その他の構成は実施形態１と同じであるので、同一の構成箇所には同一の符号を付して説明を省略する。なお、本実施形態の特徴を、実施形態２のシステムＬＳＩ２００に適用してもよい。

本実施形態では、導体面４０１を用いることにより、配線３０２を用いる場合よりも抵抗を小さくできるので、システムＬＳＩ４００内での電源ドロップがより効果的に抑制できる。

なお、上記実施形態１〜４において、電圧ＶＤＤＰが、電圧ＶＤＤＩＯと実質的に同一であり、Ｉ／Ｏ回路１０１に供給される電圧ＶＤＤＩＯと同一の電源によって生成されるようにしてもよい。この場合、システムＬＳＩ１００，２００，３００，４００に電圧ＶＤＤＰの独立した端子を設ける必要がなくなるので、端子を削減できるとともに、システムＬＳＩ１００，２００，３００，４００の面積を削減できる。

また、上記実施形態１〜４において、電圧ＶＤＤＭが、システムＬＳＩ１００，２００，３００，４００の外部から第２の電源電圧として直接供給されるようにしてもよい。つまり、ロジック回路１０４の高性能化の必要性等に応じて、ばらつきの少ない１．２Ｖの電圧を生成する電源をシステムＬＳＩ１００，２００，３００，４００の外部に設け、この電源から複数のＳＲＡＭマクロ１０３に直接ＶＤＤＭが供給されるようにしてもよい。ばらつきの少ない安定した電圧を生成する電源は一般的に高価であるが、システムＬＳＩ１００，２００，３００，４００の内部に電源回路を搭載する必要がなくなるので、システムＬＳＩ１００，２００，３００，４００の面積を削減できる。

また、上記実施形態１〜４において、システムＬＳＩ１００，２００，３００，４００が、電源回路１０２によりＨｉ−Ｚが出力されるモードを有するようにしてもよい。このモードでは、電圧ＶＤＤＭ（生成電圧）の代わりの電圧をシステムＬＳＩ１００，２００，３００，４００の外部から複数のＳＲＡＭマクロ１０３に直接印加することが可能になる。システムＬＳＩ１００，２００，３００，４００を検査する際には、トランジスタに対し通常電圧を超えた過電圧を印可する必要があるが、電源回路１０２の出力が活性化状態では、外部電圧に関わらず電源回路１０２が１．２Ｖを出力するため、ＳＲＡＭメモリセル１０３ａに対して過電圧が印可されず、検査できない。しかし、電源回路１０２がＨｉ−Ｚを出力するようにすることにより、外部から電圧ＶＤＤＭを直接印可できる。

本発明に係る半導体集積回路は、電源回路を搭載する半導体集積回路の回路面積を削減できるという効果を有し、例えば、複数のＳＲＡＭ（Static Random Access Memory）マクロを有する半導体集積回路として有用である。

本発明の実施形態１に係るシステムＬＳＩ１００の構成を示すブロック図である。同、システムＬＳＩ１００の構成を示す説明図である。同、電源配線１０５の詳細な構成を示す説明図である。同、ロジック回路１０４の電圧ＶＤＤとＳＲＡＭメモリセル１０３ａの電圧ＶＤＤＭの好ましい特性を示すグラフである。本発明の実施形態２に係るシステムＬＳＩ２００の構成を示すブロック図である。本発明の実施形態３に係るシステムＬＳＩ３００及びパッケージの構成を示す説明図である。本発明の実施形態４に係るシステムＬＳＩ４００及びパッケージの構成を示す説明図である。

１００システムＬＳＩ（半導体集積回路）
１０１Ｉ／Ｏ回路
１０２電源回路
１０３ＳＲＡＭマクロ
１０３ａＳＲＡＭメモリセル
１０３ｂＳＲＡＭロジック回路
１０４ロジック回路
１０５電源配線
２００システムＬＳＩ（半導体集積回路）
２０１ロジック回路
３００システムＬＳＩ（半導体集積回路）
３０１基板
３０２配線
３０３エリアパッド
４００システムＬＳＩ（半導体集積回路）
４０１導体面

Claims

ＳＲＡＭメモリセル及びＳＲＡＭロジック回路をそれぞれ備えた複数のＳＲＡＭマクロとロジック回路とを有する半導体集積回路であって、
該半導体集積回路の外部から供給された第１の電源電圧を受け、該第１の電源電圧よりも低い生成電圧を生成する電源回路を備え、
前記ロジック回路には、前記第１の電源電圧より低い第２の電源電圧が該半導体集積回路の外部から供給され、
前記複数のＳＲＡＭマクロは、ＳＲＡＭメモリセルに、前記電源回路によって生成された生成電圧が供給されているとともに、ＳＲＡＭロジック回路に、前記第２の電源電圧が供給されていることを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、
前記複数のＳＲＡＭマクロのうち少なくとも１つは、ＳＲＡＭロジック回路に、前記第２の電源電圧に代えて前記生成電圧が供給されていることを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、
前記生成電圧は、該半導体集積回路の外部の接続経路を介して、前記複数のＳＲＡＭマクロに供給されていることを特徴とする半導体集積回路。
請求項３に記載の半導体集積回路において、
前記接続経路は、該半導体集積回路を封止するパッケージ内部の配線を含むことを特徴とする半導体集積回路。
請求項３に記載の半導体集積回路において、
前記接続経路は、該半導体集積回路を封止するパッケージ内部の導体面を含むことを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、
メッシュ状に構成されており、前記生成電圧を供給するメタル配線を備えていることを特徴とする半導体集積回路。
請求項６に記載の半導体集積回路において、
前記第２の電源電圧及び生成電圧を供給する配線と、グランド電圧を供給する配線とが前記半導体集積回路内部でメッシュ状に配置され、
前記第２の電源電圧を供給する配線と生成電圧を供給する配線の配線幅の和が、前記グランド電圧を供給する配線の配線幅の和と実質的に等しいことを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、
前記生成電圧は、前記第２の電源電圧以上であることを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、
前記電源回路を複数個備え、該複数の電源回路に同一の電源配線から前記第１の電源電圧が供給されていることを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、
第３の電源電圧が供給されるＩ／Ｏ回路をさらに備え、
前記第１の電源電圧が、前記第３の電源電圧と実質的に同一であることを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、
第３の電源電圧が供給されるＩ／Ｏ回路をさらに備え、
前記第１の電源電圧が、前記第２の電源電圧より高く、前記第３の電源電圧より低いことを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路において、
前記複数のＳＲＡＭマクロに前記生成電圧の代わりの電圧を該半導体集積回路の外部から印加可能なように、前記電源回路がＨｉ−Ｚを出力するモードを有することを特徴とする半導体集積回路。
ＳＲＡＭメモリセル及びＳＲＡＭロジック回路を備えた複数のＳＲＡＭマクロとロジック回路とを有する半導体集積回路であって、
前記複数のＳＲＡＭマクロは、ＳＲＡＭメモリセルに、第１の電源電圧が該半導体集積回路の外部から供給されているとともに、ＳＲＡＭロジック回路に、前記第１の電源電圧より低い第２の電源電圧が該半導体集積回路の外部から供給され、
前記ロジック回路には、第２の電源電圧が該半導体集積回路の外部から供給されていることを特徴とする半導体集積回路。