CN102203871A - 半导体集成电路 - Google Patents

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Abstract

本发明提供一种半导体集成电路，其是具有逻辑电路(104)和多个SRAM宏(103)的系统LSI(100)，该系统LSI(100)包括：接受从系统LSI(100)的外部提供的电压VDDP，并生成比该电压VDDP还低的稳定化电压VDDM的电源电路(102)。向多个各SRAM宏(103)的SRAM存储单元(103a)提供由电源电路(102)生成的电压VDDM，并且，向各SRAM宏(103)的SRAM逻辑电路(103b)提供从外部提供的电压VDD。另外，从外部向逻辑电路(104)提供电压VDD。

Description

半导体集成电路
技术领域
本发明涉及具有多个SRAM(Static Random Access Memory(静态随机存储器))宏的半导体集成电路。
背景技术
近年来，随着工艺的细小化，系统LSI(Large ScaleIntegration(大规模集成电路))中所搭载的SRAM宏的数量具有越来越增加的倾向。但是，由于SRAM的细小化，SRAM存储单元晶体管的阈值电压(Vt)的偏差的影响增大，在1V左右以下的电压下，存在发生SRAM的误动作的问题。因此，提出了如下的技术方案：针对45nm或32nm系列以后的系统LSI，通过使用电源电路，并利用1.2V的稳定电压作为SRAM存储单元的电源电压，来确保SRAM的工作余地。
在非专利文献1中，使用通过电压调节器(voltageregulator)将发生电压稳压在1.2V的电源CVDD用作SRAM存储单元电源。通常，当电源电压在1.2V±10％左右的电压范围、即在1.08V～1.32V的范围时，可以保证逻辑电路正常工作。因此，通过如该文献的结构那样，利用在LSI内部生成的1.2V的稳定电压，可以在比1.08V还高的电压下使逻辑电路工作，并且在细小化的SRAM中也可以确保工作余地。
非专利文献1：Y.H.Chen，et al，VLSI symposium 2008/Paper21.3。
近年来，系统LSI中所搭载的SRAM宏的数量由100个变为1000个，因此，如果在系统LSI内针对每个SRAM宏设置电源电路而生成SRAM存储单元电压，则需要多个电源电路，从而导致系统LSI的面积过大。另外，SRAM宏的活性化比率根据系统的工作而发生变化，各SRAM宏并不总是工作。
发明内容
鉴于上述问题，本发明的目的在于：削减具有多个被提供电源电压的SRAM宏的半导体集成电路的电路面积。
为了解决上述技术课题，本发明的第1实施方式的半导体集成电路包括：分别具备SRAM存储单元以及SRAM逻辑电路的多个SRAM宏；和逻辑电路，其特征为，具有接受从该半导体集成电路的外部提供的第1电源电压，并生成比该第1电源电压还低的生成电压的电源电路，上述半导体集成电路，从该半导体集成电路的外部向上述逻辑电路提供比上述第1电源电压还低的第2电源电压，上述半导体集成电路，向上述多个各SRAM宏的SRAM存储单元提供由上述电源电路生成的生成电压，并且，向上述多个各SRAM宏的SRAM逻辑电路提供上述第2电源电压。
根据上述第1实施方式，由于向多个SRAM宏提供由共同的电源电路生成的生成电压，所以没有必要对每个SRAM宏设置电源电路。因此，与针对每个SRAM宏设置电源电路的情况相比，可以削减搭载电源电路的半导体集成电路的电路面积。
本发明的第2实施方式的半导体集成电路包括：具备SRAM存储单元以及SRAM逻辑电路的多个SRAM宏；和逻辑电路，从该半导体集成电路的外部，向上述多个SRAM宏的各SRAM存储单元提供第1电源电压，并且，从该半导体集成电路的外部，向上述多个SRAM宏的各SRAM逻辑电路提供比上述第1电源电压还低的第2电源电压，所述半导体集成电路从该半导体集成电路的外部向上述逻辑电路提供第2电源电压。
根据上述第2实施方式，由于是从半导体集成电路的外部向SRAM宏提供第1电源电压和第2电源电压，所以，没有必要在半导体集成电路的内部搭载电源电路，因此可以削减半导体集成电路的电路面积。
(发明效果)
根据第1实施方式，由于向多个SRAM宏提供由共同的电源电路生成的生成电压，所以没有必要对每个SRAM宏设置电源电路。因此，与针对每个SRAM宏设置电源电路的情况相比，可以削减搭载电源电路的半导体集成电路的电路面积。
根据第2实施方式，由于是从半导体集成电路的外部向SRAM宏提供第1电源电压和第2电源电压，所以，没有必要在半导体集成电路的内部搭载电源电路，因此可以削减半导体集成电路的电路面积。
附图说明
图1是表示实施方式1的系统LSI100的结构的框图。
图2是表示实施方式1的系统LSI100的结构的说明图。
图3是表示实施方式1的电源布线105的详细结构的说明图。
图4是表示实施方式1的逻辑电路104的电压VDD和SRAM存储单元103a的电压VDDM的优选特性的图表。
图5是表示实施方式2的系统LSI200的结构的框图。
图6是表示实施方式3的系统LSI300以及封装的结构的说明图。
图7是表示实施方式4的系统LSI400以及封装的结构的说明图。
符号的说明：
100    系统LSI(半导体集成电路)
101    I/O电路
102    电源电路
103    SRAM宏
103a   SRAM存储单元
103b   SRAM逻辑电路
104    逻辑电路
105    电源布线
200    系统LSI(半导体集成电路)
201    逻辑电路
300    系统LSI(半导体集成电路)
301    基板
302    布线
303    区域焊盘
400    系统LSI(半导体集成电路)
401    导体面
具体实施方式
以下，参照附图对本发明的实施方式进行说明。
(实施方式1)
图1表示本发明的实施方式1的系统LSI(半导体集成电路)100的结构。系统LSI100具有I/O电路101；多个电源电路102；多个SRAM宏103；逻辑电路104。系统LSI100用封装来密封。
I/O电路101是系统LSI100与其外部的外部接口部，并向该外部接口部提供电压VDDIO(例如3.3V)和在系统LSI100内部使用的信号电压VDD(例如1.1V)(第2电源电压)。
各电源电路102接受从系统LSI100的外部提供的电压VDDP(第1电源电压)，生成比电压VDDP还低的稳定化电压VDDM(1.2V)(生成电压)。从同一电源布线向电源电路102提供电压VDDP。
SRAM宏103在内部具有SRAM存储单元103a和SRAM逻辑电路103b，主要与逻辑电路104进行数据的通信。
通过电源电路102生成的电压VDDM被提供给SRAM存储单元103a。
从系统LSI100的外部将比电压VDDP还低的信号电压VDD提供给SRAM逻辑电路103b。
逻辑电路104用于发挥系统LSI100的功能，从系统LSI100的外部将电压VDD提供给该逻辑电路104。
SRAM宏103被分散配置在系统LSI100的各处。如图2所示，在系统LSI100的下层配置有多个SRAM宏103，在系统LSI100的布线层配置有由多层结构构成的网状VDDM电源布线105。该电源布线105是金属布线。另外，电源电路102搭载在系统LSI100上的相隔开的多个部分上。
如图3所示，电源布线105使用第1布线层105a以及第2布线层105b这2层，构成网状。作为电源布线105的布线结构，电压VDD或电压VDDM的布线和作为接地电压的电压VSS的布线交替排列的布线结构为优选。另外，优选提供电压VDD的布线与提供电压VDDM的布线的布线宽度之和、与提供作为接地电压的电压VSS的布线的布线宽度之和实质上相等。在图3的布线结构中，电流从电压VDD、电压VDDM两者的布线流入电压VSS的布线。因此，当布线时，首先，将电压VDD的布线与作为接地电压的电压VSS的布线交替地配置，然后，根据所搭载的SRAM宏103来估计通过电压VDDM的布线被消耗的电流，将电压VDD的布线中所需要的布线置换为电压VDDM的布线。通过如上所述进行布线，与将电压VDDM的布线和电压VDD的布线分别配置的情况相比，电源布线105的面积效率得到提高。另外，由于电压VDDM的布线被电压VSS的布线夹住，因此，从电压VDD的布线到电压VDDM的布线的电源噪音被屏蔽，从而降低电源噪音的影响。
图4表示逻辑电路104的电压VDD和SRAM存储单元103a的电压VDDM的优选特性。当电压VDD在通常工作的范围(1.1V±0.1V)的情况下，要求电压VDDM为1.2V的稳定化电压。但是，在系统LSI100的检查等情况时，以超过1.2V的电压实施工作试验。此时，在成为电压VDD＞电压VDDM的情况下，在SRAM宏103内部的电压转换部中，需要双向对应的电平转换器电路，导致SRAM宏103的面积增大。如果电压VDDM≥电压VDD的关系成立，则可以通过简单的电平转换器实现电压转换部，且抑制系统LSI100的面积增大。因此，如图4所示，电压VDD以及电压VDDM的关系优选电压VDDM≥电压VDD，即电压VDD不会高于电压VDDM。
电压VDDP被设定为例如电压VDDIO与电压VDDM的中间电压或电压VDDIO与电压VDD的中间电压、即比电压VDD高且比电压VDDIO低的电压。当例如从3.3V的电压VDDP＝电压VDDIO生成1.2V的电压VDDM的情况下，由电源电路102会浪费3.3V-1.2V＝2.1V乘以电压VDDM的消耗电流的电力。与此相对，当例如从1.5V的电压VDDP生成1.2V的电压VDDM的情况下，由电源电路102仅仅浪费1.5V-1.2V＝0.3V乘以电压VDDM的消耗电流的电力，消耗电力被削减到1/7。
如果针对每个SRAM宏103设置电源电路102，则由于系统LSI100上的所有的SRAM宏103不是总处于活性化，因此，电源电路102变得过剩。另外，虽然通常电源电路102具有电压检测电路部和电压输出电路部，但是对于所有的SRAM宏103，电压检测电路部有1个就已经足够。通过以上观点可知，如果分别对每一个SRAM宏103都设置电源电路102，则系统LSI100的面积会变得过大。
在本实施方式中，通过个数比SRAM宏103少的电源电路102生成所有的SRAM宏103所需要的电压VDDM，并通过网状的VDDM电源布线105提供给SRAM宏103。因此，与针对每一个SRAM宏103设置电源电路102的情况相比，系统LSI100的面积效率得到提高。
另外，由于电源电路102被搭载在系统LSI100上的相隔开的多个部分上，因此，电源布线105的电源电压下降得到抑制。因此，可以在不损害系统LSI100的功能的情况下增大SRAM宏103的搭载容量。
另外，在45nm工艺系列之后的SRAM存储单元103a中，由于MOS晶体管的阈值电压的偏差大，因此，会出现低电压时数据被破坏而不能保持的情况。例如，在VDD＝1.1V±0.1V的电压范围内保证工作的情况下，在1.0V的下限电压下也需要保证工作，SRAM存储单元103a的工作余地不足。因此，通过使用电源电路102，向SRAM存储单元103a的电源提供稳定电压VDDM(1.2V)，从而能够与保证系统LSI100的工作的电压范围无关地确保SRAM存储单元103a的稳定的工作余地。
另外，在逻辑电路104和SRAM宏103的数据通信时，如果逻辑电路104的信号电压与SRAM宏103的SRAM逻辑电路103b的信号电压不同，则发生误动作，但是，电压VDD会提供给S RAM逻辑电路103b。因此，可以防止逻辑电路104与SRAM宏103的通信时的误动作。
(实施方式2)
图5表示实施方式2的系统LSI200。在实施方式2中，在系统LSI200中，除了实施方式1的系统LSI100的结构之外，还设置了使用通过电源电路102生成的稳定化电压VDDM进行高速工作的逻辑电路201。另外，向与逻辑电路201进行通信的S RAM宏103’(第2SRAM宏)的S RAM逻辑电路103b’提供通过电源电路102生成的稳定化电压VDDM来代替电压VDD。另外，向SRAM逻辑电路103b’提供电压VDDM的SRAM宏103’的数量可以是1个，也可以是多个。其他结构与实施方式1相同，因此，在结构相同之处标注相同的附图符号，并省略其说明。
通常，逻辑电路104的电源电压VDD为例如1.1V±0.1V，逻辑电路104的工作速度为与下限电压1.0V对应的速度。在本实施方式中，由于使用通过电源电路102生成的稳定化电压VDDM1.2V作为逻辑电路201的电源电压，因此，逻辑电路201的工作速度就成为与比电压VDD还高的电压VDDM1.2V对应的速度，可以实现逻辑电路201的高速工作。因此，系统LSI200的性能得以提高。
(实施方式3)
图6表示实施方式3的系统LSI300。在实施方式3中，在形成于封装内部的系统LSI300上的基板301上配设有布线302。另外，在系统LSI300上的多处形成有与网状的VDDM电源布线105连接的区域焊盘303，该区域焊盘303经由焊锡凸块与布线302连接。而且，由电源电路102生成的电压VDDM经由区域焊盘303以及封装内部的布线302被提供给SRAM宏103。由于其他结构与实施方式1相同，因此，在结构相同之处标注相同的附图符号，并省略其说明。另外，本实施方式的特征也适用于实施方式2的系统LSI200。
在封装内的布线302的薄片电阻为系统LSI300的电源布线的薄片电阻的1/10～1/100的一般的情况下，在本实施方式中，由于使用布线302将电压VDDM提供给系统LSI300的VDDM电源布线105，因此，可以有效地抑制系统LSI300内的电源电压下降。
(实施方式4)
图7表示实施方式4的系统LSI400。在实施方式4中，在封装内设置导体面401代替布线302，通过电源电路102生成的电压VDDM经由区域焊盘303以及封装内部的导体面401，被提供给SRAM宏103。由于其他结构与实施方式1相同，因此，在结构相同之处标注相同的附图符号，并省略其说明。另外，本实施方式的特征也适用于实施方式2的系统LSI200。
在本实施方式中，通过使用导体面401，与使用布线302的情况相比，可以更加减小电阻，因此，可以有效地抑制系统LSI400内的电源电压下降。
另外，在上述实施方式1～4中，电压VDDP与电压VDDIO实质上相同，且可以通过与提供给I/O电路101的电压VDDIO一样的电源生成。这种情况下，就变得没有必要在系统LSI100、200、300、400中设置电压VDDP的独立端子，因此，可以在削减端子的同时，削减系统LSI100、200、300、400的面积。
另外，在上述实施方式1～4中，也可以设置为从系统LSI100、200、300、400的外部直接提供电压VDDM作为第2电源电压。即，也可以进行以下的设置：根据逻辑电路104的高性能化的必要性等，将生成偏差少的1.2V的电压的电源设置在系统LSI100、200、300、400的外部，并将VDDM从该电源直接提供给多个SRAM宏103。生成偏差少的稳定电压的电源一般来讲价格高，但是，由于在系统LSI100、200、300、400的内部没有必要搭载电源电路，因此，可以削减系统LSI100、200、300、400的面积。
另外，在上述实施方式1～4中，系统LSI100、200、300、400可以设置为具有通过电源电路102输出Hi-Z的模式。在该模式下，可以从系统LSI100、200、300、400的外部，向多个SRAM宏103直接外加代替电压VDDM(生成电压)的电压。在检查系统LSI100、200、300、400时，需要对晶体管外加超过通常电压的过电压，但是，当电源电路102的输出处在活性化状态下时，与外部电压无关，电源电路102输出1.2V，因此，对SRAM存储单元103a不外加过电压，不能进行检查。但是，通过使电源电路102输出Hi-Z，可以从外部直接外加电压VDDM。
(产业上的可利用性)
本发明的半导体集成电路具有可以削减搭载电源电路的半导体集成电路的电路面积的效果，作为具有例如多个SRAM(Static Random Access Memory(静态随机存储器))宏的半导体集成电路非常有用。

Claims (14)

1.一种半导体集成电路，包括：分别具有SRAM存储单元以及SRAM逻辑电路的多个SRAM宏；和逻辑电路，其特征为，
具有接受从该半导体集成电路的外部提供的第1电源电压，并生成比该第1电源电压还低的生成电压的电源电路，
从该半导体集成电路的外部向上述逻辑电路提供比上述第1电源电压还低的第2电源电压，
向上述多个各SRAM宏的SRAM存储单元提供由上述电源电路生成的生成电压，并且，向上述多个各SRAM宏的SRAM逻辑电路提供上述第2电源电压。
2.根据权利要求1所述的半导体集成电路，其特征为，
向上述多个SRAM宏中的至少1个SRAM逻辑电路提供上述生成电压来代替上述第2电源电压。
3.根据权利要求1所述的半导体集成电路，其特征为，
上述生成电压经由该半导体集成电路的外部的连接路径被提供给上述多个SRAM宏。
4.根据权利要求3所述的半导体集成电路，其特征为，
上述连接路径包括：密封该半导体集成电路的封装内部的布线。
5.根据权利要求3所述的半导体集成电路，其特征为，
上述连接路径包括：密封该半导体集成电路的封装内部的导体面。
6.根据权利要求1所述的半导体集成电路，其特征为，
具有：构成为网状且提供上述生成电压的金属布线。
7.根据权利要求6所述的半导体集成电路，其特征为，
提供上述第2电源电压以及生成电压的布线和提供接地电压的布线，在上述半导体集成电路内部配置成网状，
提供上述第2电源电压的布线与提供生成电压的布线的布线宽度之和，与提供上述接地电压的布线的布线宽度之和实质上相等。
8.根据权利要求1所述的半导体集成电路，其特征为，
上述生成电压为上述第2电源电压以上。
9.根据权利要求1所述的半导体集成电路，其特征为，
具有多个上述电源电路，且从相同的电源布线向该多个电源电路提供上述第1电源电压。
10.根据权利要求1所述的半导体集成电路，其特征为，
还具有提供第3电源电压的I/O电路，
上述第1电源电压与上述第3电源电压实质上相同。
11.根据权利要求1所述的半导体集成电路，其特征为，
还具有提供第3电源电压的I/O电路，
上述第1电源电压比上述第2电源电压高且比上述第3电源电压低。
12.根据权利要求1所述的半导体集成电路，其特征为，
具有上述电源电路输出Hi-Z的模式。
13.根据权利要求12所述的半导体集成电路，其特征为，
在上述电源电路输出Hi-Z的模式中，能够从该半导体集成电路的外部向上述多个SRAM宏外加代替上述生成电压的电压。
14.一种半导体集成电路，包括：具备SRAM存储单元以及SRAM逻辑电路的多个SRAM宏；和逻辑电路，其特征为，
从该半导体集成电路的外部，向上述多个SRAM宏的各SRAM存储单元提供第1电源电压，并且，从该半导体集成电路的外部，向上述多个SRAM宏的各SRAM逻辑电路提供比上述第1电源电压低的第2电源电压，
从该半导体集成电路的外部向上述逻辑电路提供第2电源电压。
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