JPH05342882A

JPH05342882A - 半導体記憶装置

Info

Publication number: JPH05342882A
Application number: JP4152398A
Authority: JP
Inventors: Hiroshi Kashimoto; 浩栢本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1992-06-11
Filing date: 1992-06-11
Publication date: 1993-12-24

Abstract

(57)【要約】【構成】一つのセル内に異なった二つの電源配線をもつ
メモリセルにおいて、個の二つの電源配線をブロックの
両端以外で新たに接続を行う。さらに、メモリセルアレ
イ内のビット線方向の複数の電源配線を、ブロック内に
配置された接地電源配線の領域を用いて接続を行う。【効果】メモリセル内の二つのノードでの電圧降下分を
等しくし、さらに、電源配線部での電圧降下分をほとん
ど無視できるレベルまで抑えられるため、高信頼性の半
導体記憶装置を供給できる。また、電源配線間を接続す
ることにより、電源配線に断線が生じても動作が可能で
あり、高歩留まりが得られる半導体記憶装置を供給でき
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に関
し、特に、メモリセルの電源配線のレイアウトに関する
ものである。

【０００２】

【従来の技術】図８（ａ）にＳＲＡＭのメモリセルの回
路図を示し、図８（ｂ）に負荷素子１０２・１０３に高
抵抗負荷を用いた場合のパターン図を示す。図中ＶＤＤ
１は電源電位を供給する電源配線であり、ＶＳＳは接地
電位を供給する接地配線であり、ＷＬはメモリセルのワ
ード線である。また、２０１は図８（ａ）中のドライブ
用トランジスタ１０６・１０７を形成しているゲ−ト電
極であり、２０４は、負荷素子と記憶ノードとを接続す
るためのコンタクトホールである。

【０００３】また、図７（ａ）・図７（ｂ）には負荷素
子１０２・１０３に、ウェハ基板上の多結晶シリコンを
用いて作られた多結晶薄膜トランジスタを用いた場合の
回路図とパターン図を示す。また、図６（ａ）・図６
（ｂ）には負荷素子１０２・１０３に、ウェハ基板上の
多結晶シリコンを用いて作られた多結晶薄膜トランジス
タを用いた図７とはまた別の回路図とパターン図を示
す。図中ＶＤＤ１・ＶＤＤ２は電源電位を供給する電源
配線であり、ＶＳＳは接地電位を供給する接地配線であ
り、ＷＬはメモリセルのワード線である。また、２０１
は図７（ａ）あるいは図６（ａ）中のドライブ用トラン
ジスタ１０６・１０７を形成しているゲ−ト電極であ
り、２０２・２０３多結晶薄膜トランジスタのゲ−ト電
極を構成しているポリシリコンであり、２０４は負荷素
子と記憶ノードとを接続するためのコンタクトホールで
ある。

【０００４】これらのメモリセルへの電源配線のレイア
ウトとしては図９・図１０に示すレイアウトが一般的に
使用されている。（これらの図は、メモリセルアレイが
いくつかの複数のブロックに分割された半導体記憶装置
内の、任意の１つのブロックでの電源配線のレイアウト
について示している。）図中３０２は、メモリセルのワ
ード線を活性化するためのワード線バッファ回路を示し
ている。また、３００は、メモリセル内の接地電位を供
給するためのＶＳＳ電源配線であり通常、ビット線と同
じ金属配線で構成され、この配線から接地配線ＶＳＳを
介してメモリセル内に接地電位が供給されている。ま
た、３０１は、メモリセル内の電源電位を供給するため
のＶＤＤ電源配線であり通常、ビット線と同じ金属配線
で各ブロックの両端に配置され、この配線から電源配線
ＶＤＤ１あるいはＶＤＤ２を介してメモリセル内に電源
電位が供給されている。ここで、図９は、図８あるいは
図７に示したメモリセルを用いた場合の代表的な電源配
線のレイアウトであり、図１０は、図６に示したメモリ
セルを用いた場合の代表的な電源配線のレイアウトを示
している。

【０００５】

【発明が解決しようとする課題】１ＭｂｉｔまでのＳＲ
ＡＭにおけるメモリセルの構成としては、図８（ｂ）に
示す高抵抗負荷を負荷素子として使用されたメモリセル
が一般的に使われてきた。このような高抵抗負荷を用い
たメモリセルでは、低待機時消費電力を維持しながら、
高集積化を実現するためには記憶容量が増加する毎に高
抵抗の値を大きくしてきていた。（つまり、記憶容量が
４倍になれば高抵抗の値自身も４倍にしてきていた。）
しかし、この方法で４ＭＳＲＡＭを開発した場合、一般
的なＳＲＡＭの待機時消費電力である１μＡを実現する
には、一つの高抵抗負荷を流れる電流値を２３０ｆＡ以
下に抑えなければならない。この値は、メモリセル内の
ドライブトランジスタでのオフリークに対して２桁程の
マージンしかなくＨｉｇｈ側のノードを維持するには非
常に厳しい値である。このために、４ＭＳＲＡＭ以降の
高集積ＳＲＡＭでは、図７（ｂ）・図６（ｂ）に示すよ
うなウェハ基板上の多結晶シリコンを用いて作られた多
結晶薄膜トランジスタを負荷素子として用いたメモリセ
ルが使用されるようになってきた。このタイプのメモリ
セルでは、記憶したデータにより負荷素子の抵抗値が変
化し、一般的には多結晶薄膜トランジスタがオンした場
合には１ｎＡから１μＡ、オフした場合には１０ｐＡか
ら１００ｐＡの電流が流れるため、十分に低待機時消費
電力を維持しながら、高集積化を実現することが可能で
ある。

【０００６】これらのメモリセルを用いて図９・図１０
の従来例の電源配線を用いた場合について以下に述べ
る。図７（ｂ）のメモリセルを図９に示す電源配線を施
した場合の等価回路図を図１１に示す。図中Ｉｏｎは多
結晶薄膜トランジスタのオン電流値を示し、Ｒｓは各メ
モリセルでの電源配線の抵抗を示し、ｎは一つのブロッ
ク内の１本のワード線に接続されているメモリセルの個
数を示し、ΔＶはブロック中央内のメモリセルに至るま
での電源電位の電圧降下分を示している。ここでΔＶは
この等価回路により、ΔＶ＝（１＋２＋３＋４＋・・・
＋ｎ／２）・Ｉｏｎ・Ｒｓで示され、さらに、Ｒｓ＝α
・ρｓ（但し、αは１個のメモリセル内の電源配線の形
状から決まる定数を示し、ρｓは電源配線を構成してい
る配線層の比抵抗値を示している。）と仮定すると、Δ
Ｖ＝（１＋２＋３＋４＋・・・＋ｎ／２）・Ｉｏｎ・α
・ρｓとなる。今までの高抵抗負荷を用いた場合には、
Ｉｏｎ自体の値が数ｐＡであったためΔＶの値もほとん
ど無視できる値であり問題もなかった。しかし、図７
（ｂ）に示す多結晶薄膜トランジスタを負荷素子として
用いたメモリセルの場合では、オン電流が１ｎＡから１
μＡ流れるため、１ブロック内のメモリセルの個数によ
っては、ΔＶの値が無視できなくなってくる。たとえ
ば、ρｓ＝４ｋΩ、ｎ＝１２８、α＝６、Ｉｏｎ＝１０
ｎＡと仮定すれば、ΔＶ＝０．５Ｖとなる。従って、電
源電圧を５Ｖで印加してもブロック中心のメモリセルで
は、４．５Ｖの電源電位までしか印加されない。このよ
うに、メモリセルの位置によって電源電圧が異なった場
合には、メモリセル間で動作速度が異なるうえに、安定
性に関してもばらつきが大きくなってしまい、安定動作
の高信頼性の半導体記憶装置を供給することができな
い。

【０００７】また、図６（ｂ）のメモリセルを図１０に
示す電源配線を施した場合にも前記内容と同じ問題があ
るのは明らかである。さらに、図６（ｂ）のメモリセル
では、メモリセル内の二つのノードに対して電源電位を
供給している電源配線が分離されているために、この二
つのノード間の電位に対しても注意をはらわなければな
らない。すなわち、二つの電源配線であるＶＤＤ１，Ｖ
ＤＤ２での電圧降下分が異なった場合、メモリセルのデ
ータによってはデータが反転してしまう危険性が考えら
れる。

【０００８】これらの問題点については、今後、多結晶
薄膜トランジスタの性能が向上して、オン電流の値が大
きくなればなるほどさらに大きな問題となっていく。こ
れらの問題点を解決するための方法として、まず、ρｓ
の値を小さくしていくことが考えられる。しかし、電源
配線ＶＤＤ１，ＶＤＤ２はメモリセル内の多結晶薄膜ト
ランジスタのチャネルも同時に構成しており、この膜厚
は薄ければ薄いほど多結晶薄膜トランジスタの能力を向
上させる事ができる。したがって、実際には２０ｎｍか
ら４０ｎｍの膜厚が使用されており、そのρｓは数ｋΩ
から数十ｋΩにまでなっており簡単に下げることができ
ない。そため、従来は、図７（ｂ）あるいは図６（ｂ）
内で斜線で示した電源配線の部分だけの膜厚を厚くした
り、あるいは、この領域にだけ低抵抗の別の配線層を並
列に接続してρｓの値を小さくする方法がとられてい
た。しかし、これらの方法では、新たな工程が増加する
とともに、工程が増す分歩留りも低下してしまう。ま
た、図６（ｂ）のメモリセルの様なタイプでの二つのノ
ード間の電位差の問題に対してはなんら解決することが
できなかった。

【０００９】そこで、本発明は、このような問題点を解
決するものであり、その目的とするところは、高信頼性
の半導体記憶装置を実現できる、メモリセルの電源配線
のレイアウトを提供するところにある。

【００１０】

【課題を解決するための手段】上記目的は、少なくとも
１つ以上のメモリセルと、前記メモリセルを選択するた
めに設けられた第１のワード線と、前記選択されたメモ
リセルに対して情報を書き込み又は前記選択されたメモ
リセル内の情報を読み出すための一対の第１および第２
のビット線を備え、前記メモリセルは、相補的な情報を
記憶する第１および第２の記憶ノードと、第１の電源電
位と前記第１の記憶ノードとの間に結合される第１の負
荷素子と、前記第１の電源電位と前記第２の記憶ノード
との間に結合される第２の負荷素子と、前記第１の記憶
ノードと接地電位との間に結合され、かつ前記第２の記
憶ノードに接続される制御端子を有する情報記憶用の第
１のトランジスタ素子と、前記第２の記憶ノードと接地
電位との間に結合され、かつ前記第１の記憶ノードに接
続される制御端子を有する情報記憶用の第２のトランジ
スタ素子と、前記第１のビット線と前記第１の記憶ノー
ドとの間に結合され、かつ前記ワード線に接続される制
御端子を有するアクセス用の第３のトランジスタ素子
と、前記第２のビット線と前記第２の記憶ノードとの間
に結合され、かつ前記ワード線に接続される制御端子を
有するアクセス用の第４のトランジスタ素子と、前記第
１の電源電位を前記第１の負荷素子に供給する第１の電
源配線と、前記第１の電源電位を前記第２の負荷素子に
供給する第２の電源配線とを含み、前記メモリセルをマ
トリクス状に配置したメモリブロックを複数個有する半
導体記憶装置において、前記第１の電源配線と前記第２
の電源配線とが、任意の１つのブロック内で少なくとも
３ヶ所以上の箇所で接続するか、また、前記ブロック内
でビット線方向に連続して配置された複数のメモリセル
間の電源配線を任意の１つのブロック内で少なくとも３
ヶ所以上の箇所で接続することにより達成できる。

【００１１】

【作用】本発明の上記構成によれば、図６（ｂ）のメモ
リセルのように、メモリセル内の二つのノードに対して
電源電位を供給している電源配線が分離されている場合
でも、電源配線であるＶＤＤ１，ＶＤＤ２での電圧降下
分をほとんど同じ値に設定できる。また、電源配線の部
分の配線層の構成をなんら変更することもなく電源配線
での電圧降下分を十分低い値に設定することができる。

【００１２】

【実施例】図１に図６（ｂ）に示したメモリセル群に対
する本発明の第１の実施例を示す。図中３０１はワード
線バッファ回路群で、３０２は接地電位を供給するため
のＶＳＳ電源配線で、ＷＬ１〜ＷＬ３はワード線で、Ｖ
ＤＤ１・ＶＤＤ２はメモリセルに電源電位を供給する電
源配線で、ＶＤＤは電源パッドからメモリセル群への電
源電位を供給する電源配線を示している。また、図１は
半導体記憶装置内の複数に分割されたメモリセル群の中
の任意の１つのブロック内の構成を示しており、そのブ
ロック内は前記ＶＳＳ電源配線によってさらに複数のセ
クションであるＳＥＣ１〜ＳＥＣ８に分割されている。
このような本発明の電源配線にすることにより電源配線
ＶＤＤ１とＶＤＤ２は各セクション間で接続されること
になり、トータル的な電源配線部での抵抗値を下げると
共に、メモリセル内の二つのノードに至るまでのＶＤＤ
１とＶＤＤ２での電圧降下分をほとんど等しい値に設定
できる。したがって、もしＶＤＤ１の電源配線途中で工
程中のゴミ等による高抵抗部分が生じた場合、従来技術
では、ＶＤＤ１とＶＤＤ２での電圧降下分が異なってし
まうため、二つのノード間での高レベル電位が生じてい
たのに対し、本発明では、このような電位差をなくすこ
とが可能である。つまり、より安定動作の高信頼性の半
導体記憶装置を供給することが可能である。また、ＶＤ
Ｄ１の電源配線途中で工程中のゴミ等による断線が発生
した場合、従来は不良品となっていたサンプルでも、本
発明によればＶＤＤ２からの供給が可能であるため半導
体記憶装置の歩留まりを向上することが可能である。

【００１３】また、図２に示すようにビット線方向の電
源配線間を短絡することにより、さらに電源配線部での
電圧降下分を低く抑えることが可能となる。例えば、前
述のパラメータ（ρｓ＝４ｋΩ、ｎ＝１２８、α＝６、
Ｉｏｎ＝１０ｎＡ）で図２の本発明での最大電圧降下を
概算すれば、（電源が格子状に配置されているため、各
セクションに至るまでの電源抵抗は無視できるものと仮
定する。）ΔＶ＝（１＋２＋３＋４＋・・・＋ｎ／２）
・Ｉｏｎ・α・ρｓより、ΔＶ＝０．００９Ｖとなり、
従来例のΔＶ＝０．５Ｖに対して飛躍的に電圧降下分を
抑えることが可能である。また、これらの電源配線は図
２に示す格子状に配線するだけでなく図３に示すような
交互の配線形式にしても同様の効果が得られるのはいう
までもない。また、今までは、図６（ｂ）に示すタイプ
のメモリセルでの実施例について述べてきたが、これら
の技術は図７（ｂ）のタイプのメモリセルにも容易に応
用できるものである。図４には格子状に配置した電源配
線の本発明の実施例について示し、図５には、交互の配
線形式の本発明の実施例について示している。これらの
実施例でも、前述のように電源配線での電圧降下分を最
小限に抑えることができると共に、電源配線の一部が断
線しても他の電源配線から電源電圧が供給されるため、
半導体記憶装置の歩留まりを向上することが可能である
ことは明らかである。

【００１４】これまで述べてきた電源配線の接続領域に
関しては、今までの実施例に示した様に接地電位をメモ
リセルに供給するＶＳＳ配線領域に共有することによ
り、電源配線の接続領域によるチップ面積の増加を最小
限に抑えることが可能となる。また、これらの接続点に
関しては、全てのＶＳＳ配線領域に設ける必要はなく、
必要とする電源配線での抵抗値を満足するような低い値
となるようであれば、任意のＶＳＳ配線領域のいくつか
にだけ配置しても十分その効果が得られるのは明らかで
ある。また、接続の方法としては、ワード線方向に延在
する電源配線に使用されている配線層をそのまま接続す
れば、新たにコンタクトホールを設ける必要がないた
め、接続部分でのチップ面積の増加を最小限に抑えるこ
とが可能となる。また、今までは一つのブロックを８個
のセクションに分割した実施例を用いて説明を行ってき
たが、これは、４個であってもも２個であっても同様の
構成がとれるのは言うまでもない。またさらに、本発明
は従来の技術である図６あるいは図７に斜線で示した部
分の膜厚を厚くしたり、あるいは、この領域にだけ低抵
抗の別の配線層を並列に接続してρｓの値を小さくする
方法と組み合わせても同様の効果が得られるのは明らか
である。

【００１５】

【発明の効果】以上述べてきたように、図６（ｂ）に示
したメモリセルに対して本発明に示したように、二つの
電源配線であるＶＤＤ１とＶＤＤ２ブロックの両端以外
のブロック内の任意の箇所で接続することにより、二つ
のノードに至るまでの電圧降下分を等しく設定すること
ができ、それによりメモリセルの安定動作を実現するこ
とが可能である。また図６（ｂ）に示したメモリセルは
もちろんのことその他のメモリセルに対しても、ビット
線方向の複数の電源配線をブロックの両端以外の任意の
箇所で接続することにより、電源配線部での電圧降下を
抑えることが可能となり、このことによっても、メモリ
セルの安定動作を実現することが可能である。また、こ
れらの接続部分を接地電源供給線であるＶＳＳ配線領域
と共有することによって接続部によるチップ面積の増加
を最小限に抑えることが可能である。さらに、これらの
接続を電源配線と同じ配線層を用いて行うことによっ
て、接続部によるチップ面積の増加を最小限に抑えるこ
とも可能である。また、本発明を実施することにより、
たとえ電源配線の一部に断線が生じたとしても、他の電
源配線を介して電源電位が供給されるため、半導体記憶
装置の歩留まりを向上することも可能である。また、本
発明は、従来の製造工程に対してなんの変更を行わなく
てよいため、、製造工程の複雑化とチップ単価の増加に
対してなんら影響を与えないまま、電源配線での抵抗値
を下げることが可能である。このように、本発明を用い
ることによって、高信頼性の半導体記憶装置を安価に供
給することができる。

【図面の簡単な説明】

【図１】本発明の電源配線の一実施例を示す図。

【図２】本発明の電源配線の別の実施例を示す図。

【図３】本発明の電源配線の別の実施例を示す図。

【図４】本発明の電源配線の別の実施例を示す図。

【図５】本発明の電源配線の別の実施例を示す図。

【図６】多結晶薄膜トランジスタを負荷素子として用
いたメモリセルの回路図とそのレイアウト図。

【図７】図６とはまた別の多結晶薄膜トランジスタを
負荷素子として用いたメモリセルの回路図とそのレイア
ウト図。

【図８】高抵抗を負荷素子として用いたメモリセルの
回路図とそのレイアウト図。

【図９】従来の電源配線の一実施例を示す図。

【図１０】図９とはまた別の従来の電源配線の一実施
例を示す図。

【図１１】図７（ｂ）のメモリセルを図９に示す電源
配線を施した場合の等価回路を示す図。

【符号の説明】

ＢＬＯＣＫｎ・・・メモリセルアレイブロックＶＤＤ，ＶＤＤ１，ＶＤＤ２・・・電源電圧配線ＶＳＳ・・・接地電源配線ＷＬ，ＷＬ１，ＷＬ２，ＷＬ３・・・ワード線１０２，１０３・・・メモリセルの負荷素子１０４，１０５・・・メモリセルのトランスファトラン
ジスタ１０６，１０７・・・メモリセルのドライブトランジス
タ２０１・・・メモリセルのドライブトランジスタ２０２，２０３・・・メモリセルの多結晶薄膜トランジ
スタのゲ−ト電極２０４・・・メモリセルのコンタクトホール３０１・・・ワード線バッファ回路群３０２・・・接地電位を供給するためのＶＳＳ電源配線Ｉｏｎ・・・多結晶薄膜トランジスタのオン電流Ｒｏｎ・・・多結晶薄膜トランジスタのオン抵抗Ｒｓ・・・各メモリセルでの電源配線の抵抗ｎ・・・一つのブロック内の１本のワード線に接続され
ているメモリセルの個数 ΔＶ・・・ブロック中央内のメモリセルに至るまでの電
源電位の電圧降下分

Claims

【特許請求の範囲】

【請求項１】少なくとも１つ以上のメモリセルと、前
記メモリセルを選択するために設けられた第１のワード
線と、前記選択されたメモリセルに対して情報を書き込
み又は前記選択されたメモリセル内の情報を読み出すた
めの一対の第１および第２のビット線を備え、前記メモ
リセルは、相補的な情報を記憶する第１および第２の記
憶ノードと、第１の電源電位と前記第１の記憶ノードと
の間に結合される第１の負荷素子と、前記第１の電源電
位と前記第２の記憶ノードとの間に結合される第２の負
荷素子と、前記第１の記憶ノードと接地電位との間に結
合され、かつ前記第２の記憶ノードに接続される制御端
子を有する情報記憶用の第１のトランジスタ素子と、前
記第２の記憶ノードと接地電位との間に結合され、かつ
前記第１の記憶ノードに接続される制御端子を有する情
報記憶用の第２のトランジスタ素子と、前記第１のビッ
ト線と前記第１の記憶ノードとの間に結合され、かつ前
記ワード線に接続される制御端子を有するアクセス用の
第３のトランジスタ素子と、前記第２のビット線と前記
第２の記憶ノードとの間に結合され、かつ前記ワード線
に接続される制御端子を有するアクセス用の第４のトラ
ンジスタ素子と、前記第１の電源電位を前記第１の負荷
素子に供給する第１の電源配線と、前記第１の電源電位
を前記第２の負荷素子に供給する第２の電源配線とを含
み、前記メモリセルをマトリクス状に配置したメモリブ
ロックを複数個有する半導体記憶装置において、前記第
１の電源配線と前記第２の電源配線とが、任意の１つの
ブロック内で少なくとも３ヶ所以上の箇所で接続されて
いることを特徴とする半導体記憶装置。
【請求項２】少なくとも１つ以上のメモリセルと、前
記メモリセルを選択するために設けられた第１のワード
線と、前記選択されたメモリセルに対して情報を書き込
み又は前記選択されたメモリセル内の情報を読み出すた
めの一対の第１および第２のビット線を備え、前記メモ
リセルは、相補的な情報を記憶する第１および第２の記
憶ノードと、第１の電源電位と前記第１の記憶ノードと
の間に結合される第１の負荷素子と、前記第１の電源電
位と前記第２の記憶ノードとの間に結合される第２の負
荷素子と、前記第１の記憶ノードと接地電位との間に結
合され、かつ前記第２の記憶ノードに接続される制御端
子を有する情報記憶用の第１のトランジスタ素子と、前
記第２の記憶ノードと接地電位との間に結合され、かつ
前記第１の記憶ノードに接続される制御端子を有する情
報記憶用の第２のトランジスタ素子と、前記第１のビッ
ト線と前記第１の記憶ノードとの間に結合され、かつ前
記ワード線に接続される制御端子を有するアクセス用の
第３のトランジスタ素子と、前記第２のビット線と前記
第２の記憶ノードとの間に結合され、かつ前記ワード線
に接続される制御端子を有するアクセス用の第４のトラ
ンジスタ素子と、前記第１の電源電位を前記第１の負荷
素子に供給する第１の電源配線と、前記第１の電源電位
を前記第２の負荷素子に供給する第２の電源配線とを含
み、前記メモリセルをマトリクス状に配置したメモリブ
ロックを複数個有する半導体記憶装置内で、前記ブロッ
ク内のメモリセル群中でビット線方向に連続して配置さ
れた任意の三つのメモリセルである第１のメモリセルと
第２のメモリセルと第３のメモリセルにおいて、前記第
１のメモリセルの第１・第２の電源配線と、前記第２の
メモリセルの第３・第４の電源配線と、前記第３のメモ
リセルの第５・第６の電源配線のうち、前記第１の電源
配線と第３の電源配線、あるいは、前記第３の電源配線
と第５の電源配線のうち、少なくともいずれか一方が、
任意の１つのブロック内で少なくとも３ヶ所以上の箇所
で接続されていることを特徴とする半導体記憶装置。
【請求項３】請求項２記載の半導体記憶装置におい
て、第２の電源配線と第３の電源配線、あるいは、第４
の電源配線と第５の電源配線との、少なくともいずれか
一方が全く等しい共通の１本の電源配線で配置されてい
ることを特徴とする半導体記憶装置。
【請求項４】少なくとも１つ以上のメモリセルと、前
記メモリセルを選択するために設けられた第１のワード
線と、前記選択されたメモリセルに対して情報を書き込
み又は前記選択されたメモリセル内の情報を読み出すた
めの一対の第１および第２のビット線を備え、前記メモ
リセルは、相補的な情報を記憶する第１および第２の記
憶ノードと、第１の電源電位と前記第１の記憶ノードと
の間に結合される第１の負荷素子と、前記第１の電源電
位と前記第２の記憶ノードとの間に結合される第２の負
荷素子と、前記第１の記憶ノードと接地電位との間に結
合され、かつ前記第２の記憶ノードに接続される制御端
子を有する情報記憶用の第１のトランジスタ素子と、前
記第２の記憶ノードと接地電位との間に結合され、かつ
前記第１の記憶ノードに接続される制御端子を有する情
報記憶用の第２のトランジスタ素子と、前記第１のビッ
ト線と前記第１の記憶ノードとの間に結合され、かつ前
記ワード線に接続される制御端子を有するアクセス用の
第３のトランジスタ素子と、前記第２のビット線と前記
第２の記憶ノードとの間に結合され、かつ前記ワード線
に接続される制御端子を有するアクセス用の第４のトラ
ンジスタ素子と、前記第１の電源電位を前記第１の負荷
素子と前記第２の負荷素子に供給する第１の電源配線と
を含み、前記メモリセルをマトリクス状に配置したメモ
リブロックを複数個有する半導体記憶装置内で、前記ブ
ロック内のメモリセル群の中でビット線方向に連続して
配置された任意の二つのメモリセルである第１のメモリ
セルと第２のメモリセルにおいて、前記第１のメモリセ
ルの第１の電源配線と、前記第２のメモリセルの第２の
電源配線が、任意の１つのブロック内で少なくとも３ヶ
所以上の箇所で接続されていることを特徴とする半導体
記憶装置。
【請求項５】請求項１から４記載のブロック内がさら
に複数のメモリセルアレイセクションに分割され、さら
に、前記セクションとセクションの間に配置された、請
求項１から４記載の接地電位を供給する前記ビット線に
平行な第１の接地配線を含む半導体記憶装置において、
請求項１から４記載の電源配線の接続領域が、前記第１
の接地配線と同じ領域内に共有して設けられていること
を特徴とする半導体記憶装置。
【請求項６】請求項５記載の第１の接地配線の配置領
域の数が、請求項５記載の電源配線の接続領域の数より
も多いことを特徴とする半導体記憶装置。
【請求項７】請求項１から５記載の電源配線の接続が
電源配線を構成している配線層と同じ配線層を用いてい
ることを特徴とする半導体記憶装置。
【請求項８】請求項７記載の電源配線層がポリシリコ
ンで構成されていることを特徴とする半導体記憶装置。
【請求項９】請求項１から８記載の半導体記憶装置に
おいて、前記第１および第２の負荷素子が、ウェハ基板
上の多結晶シリコンを用いて作られた多結晶薄膜トラン
ジスタで構成されていることを特徴とする半導体記憶装
置。