KR100646209B1

KR100646209B1 - 반도체 집적회로장치

Info

Publication number: KR100646209B1
Application number: KR1019990034761A
Authority: KR
Inventors: 리호요시로; 나카이키요시; 에가와히데가즈; 스즈키유키히데; 후지이이사무
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 가부시키가이샤 히타치초에루. 에스. 아이. 시스테무즈
Priority date: 1998-08-27
Filing date: 1999-08-21
Publication date: 2006-11-17
Also published as: TW421883B; KR20000017436A; JP4079522B2; JP2000077623A; US20020130714A1; US6518835B2; US6411160B1

Abstract

반도체 칩에서의 제1 방향으로 연장되는 복수로 구성되는 제2층째의 금속배선층으로 이루어지는 제1 배선채널과, 상기 제1 방향과는 직교하는 제2 방향으로 연장되는 복수로 구성되는 제3층째의 금속배선층으로 이루어지는 제2 배선채널과, 외부단자에서 공급된 전원전압을 받아 그것과 다른 전압을 형성하고, 안정화 용량을 구비한 내부 전원회로를 구비한 반도체 집적회로장치에 있어서, 상기 안정화 용량의 대부분을 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체 영역상에 형성된 캐패시터가 점유하도록 한다.

반도체 칩, 제1 방향, 제2 방향, 배선채널, 전원전압, 교차영역, 캐패시터, 용량.

Description

반도체 집적회로장치{semiconductor integrated circuit device}

도 1의 (a) 및 (b)는 본 발명이 적용되는 다이나믹형 RAM의 일실시예를 나타내는 개략 구성도,

도 2의 (a) 및 (b)는 도 1에 나타낸 반도체 칩의 중앙부에 설치되는 안정화 용량의 일실시예를 나타내는 구성도,

도 3은 본 발명에 관한 강압 전원회로의 일실시예를 나타내는 개략 회로도,

도 4의 (a) 및 (b)는 도 3에 나타낸 강압 전원회로를 구성하는 연산 증폭회로의 일실시예를 나타내는 회로도,

도 5는 본 발명이 적용된 반도체 기억장치의 일실시예를 나타내는 전체 메모리 칩의 구성도,

도 6은 본 발명에 관한 다이나믹형 RAM의 일실시예를 나타내는 개략 레이아웃도,

도 7은 본 발명에 관한 다이나믹형 RAM의 다른 일실시예를 나타내는 개략 레이아웃도,

도 8은 본 발명에 관한 다이나믹형 RAM의 센스앰프부를 중심으로 하여, 어드레스 입력에서 데이터 출력까지의 간략화된 일실시예를 나타내는 회로도이다.

본 발명은 반도체 집적회로장치에 관한 것으로서, 예를 들면 반도체 칩의 중앙부에 주변회로 및 본딩패드를 배치하고, 외부단자에서 공급된 전원전압을 강압하여 상기 주변회로 등에 공급하는 전원회로를 구비한 다이나믹형 RAM(random access memory)의 상기 전원회로에 이용하여 유용한 기술에 관한 것이다.

반도체 칩의 중앙부에 본딩패드와 그것에 대응하여 주변회로를 배치함과 동시에, 외부단자에서 공급된 전원전압을 강압하고, 상기 주변회로를 포함하는 내부회로에 공급하도록 한 다이나믹형 RAM의 예로서, 미국특허 No. 5602771이 있다. 이 공보의 다이나믹형 RAM에서는, 메모리 칩의 종횡(縱橫) 중앙부에 십(十)자 형태로 주변회로를 구성하는 영역을 설치하고, 이러한 십자형의 영역에 의해 4분할로 구획된 영역에 메모리 어레이를 배치하는 것이다. 그리고, 상기 십자형의 중앙부, 말하자면 메모리 칩의 중심부에도 X 디코더, Y 디코더용 어드레스 신호발생회로나 내부강압 전원회로 등이 배치된다.

상기와 같이 메모리 칩의 종횡의 중앙부에 주변회로를 배치한 경우에는, 각각의 회로배열을 따라서 배선채널이 형성된다. 본원 발명자 등은, 본 발명에 앞서 메모리 칩의 단변(短邊)방향의 중앙부에는 용장회로(冗長回路) 등을 배치하고, 이러한 용장회로에 대한 신호경로로서 제2층째의 금속배선층을 사용한 배선채널을 형성하며, 메모리 칩의 장변(長邊)방향의 중앙부에는 어드레스 버퍼, 데이터 입출력 회로 등의 주변회로를 배치하고, 이러한 주변회로에 대한 신호경로로서 제3층째의 금속배선층을 사용한 배선채널을 형성하는 것을 생각하였다.

상기와 같은 구성으로 하는 것에 의해, 각 회로를 구성하는 단위 논리회로 등을 제1층째의 금속배선층을 사용하여 형성하고, 각 논리회로간을 접속하는 배선을 그 상층에 형성된 배선채널을 사용함으로써 합리적인 회로 레이아웃을 실현할 수 있다. 그러나, 이렇게 하면 칩의 중앙부에서는, 상기 2개의 배선채널이 교차하는 부분이 형성되어, 상기 제1층째의 금속배선층만을 사용하여 회로를 형성하지 않으면 안된다.

상기 제1층째의 금속배선층은, 그것을 형성한 후 열공정의 영향을 받기 어렵게 하기 위하여, 텅스텐(W) 등을 포함하는 고융점의 금속재료를 사용하는 것이고, 이러한 제1층째의 금속배선층을 사용한 배선에서는 비교적 저항값이 큰 것으로 되어 버린다. 예를 들면, 제1층째의 배선의 비저항은 제2층째의 배선의 비저항보다 크게 되는 경우가 있다. 따라서, 상기 제1층째의 금속배선층을 사용하여, 말하자면 전문기술이라는 배선 레이아웃에 의해 회로를 구성하여도, 비교적 큰 배선저항에 의해 고성능을 가진 회로를 얻는 것은 기대할 수 없다. 그래서, 본원 발명자 등은, 상기와 같이 2개의 배선채널이 교차하는 부분을 유용하게 이용하여 회로소자의 합리적인 배치를 실현하는 반도체 집적회로장치의 개발에 이르렀다.

본 발명의 목적은, 회로의 성능을 떨어뜨리지 않고, 회로소자의 합리적인 배치를 실현한 반도체 집적회로장치를 제공하는데 있다.

본 발명의 상기 및 그 외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨 부 도면으로부터 명백해질 것이다.

본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 아래와 같다. 즉, 반도체 칩에서의 제1 방향으로 연장되는 복수로 구성되는 제2층째의 금속배선층으로 이루어지는 제1 배선채널과, 상기 제1 방향과는 직교하는 제2 방향으로 연장되는 복수로 구성되는 제3층째의 금속배선층으로 이루어지는 제2 배선채널과, 외부단자에서 공급된 전원전압을 받아서 그것과 다른 전압을 형성하고, 안정화 용량을 구비한 내부 전원회로를 구비한 반도체 집적회로장치에 있어서, 상기 안정화 용량의 대부분을 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체 영역상에 형성된 캐패시터가 점유하도록 한다.

도 1의 (a) 및 (b)에는, 본 발명이 적용되는 다이나믹형 RAM의 일실시예의 개략 구성도가 나타나 있다. 동도에 있어서, 도 1의 (a)에는 확산층의 개략 레이아웃이 나타나고, 도 1의 (b)에는 개략 배선층 레이아웃이 나타나 있다. 동도면의 레이아웃은, 다이나믹형 RAM을 구성하는 각 회로 블럭 중, 그 주요부를 이해할 수 있도록 대표적인 부분이 나타나 있고, 그것이 공지의 반도체 집적회로의 제조기술에 의해 단결정 실리콘과 같은 1개의 반도체 기판상에서 형성된다.

이 실시예에서는, 특별히 제한되지 않지만, 메모리 어레이는 전체로서 4개로 나누어진다. 반도체 칩의 장변방향에 대하여 좌우로 나누어지고, 도 1의 (a)에 나타낸 바와 같이 장변방향의 중앙부분에 어드레스 입력회로, 데이터 입출력회로 및 도 1의 (b)에 나타낸 바와 같이 본딩패드 열과 제3층째의 배선층(M3)으로 이루어지 는 배선채널이 형성된다. 상기와 같은 장변방향의 중앙부에는, 상기 입출력 인터페이스회로 및 승압회로나 강압회로를 포함하는 전원회로 등이 설치된다. 그리고, 단변방향의 중앙부에는, 특별히 제한되지 않지만, 후술하는 바와 같이 용장회로가 설치되고, 이러한 용장회로가 형성되는 부분에는 제2층째의 금속층(M2)에 의한 배선채널이 형성된다.

이 실시예에서는, 상기 제3층째의 배선채널과 제2층째의 배선채널이 교차하는 반도체 칩의 중앙부에는 안정화 용량을 형성하는 확산층이 형성된다. 이 안정화 용량은, 특별히 제한되지 않지만, 상기 주변회로의 동작전압을 형성하는 강압 전원회로의 안정화 용량으로서 사용된다. 상기 강압 전원회로는, 후술하는 바와 같이 복수 회로가 반도체 칩상의 장변방향 중앙부의 주변회로가 형성되는 부분에 분산하여 배치되고, 이러한 주변회로의 극간적(隙間的)인 반도체 영역을 활용하여 작은 용량치의 안정화 용량도 접속된다. 이들 분산하여 설치되는 안정화 용량은, 상기와 같이 한정된 반도체영역을 사용하는 것이기 때문에, 상기 칩 중앙부에 형성되는 안정화 용량에 비해서 작은 용량치로 된다.

상기와 같이 반도체 칩상의 비교적 길게 된 장변방향 중앙부에 주변회로가 형성되는 것이고, 상기와 같이 강압 전원회로를 복수개 분산시켜 배치함으로써, 주변회로가 동작시에 필요로 하는 전류가 비교적 짧은 거리의 배선경로를 통하여 공급되기 때문에 동작전압의 안정화를 도모할 수 있다. 이와 같은 강압전압을 공급하는 전원선으로서는, 특별히 제한되지 않지만, 상기 제3층째의 금속층(M3)을 사용하여 구성된다.

상기 주변회로는, 특별히 제한되지 않지만, 도 1의 (b)에 나타낸 본딩패드 열(列)을 사이에 두고, 도 1의 (a)에 나타낸 바와 같이 좌측의 비교적 큰 회로셀 열(列)은 입력회로나 프리디코더, 전원회로 등의 주변회로이고, 우측의 비교적 작은 회로셀 열은 출력회로를 구성하는 것이다.

상술한 바와 같이 반도체 칩의 장변방향에 대하여 좌우로 2개, 반도체 칩의 단변방향에 대하여 상하로 2개씩 나누어진 4개로 이루어진 메모리 어레이가 배치된다. 메모리 어레이는 후술하는 바와 같이, 그 장변방향의 중앙부분에 메인로우 디코더(main row decorder) 영역과 메인워드 드라이버(main word driver)가 배치되고, 이른바 계층(階層)워드선(또는 분할워드선) 방식이 채용된다. 또한, 비트선도 복수로 분할되어 구성된다. 이 결과, 상기 메모리 어레이의 각각은 복수의 서브어레이로 분할되어 구성된다.

도 2의 (a) 및 도 2의 (b)에는, 상기 반도체 칩의 중앙부에 설치되는 안정화 용량의 구성도가 나타나 있다. 도 2의 (a)에는 평면구성이 나타나고, 도 2의 (b)에는 단면구성이 나타나 있다. 특별히 제한되지 않지만, P형 기판(PSUB)상에 N형 웰영역(NWELL)이 형성되고, MOS 용량의 다른 한쪽의 전극으로서 사용된다. 결국, 디플리션모드(depletion mode)의 MOS 용량이 구성된다. 이 N형 웰영역(NWELL)의 주변부에는 N채널형 MOSFET의 소스, 드레인영역을 구성하는 N+형 확산층(L)이 형성되고, 이러한 N+형 확산층(L)에 콘택트부(LCNT)를 설치하여 안정화 용량의 한쪽의 전극으로서, 예를 들면 회로의 접지전위를 공급한다.

상기 N형 웰영역(NWELL)의 표면에는 MOSFET의 게이트 절연막과 같은 공정에 서 형성된 절연막이 형성되고, 이들을 유전체로서 사용한다. 상기 절연막상에는 MOSFET의 게이트 전극과 같은 공정에서 형성된 도전성 폴리실리콘층(FG)이 형성되어, 상기 안정화 용량의 다른 한쪽의 전극으로서 사용된다. 이 도전성 폴리실리콘층(FG)에 대해서는 콘택트부(FCNT)가 설치되고, 예를 들면 강압 전원회로의 출력단자에 접속되어 강압전압(VPRERI)이 공급된다.

이 실시예의 안정화용 용량은, 특별히 제한되지 않지만, 상기 제1 배선채널과 제2 배선채널의 교차부에 있어서, 주변회로와의 관계에서 430㎛ ×425㎛ 의 크기와, 400㎛ ×315㎛ 와 같은 크기로 형성된다. 1㎛ ×1㎛ 에 의해 약 5fF의 용량치를 얻을 수 있기 때문에, 상기와 같은 크기의 안정화 용량에서는 대략 730㎛ ×400㎛ 이기 때문에, 약 1460pF의 용량치의 캐패시터를 얻을 수 있다. 이에 비해서 도시하지 않지만, 상기 주변회로에 분산하여 적절히 설치되는 안정화용 용량의 용량치는 대략 980pF이고, 출력회로에 분산하여 적절히 설치되는 안정화용 용량은 대략 100pF이다. 이 예에서는, 반도체 칩의 중앙부에 형성되는 안정화 용량은 전체의 절반 이상으로 되는 것이다.

도 3에는, 본 발명에 관한 강압 전원회로의 일실시예의 개략 회로도가 나타나 있다. 이 실시예에서는 연산 증폭회로(OP)의 비반전 입력(+)에 기준전압(VLRERI)을 공급하고, 그 출력신호를 가변저항으로서 작용하는 P채널형 출력 MOSFET(Q16)의 게이트에 공급한다. 이 MOSFET(Q16)의 드레인은 전원전압(VDD)에 접속되고, 소스와 회로의 접지전위와의 사이에 분압회로를 구성하는 P채널형 MOSFET(Q17, Q18)이 접속된다. 상기 저항소자로서 작용하는 MOSFET(Q17, Q18)에서 형성된 분압출력은, 상기 연산 증폭회로(OP)의 반전입력(-)에 공급된다. 이것에 의해, 상기 가변 저항소자로서 동작하는 MOSFET(Q16)은, 상기 분압된 전압과 상기 기준전압(VLPERI)이 일치하도록 게이트 전압이 공급된다.

상기 MOSFET(Q16)의 드레인이 출력단자로 되어 강압전압(VPERI)이 형성된다. 이 출력단자에는, 상기 강압전압(VPERI)을 안정화시키는 안정화 용량 (1), (2) 및 (3)이 접속된다. 상기 안정화 용량 (1)은 상기 도 1에 나타낸 바와 같이 반도체 칩의 중심부(제1과 제2 배선채널의 교차부)에 형성된 것이고, 안정화 용량 (2)는 상기 주변회로의 극간에 형성된 것이며, 안정화 용량 (3)은 상기 출력회로의 극간에 형성된 것이다.

상기 연산 증폭회로(OP)는 제어회로에 의해 제어된다. 연산 증폭회로(OP)는, 다음에 설명하는 바와 같이 정상적으로 동작하는 것과, 주변회로가 동작상태로 된 경우에 선택적으로 동작하는 것의 2종류로 구성된다. 상기 제어회로는, 상기 주변회로가 동작상태로 된 경우에 동작신호를 형성하는 것이다. 또한, 상기 선택적으로 동작하는 연산 증폭회로는 반도체 칩에서 복수개가 분산하여 배치된다.

도 4의 (a) 및 (b)에는, 상기 강압 전원회로를 구성하는 연산 증폭회로의 일실시예의 회로도가 나타나 있다. 동도 4의 (a)에는, 대기시 사용되는 연산 증폭회로가 나타나고, 동도 4의 (b)에는 동작시 사용되는 연산 증폭회로가 나타나 있다. 동도 4의 (a)의 대기시 사용되는 연산 증폭회로에서는, CMOS 구성의 입력회로 및 주변회로 등에서의 강압전압(VPERI)의 누설(leak)전류와 같은 비교적 작은 전류를 보충하도록 작은 전류공급능력으로 충분한 것이므로, 동도면과 같이 N채널형 MOSFET의 차동 MOSFET(Q1, Q2)과 그 공통 소스와 회로의 접지전위와의 사이에 소스-드레인 경로가 접속되고, 게이트에 기준전압(Vref)이 공급됨으로써 정전류를 흘리도록 된 N채널형 전류원 MOSFET(Q5)과, 상기 MOSFET(Q1, Q2)의 드레인과 전원전압(VDD)의 사이에 설치되고, 전류미러 형태로 되는 것에 의해 액티브 부하회로를 구성하는 P채널형 MOSFET(Q3, Q4)으로 이루어지는 차동회로와, 상기 차동회로의 출력신호를 받는다. P채널형 출력 MOSFET(Q6)과, 그 드레인과 회로의 접지전위와의 사이에 설치되고, 부하회로와 귀환회로를 구성하는 저항(R1, R2)으로 구성된다.

상기 차동 MOSFET(Q1)의 게이트에는 기준전압(VLPERI)이 인가되고, 상기 출력 MOSFET(Q6)의 드레인으로부터 강압전압(VPERI)이 출력된다. 상기 저항(R1, R2)에서 형성된 분압전압이, 상기 귀환전압으로서 상기 차동 MOSFET(Q2)의 게이트에 공급된다. 이 실시예에서는, 상기 저항(R1, R2)의 저항치를 같게 형성함으로써, 연산 증폭회로에서는, 상기 기준전압(VLPERI)과 강압전압(VPERI)의 1/2로 분할된 귀환전압이 같게 되도록 상기 출력 MOSFET(Q6)을 제어하므로, 상기 1/2로 된 기준전압(VLPERI)를 사용하여, 그 2배로 전압 증폭된 강압전압(VPERI)을 형성할 수 있다. 이와 같이 출력전압(VLPERI)에 대해서 1/2의 정전압(VLPERI)을 사용하여 차동회로를 동작시키도록 함으로써, 차동회로를 고감도 영역에서 동작시킬 수 있다. 또한, 저항(R1, R2)은 상기와 같이 2개의 MOS 트랜지스터의 다이오드 접속에 의해서도 실현할 수 있다.

동작시 사용되는 연산 증폭회로에서는, 상기와 같이 입력회로나 어드레스 디코더 등의 어드레스 선택회로의 동작전류에 알맞은 비교적 큰 전류를 효율 좋게 형 성하도록 하기 위해, 동도와 같이 N채널형 MOSFET의 차동 MOSFET(Q7, Q8), 그 공통 소스와 회로의 접지전위와의 사이에 소스-드레인 경로가 접속되고, 게이트에 동작 제어신호(φOP)가 공급됨으로써 동작시에만 동작전류를 흘리도록 된 N채널형 전류원 MOSFET(Q9)과, 상기 MOSFET(Q1, Q2)의 드레인과 전원전압(VDD)의 사이에 각각 다이오드 형태로 된 P채널형 MOSFET(Q10과 Q12)이 설치된다.

상기 차동 MOSFET(Q7, Q8)의 드레인 출력신호는, 다음의 출력 구동회로를 통해서 출력 MOSFET(Q16)의 게이트에 전달된다. 상기 한쪽의 차동 MOSFET(Q7)의 드레인 전류는, 상기 P채널형 MOSFET(Q10)과 P채널형 MOSFET(Q11)으로 이루어지는 전류미러 회로를 통하여 다이오드 형태로 된 N채널형 MOSFET(Q14)에 공급된다. 이 MOSFET(Q14)의 소스는 회로의 접지전위에 접속된다. 상기 MOSFET(Q14)에는, 전류미러형태로 된 N채널형 MOSFET(Q15)이 설치된다. 상기 다른 한쪽의 차동 MOSFET (Q8)의 드레인 전류는, 상기 P채널형 MOSFET(Q12)과 P채널형 MOSFET(Q13)으로 이루어지는 전류미러 회로를 통하여 상기 MOSFET(Q15)의 드레인에 공급된다.

상기 P채널형 MOSFET(Q13, Q15)의 공통 접속된 드레인 전압이 구동전압으로서 P채널형 출력 MOSFET(Q16)의 게이트에 공급된다. 이 구성에서는, 상기 차동 MOSFET(Q7, Q8)의 드레인 전류의 차분에 따른 전류에 의해 출력 MOSFET(Q16)의 게이트 용량이 충·방전되어 구동전압이 형성된다. 그 때문에 출력 MOSFET(Q16)의 게이트에 공급되는 구동전압은, 대략 전원전압(VDD)으로부터 회로의 접지전위와 같이 큰 신호진폭으로 되고, 출력 MOSFET(Q16)의 게이트에 인가되는 구동전압의 다이나믹 레인지가 크게 되어, 출력 MOSFET(Q16)에서 큰 구동전류를 형성할 수 있다.

상기 차동 MOSFET(Q7)의 게이트에는 기준전압(VLPERI)이 인가되고, 상기 출력 MOSFET(Q16)의 드레인으로부터 강압전압(VPERI)이 출력된다. 이 출력 MOSFET (Q16)의 드레인측에 설치된 저항(R3, R4)에서 형성된 분압전압이, 상기 귀환전압으로서 상기 차동 MOSFET(Q8)의 게이트에 공급된다. 이 실시예에서는, 상기 저항 (R3, R4)의 저항치를 같게 형성함으로써, 연산 증폭회로에서는 상기 기준전압(VLPERI)과 강압전압(VPERI)의 1/2로 분할된 귀환전압이 같게 되도록 상기 출력 MOSFET(Q16)을 제어하므로, 상기 1/2로 된 기준전압(VLPERI)을 사용하여, 그 2배로 전압증폭된 강압전압(VPERI)을 형성할 수 있다. 또한, 상기 저항(R3, R4)은 상기 도 3과 같이 2개의 MOS 트랜지스터(Q17, Q18)와 같이 다이오드 접속에 의해서도 실현할 수 있다.

상기와 같이 동작시 사용되는 연산 증폭회로는, 상기와 같이 큰 신호진폭으로 출력 MOSFET(Q16)을 구동하므로 큰 출력 전류를 얻을 수 있는 반면, 차동회로의 전류원 MOSFET(Q9)에서 형성된 동작전류와 같은 전류가 출력 구동회로에 흐르므로, 예를 들면 MOSFET(Q5, Q9)에 흐르는 전류가 같아도, 도 4의 (a)와 같은 연산 증폭회로의 2.5배의 전류가 흘러 버린다. 이와 같이, 도 4의 (b)는 도 4의 (a)에 비해 본질적으로 소비전류가 크다. 이 때문에, 상기 제어신호(φOP)에 의해 상기와 같이 대응하는 주변회로의 동작시에 맞추어 간헐적 또는 선택적으로 동작하게 된다.

도 5에는, 본 발명이 적용된 반도체 기억장치의 일실시예의 전체 메모리 칩의 구성도가 나타나 있다. 동도에는, 대표로서 입력회로와 주변회로에 대응한 강압 전원회로(1∼6)와 같이 복수개와, 비동작시 사용되는 강압 전원회로(7)가 대표 로서 예시적으로 나타나 있다. 상기 비동작시 사용되는 강압 전원회로(Stby)(7)는 상기와 같이 1개가 설치된다.

메모리 어레이부가, 동도와 같이 4개의 메모리 뱅크(Bank0∼3)로 나누어진 경우, 특별히 제한되지 않지만, 1개의 메모리 뱅크(Bank0)가 선택된 경우, 중심부의 전압 구동회로(1, 2)와 단부의 전압 구동회로(3)가 동작 제어신호(φOP1, φOPB0)에 의해 동작상태로 되어 전류공급을 행한다. 이와 같이 인접하여 설치되는 전압 구동회로로부터의 전류공급을 행함으로써, 전원선에서의 전압 손실을 최소로 억제하여 동작전압의 안정화를 도모할 수 있다. 이 때, 메모리 뱅크 1 내지 3에 대응하여 설치되는 단부의 전압 구동회로(4∼6)는 비동작 상태로 되는 것에 의해 소비전류를 저감시킨다.

리프레시 동작시에 있어서 2개의 메모리 뱅크, 예를 들면 Bank0과 1에서 동시에 리프레시 동작이 행해지는 경우, 중심부의 전압 구동회로(1, 2)와 단부의 전압 구동회로(3, 4)가 동작 제어신호(φOP1, φOPB0, φOPB1)에 의해 동작 상태로 되어 전류공급을 행한다. 리프레시 동작시에 있어서 4개의 메모리 뱅크(Bank)0∼3이 동시에 리프레시 동작이 행해지는 경우, 동작 제어신호(φOP1, φOPB0∼φOPB3)에 의해 전체의 전압 구동회로(1∼6)가 동작상태로 되어 전류공급을 행하도록 된다. 이와 같이 전압 구동회로(1∼6)의 동작과 유사하고, 상기 메모리 뱅크(Bank)0∼3에 대응하여 설치되는 센스앰프의 동작전압(VDL)을 형성하는 도시하지 않은 강압 전원회로도 상기 주변회로에 대응한 강압 전원회로(1∼6)와 마찬가지로 복수개가 설치되어 상기와 같이 제어된다.

상기 센스앰프에 동작전압(VDL)을 공급하는 강압 전원회로도, 상기 도 4에 나타낸 주변회로용 강압 전원회로와 마찬가지로 형성된다. 결국 도 4에 있어서, 기준전압(VLDL)은 상기 센스앰프용 전원전압(VDL)에 따른 기준전압이고, 이러한 기준전압(VLDL)을 공급함으로써, 그것에 따른 강압전압(VDL)을 형성할 수 있다. 예를 들면 전원전압(VDD)이 3.3V일 때, 상기 주변회로용 내부 강압전압은 2.5V로 되어, 상기 센스앰프용 내부 강압전압(VDL)은 2.0V로 된다.

도 6에는, 본 발명에 관한 다이나믹형 RAM의 일실시예의 개략 레이아웃도가 나타나 있다. 이 실시예에서는, 메모리 어레이는 상기와 같이 전체로서 4개로 나누어진다. 반도체 칩의 장변방향을 따라 상하로 2개, 좌우로 2개씩의 메모리 어레이가 분할되어 설치되고, 상기와 같이 상기 칩의 장변방향을 따라 중앙부분에 어드레스 입력회로, 데이터 입출력회로 및 본딩패드 열로 이루어지는 입출력 인터페이스회로(PERI) 등이 설치된다. 상기 메모리 어레이의 상기 중앙측에는 메인앰프(MA)가 배치된다.

상술한 바와 같이 반도체 칩의 장변방향을 따라 상하로 2개와, 좌우로 2개 씩으로 나누어져 합계 4개로 이루어진 각 메모리 어레이에 있어서, 장변방향에 대해서 좌우방향의 중간부에 X계 프리 디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리 디코더회로(COLPDC) 및 구제회로(COLRED)가 통합하여 배치된다. 결국, 상기 4개의 메모리 어레이에 각각 대응해서, 상기 X계 프리 디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리 디코더회로(COLPDC) 및 구제회로(COLRED)가 상기 좌우 2개씩 설치된 메모리 어레이에 대응하여 2쌍씩 나누어 설치된다.

상기 메모리 어레이의 상기 중간부분을 따라서 상기와 같이 메인워드 드라이버 영역(MWD)이 형성되며, 각각의 메모리 어레이에 대응하여 하방, 상방측으로 연장하도록 설치된 메인워드선을 각각이 구동하게 된다. 이 구성에서는, 상기와 같은 서브어레이를 사용한 경우에는, 16개의 서브어레이를 관통하도록 메인워드선이 연장된다. 그리고, 상기 메모리 어레이에 있어서, 상기 칩 중앙부분과는 반대측의 칩 주변측에 Y 디코더(YDC)가 설치된다. 결국, 이 실시예에 있어서는, 상기 중앙측에 배치된 메인앰프(MA)와 주변측에 배치된 Y 디코더(YDC)에 의해 상기 4분할되어 이루어지는 각 메모리 어레이가 각각 끼워지도록 배치되는 것이다. 이 경우에는, 상기와 같이 칩 중앙부에는 종(縱)방향과 횡(橫)방향으로 연장되는 배선채널이 교차하는 부분이 발생하고, 그곳에 안정화 용량(C)이 형성된다. 또한, 상기와 같이 주변회로 등의 극간에도 분산하여 작은 용량치의 안정화 용량이 적절히 설치된다.

상기 메모리 어레이에 있어서, 특별히 제한되지 않지만, 상기 칩 중앙부분과는 반대측의 칩 주변측에 Y 디코더(YDC)가 설치된다. 이 실시예에서는, 상기 중앙측에 배치된 메인앰프(MA)와 주변측에 배치된 Y 디코더(YDC)에 의해 상기 4분할 되어 있는 각 메모리 어레이가 끼워지도록 배치되는 것이다.

상기 메모리 어레이는, 복수의 서브어레이(15)로 분할된다. 그 1개를 확대하여 나타내고 있는 바와 같이, 이러한 서브어레이(15)는 그것을 사이에 두도록 배치된 센스앰프 영역(16), 서브워드 드라이버 영역(17)에 둘러싸여져 형성된다. 상기 센스 앰프영역(16)과 상기 서브워드 드라이버 영역(17)의 교차부는 교차영역(18)으로 된다. 상기 센스앰프 영역(16)에 설치되는 센스앰프는 셰어드 센스(shared sense) 방식으로 구성되며, 메모리셀 어레이의 양단에 배치되는 센스앰프를 제외하고, 센스앰프를 중심으로 하여 좌우에 상보 비트선이 설치되고, 좌우 어느 하나의 서브어레이(15)의 상보 비트선에 선택적으로 접속된다.

도 7에는, 본 발명에 관한 다이나믹형 RAM의 다른 일실시예의 개략 레이아웃도가 나타나 있다. 이 실시예에서는 특별히 제한되지 않지만, 메모리 어레이는 전체로서 8개로 나누어진다. 반도체 칩의 장변방향을 따라 상하로 4개, 좌우로 2개씩 메모리 어레이가 분할되어 설치되고, 상기 칩의 장변방향을 따라 중앙부분에 어드레스 입력회로, 데이터 입출력회로 및 본딩패드 열로 이루어지는 입출력 인터페이스회로 등의 주변회로(PERI) 등이 설치된다. 상기 메모리 어레이의 상기 중앙측에는 메인앰프(MA)가 배치된다.

상술한 바와 같이 반도체 칩의 장변방향을 따라 상하로 2개씩 4개와, 좌우로 2개씩으로 나누어져 합계 8개로 이루어지는 각 메모리 어레이에 있어서, 장변방향에 대해서 좌우 방향의 중간부에 X계 프리 디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리 디코더회로(COLPDC) 및 구제회로(COLRED)가 배치된다. 상기 메모리 어레이의 상기 중간부분을 따라서 메인워드 드라이버 영역(MWD)이 형성되고, 각각의 메모리 어레이에 대응하여 하방, 상방측으로 연장되도록 설치된 메인워드선을 각각이 구동하게 된다.

상기 메모리 어레이에 있어서, 특별히 제한되지 않지만, 상기 칩 중앙부분과는 반대측의 칩 주변측에 Y 디코더(YDC)가 설치된다. 이 실시예에서는, 상기 중앙 측에 배치된 메인앰프(MA)와 주변측에 배치된 Y 디코더(YDC)에 의해 상기 8분할되어 이루어지는 각 메모리 어레이가 끼워지도록 배치된다. 상기 각 메모리 어레이는, 상기와 같이 복수의 서브어레이로 분할된다. 이러한 서브어레이는 그것을 사이에 두도록 배치된 센스앰프 영역, 서브워드 드라이버 영역에 둘러싸여져 형성된다. 상기 센스앰프 영역과 상기 서브워드 드라이버 영역의 교차부는 교차영역으로 된다.

상술한 바와 같이 반도체 칩의 장변방향을 따라서 4개씩으로 나누어진 메모리 어레이는, 2개씩 쌍으로 되어 배치된다. 이와 같이 2개씩 쌍으로 되어 배치된 2개의 메모리 어레이는, 그 중간부분에 X계 프리 디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리 디코더회로(COLPDC) 및 구제회로(COLRED)가 배치된다. 결국, 상기 X계 프리 디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리 디코더회로(COLPDC) 및 구제회로(COLRED)를 중심으로 하여 메모리 어레이가 상하로 배치된다. 상기 메인워드 드라이버(MWD)는, 상기 1개의 메모리 어레이를 관통하도록 칩 장변방향으로 연장되는 메인워드선의 선택신호를 형성한다. 또한, 상기 메인워드 드라이버(MWD)에 서브워드 선택용 드라이버도 설치되고, 후술하는 바와 같이 상기 메인워드선과 평행하게 연장되어 서브워드 선택선의 선택신호를 형성한다.

1개의 서브어레이는, 도시하지 않지만 256개의 서브워드선과 그것과 직교하는 256쌍으로 이루어지는 상보 비트선(또는 데이터선)에 의해 구성된다. 또한, 불량 워드선 또는 불량 비트선의 구제를 위해 예비 워드선 및 예비 상보 비트선에 설치되는 것이다. 상기 1개의 메모리 어레이에 있어서, 상기 서브어레이가 워드선의 배열방향으로 8개 설치되기 때문에, 전체로서 상기 서브워드선은 약 2K분 설치되고, 비트선의 배열방향으로 16개 설치되기 때문에, 상보 비트선은 전체로서 약 4K분 설치된다. 이와 같은 메모리 어레이가 전체에서 8개 설치되기 때문에, 전체에서는 8 ×2K ×4K = 64M 비트의 기억 용량을 가지게 된다. 이것에 의해 상보 비트선 그 길이가, 상기 16개의 서브어레이에 대응하여 1/16의 길이로 분할 된다. 서브워드선은, 상기 8개의 서브어레이에 대응하여 1/8의 길이로 분할된다.

상기 1개의 메모리 어레이의 분할된 서브어레이마다 서브워드 드라이버(서브워드선 구동회로)가 설치된다. 서브워드 드라이버는, 상기와 같이 메인워드선에 대해서 1/8의 길이로 분할되고, 그것과 평행하게 연장되는 서브워드선의 선택신호를 형성한다. 이 실시예에서는 메인워드선의 수를 줄이기 위해, 바꿔 말하면, 메인워드선의 배선 피치를 완만하게 하기 위해, 특별히 제한되지 않지만, 1개의 메인워드선에 대해서 상보 비트선 방향에 4개로 이루어지는 서브워드선을 배치시킨다. 이와 같이 메인워드선방향으로는 8개로 분할되고, 상보 비트선 방향에 대해서 4개씩이 할당된 서브워드선 중에서 1개의 서브워드선을 선택하기 위해, 메인워드 드라이버(MWD)에는 도시하지 않은 서브워드 선택드라이버가 배치된다. 이 서브워드 선택드라이버는, 상기 서브워드 드라이버의 배열방향으로 연장되는 4개의 서브워드선택선 중에서 1개를 선택하는 선택신호를 형성한다. 이 구성은, 상기 도 6의 실시예에도 마찬가지로 적용된다.

도 7과 같은 레이아웃을 채용한 경우에 있어서, Y 어드레스가 입력되면 어드레스 버퍼(ADDBUP)를 통해서 상기 메모리 어레이의 중간부에 설치된 구제회로, 프 리디코더를 통해서 칩의 주변측에 배치된 Y 디코더(YDC)에 전달되고, 여기서 Y 선택신호가 형성된다. 상기 Y 선택신호에 의해 1개의 서브어레이의 상보 비트선이 선택되어, 그것과 반대측의 칩 중앙부측의 메인앰프(MA)에 전달되고, 증폭되어 도시하지 않은 출력회로를 통해서 출력된다.

이 구성은, 일견(一見) 신호가 칩을 돌아다녀 판독신호가 출력되기까지의 시간이 길어지게 되는 것처럼 판단된다. 그러나, 구제회로에는 어드레스 신호를 그대로 입력할 필요가 있으므로, 구제회로를 칩 중앙의 어딘가에 배치하면, 불량 어드레스인지 아닌지의 판정결과를 기다려 프리디코더의 출력시간이 결정된다. 결국, 프리디코더와 구제회로가 떨어져 있으면, 거기서의 신호지연이 실제의 Y 선택동작을 지연시키는 원인으로 된다.

이 실시예에서는, 메모리 어레이를 사이에 두고 메인앰프(MA)와 Y 디코더(YDC)가 양측에 배치되기 때문에, 서브어레이의 상보 비트선을 선택하기 위한 신호 전달경로와, 선택된 상보 비트선으로부터 입출력선을 통해서 메인앰프(MA)의 입력에 도달하는 신호 전달경로의 합은, 어느 쪽의 상보 비트선을 선택하더라도 메모리 어레이를 횡단하는 만큼의 신호 전달경로로 되어 상기와 같이 1 왕복하는 것의 절반으로 단축할 수 있는 것이다. 이것에 의해, 메모리 억세스의 고속화가 가능하게 되는 것이다. 이것은, 상기 도 6의 실시예에서도 마찬가지이다.

이 실시예에서는, 주변회로에 대응한 배선채널과 상기 용장회로에 대응한 배선채널이 교차하는 부분이 2개로 분산하여 설치된다. 따라서, 각각의 교차영역에 대응하여 상기와 같은 안정화 용량(C)이 2개로 분산하여 설치되는 것이다. 특별히 제한되지 않지만, 상기 정상적으로 동작하여 내부 강압전압을 형성하는 회로도, 상기 분산하여 설치된 안정화 용량에 따라서 2개 설치되도록 하는 것이라도 된다. 또는, 상기 2개의 안정화 용량의 중심부에 1개 배치하는 것이라도 된다.

도 8에는, 본 발명에 관한 다이나믹형 RAM의 센스앰프부를 중심으로 하여, 어드레스 입력에서 데이터 출력까지의 간략화된 일실시예의 회로도가 나타나 있다. 동도에서는, 2개의 서브어레이(15)에 상하로부터 끼워지도록 된 센스앰프(16)와 교차영역(18)에 설치되는 회로가 예시적으로 나타나고, 그 이외는 블럭도로서 나타나 있다. 또한, MOSFET에 붙은 회로기호는 상기 도 4와 중복하고 있지만, 각각은 별개의 회로기능을 가지는 것이라고 이해해야 한다.

다이나믹형 메모리셀은, 상기 1개의 서브어레이(15)에 설치된 서브워드선(SWL)과, 상보 비트선(BL, BLB) 중의 한쪽의 비트선(BL)과의 사이에 설치된 1개가 대표로서 예시적으로 나타나 있다. 다이나믹형 메모리셀은, 어드레스 선택 MOSFET(Qm)과 기억 캐패시터(Cs)로 구성된다. 어드레스 선택 MOSFET(Qm)의 게이트는 서브워드선(SWL)에 접속되고, 이 MOSFET(Qm)의 드레인이 비트선(BL)에 접속되며, 소스에 기억 캐패시터(Cs)가 접속된다. 기억 캐패시터(Cs)의 다른 한쪽의 전극은 공통화되어 플레이트전압(VPLT)이 공급된다. 상기 MOSFET(Qm)의 기판(채널)에는 부(negative)의 백바이어스전압(VBB)이 인가된다. 특별히 제한되지 않지만, 상기 백바이어스전압(VBB)은 -1V의 전압으로 설정된다. 상기 서브워드선(SWL)의 선택레벨은, 상기 비트선의 하이레벨에 대해서 상기 어드레스 선택 MOSFET(Qm)의 문턱치 전압분 만큼 높아진 고전압(VPP)으로 된다.

센스앰프를 내부 강압전압(VDL)으로 동작하게 한 경우, 센스앰프에 의해 증폭되어 비트선에 공급되는 하이레벨은, 상기 내부전압(VDL) 레벨로 된다. 따라서, 상기 워드선의 선택레벨에 따른 고전압(VPP)은 VDL+Vth+α로 된다. 센스앰프의 좌측에 설치된 서브어레이의 1쌍의 상보 비트선(BL, BLB)은, 동도에 나타낸 바와 같이 평행하게 배치된다. 이러한 상보 비트선(BL, BLB)은 셰어드 스위치 MOSFET(Q1, Q2)에 의해 센스앰프의 단위회로의 입출력 노드와 접속된다.

센스앰프의 단위회로는, 게이트와 드레인이 교차 접속되어 래치 형태로 된 N채널형 증폭 MOSFET(Q5, Q6) 및 P채널형 증폭 MOSFET(Q7, Q8)으로 이루어지는 CMOS 래치회로로 구성된다. N채널형 MOSFET(Q5, Q6)의 소스는, 공통 소스선(CSN)에 접속된다. P 채널형 MOSFET(Q7, Q8)의 소스는, 공통 소스선(CSP)에 접속된다. 상기 공통 소스선(CSN, CSP)에는, 각각 파워스위치 MOSFET이 접속된다. 특별히 제한되지 않지만, N채널형 증폭 MOSFET(Q5, Q6)의 소스가 접속된 공통 소스선(CSN)에는 상기 교차영역(18)에 설치된 N채널형 파워스위치 MOSFET(Q14)에 의해 접지전위에 따른 동작전압이 공급된다.

특별히 제한되지 않지만, 상기 P 채널형 증폭 MOSFET(Q7, Q8)의 소스가 접속된 공통 소스선(CSP)에는, 상기 교차영역(18)에 설치된 오버 드라이브용 N채널형 파워 MOSFET(Q16)과 상기 내부전압(VDL)을 공급하는 N채널형 파워 MOSFET(Q15)이 설치된다. 상기 오버 드라이브용 전압에는, 특별히 제한되지 않지만, 외부단자에서 공급되는 전원전압(VDD)이 사용된다. 또는, 센스앰프 동작속도의 전원전압(VDD) 의존성을 경감하기 위해, 게이트에 VPP가 인가되고 드레인에 전원전 압(VDD)이 공급된 N채널형 MOSFET의 소스로부터 상기 전압을 얻는 것으로 하여 약간 강압하여도 된다.

상기 N채널형 파워 MOSFET(Q16)의 게이트에 공급되는 센스앰프 오버 드라이브용 활성화신호(SAP1)는, 상기 N채널형 MOSFET(Q15)의 게이트에 공급되는 활성화신호(SAP2)와 동상(同相)의 신호로 되고, SAP1과 SAP2는 시계열적으로 하이레벨로 된다. 특별히 제한되지 않지만, SAP1과 SAP2의 하이레벨은 승압전압(VPP)레벨의 신호로 된다. 결국, 승압전압(VPP)은 약 3.6V이므로, 상기 N채널형 MOSFET(Q15, Q16)을 충분히 온 상태로 할 수 있다. MOSFET(Q16)이 오프 상태(신호 SAP1이 로우레벨)로 된 후에는 MOSFET(Q15)의 온 상태(신호 SAP2가 하이레벨)에 의해 소스 측에서 내부전압(VDL)에 따른 전압을 출력시킬 수 있다.

상기 센스앰프의 단위회로의 입출력 노드에는, 상보 비트선을 단락시키는 이퀄라이즈 MOSFET(Q11)과 상보 비트선에 하프 프리차지(half precharge) 전압(VBLR)을 공급하는 스위치 MOSFET(Q9, Q10)으로 이루어지는 프리차지(이퀄라이즈)회로가 설치된다. 이들 MOSFET(Q9∼Q11)의 게이트는, 공통으로 프리차지신호(PCB)가 공급된다. 이 프리차지신호(PCB)를 형성하는 드라이버회로는 도시하지 않지만, 상기 교차영역에 인버터 회로를 설치하여 그 시작을 고속으로 한다. 결국, 메모리 억세스의 개시시에 워드선 선택 타이밍에 앞서서, 각 교차영역에 분산하여 설치된 인버터 회로를 통해서 상기 프리차지 회로를 구성하는 MOSFET(Q9∼Q11)을 고속으로 바꾸도록 하는 것이다.

상기 교차영역(18)에는, IO 스위치회로(IOSW)(로컬 IO와 메인 IO를 접속하는 스위치 MOSFET Q19, Q20)가 놓여진다. 게다가, 도 3에 나타낸 회로 이외에도 필요에 따라, 센스앰프의 공통 소스선(CSP, CSN)의 하프 프리차지회로, 로컬 입출력선(L1O)의 하프 프리차지회로, 메인 입출력선의 VDL 프리차지회로, 셰어드 선택신호선(SHR, SHL)의 분산 드라이버회로 등도 설치된다.

센스앰프의 단위회로는, 셰어드 스위치 MOSFET(Q3, Q4)을 통해서 도면 하측의 서브어레이(15)의 같은 상보 비트선(BL, BLB)에 접속된다. 예를 들면, 상측의 서브어레이의 서브워드선(SWL)이 선택된 때에는, 센스앰프의 상측 셰어드 스위치 MOSFET(Q1, Q2)은 온 상태로, 하측 셰어드 스위치 MOSFET(Q3, Q4)이 오프 상태로 된다. 스위치 MOSFET(Q12, Q13)은 컬럼(Y) 스위치회로를 구성하는 것이고, 상기 선택신호(YS)가 선택레벨(하이레벨)로 되면 온 상태로 되며, 상기 센스앰프의 단위회로의 입출력 노드와 로컬 입출력선(LIO1과 LIO1B, LIO2, LIO2B) 등을 접속시킨다.

이것에 의해 센스앰프의 입출력 노드는, 상기 상측의 상보 비트선(BL, BLB)에 접속되고, 선택된 서브워드선(SWL)에 접속된 메모리셀의 미소신호를 증폭하며, 상기 컬럼 스위치회로(Q12, Q13)를 통해서 로컬 입출력선(LIO1, LIO1B)에 전달된다. 상기 로컬 입출력선(LIO1, LIO1B)은 상기 센스앰프 열을 따라서, 결국 동도에서는 횡방향으로 연장된다. 상기 로컬 입출력선(LIO1, LIO1B)은 교차영역(18)에 설치된 N채널형 MOSFET(Q19, Q20)으로 이루어지는 IO 스위치회로를 통해서 메인앰프(61)의 입력단자가 접속되는 메인 입출력선(MIO, MIOB)에 접속된다. 상기 IO 스위치회로는 X계의 어드레스신호를 해독하여 형성된 선택신호에 의해 스위치 제어된 다. 또한, IO 스위치회로는, 상기 N채널형 MOSFET(Q19, Q20)의 각각에 P채널형 MOSFET을 병렬로 접속한 CMOS 스위치 구성으로 하여도 된다.

상기와 같이 컬럼 선택신호(YS)에 의해, 2쌍의 상보 비트선을 선택하는 구성에서는, 도 2의 실시예에서 2개의 점선으로 나타낸 로컬 입출력선(LIO)과 메인 입출력선(MIO)은 상기 2쌍의 입출력선에 대응하는 것이다. 싱크로너스(synchronous) DRAM의 버스트모드(burst mode)에서는, 상기 컬럼 선택신호(YS)가 카운터 동작에 의해 전환되고, 상기 로컬 입출력선(LIO1, LIO1B 및 LIO2, LIO2B)과 서브어레이의 2쌍씩의 상보 비트선(BL, BLB)과의 접속이 순차로 전환된다.

어드레스신호(Ai)는 어드레스 버퍼(51)에 공급된다. 이 어드레스 버퍼는 시분할적으로 동작하여 X 어드레스 신호와 Y 어드레스 신호를 거두어 들인다. X어드레스 신호는 프리디코더(52)에 공급되고, 메인로우 디코더(11)와 메인워드 드라이버(12)를 통해서 메인워드선(MWL)의 선택신호가 형성된다. 상기 어드레스 버퍼(51)는, 외부단자로부터 공급되는 어드레스신호(Ai)를 받는 것이므로, 외부단자로부터 공급되는 전원전압(VDD)에 의해 동작되고, 상기 프리디코더는 상기 강압전압(VPERI)에 의해 동작되며, 상기 메인워드 드라이버(12)는 승압전압(VPP)에 의해 동작된다. 이 메인워드 드라이버(12)로서, 다음에 설명하는 것처럼 상기 프리디코드 신호를 받는 레벨변환 기능이 있는 논리회로가 사용된다. 컬럼 디코더(드라이버)(53)는, 상기 어드레스 버퍼(51)의 시분할적인 동작에 의해 공급되는 Y 어드레스 신호를 받아, 상기 선택신호(YS)를 형성한다.

상기 메인앰프(61)는, 상기 강압전압(VPERI)에 의해 동작되고, 외부단자에서 공급되는 전원전압(VDD)으로 동작하게 되는 출력버퍼(62)를 통해서 외부단자(Dout)로부터 출력된다. 외부단자(Din)로부터 입력되는 기록신호는, 입력버퍼(63)를 통해서 거두어 들이고, 동도에서 메인앰프(61)에 포함되는 라이트앰프(라이트드라이버)를 통해서 상기 메인 입출력선(MIO, MIOB)에 기록신호를 공급한다. 상기 출력버퍼(62)의 입력부에는, 레벨 변환회로와 그 출력신호를 상기 클럭신호에 따른 타이밍 신호에 동기시켜 출력시키기 위한 논리부가 설치된다.

특별히 제한되지 않지만, 상기 외부단자로부터 공급되는 전원전압(VDD)은 제1의 형태에서는 3.3V로 되고, 내부회로에 공급되는 강압전압(VPERI)은 2.5V로 설정되며, 상기 센스앰프의 동작전압(VDL)은 2.0V로 된다. 그리고, 워드선의 선택신호(승압전압)는 3.6V로 된다. 비트선의 프리차지전압(VBLR)은 VDL/2에 따른 1.0V로 되고, 플레이트 전압(VPLT)도 1.0V로 된다. 그리고, 기판 전압(VBB)은 -1.0V로 된다. 상기 외부단자로부터 공급되는 전원전압(VDD)은, 2.5V의 저전압으로 되어도 된다. 이와 같이 낮은 전원전압(VDD)일때는, 강압전압(VPERI)이 2.0V로 되고, 강압전압(VDL)이 1.8V정도로 보다 낮게 된다.

상기의 실시예에서 얻어지는 작용효과는, 아래와 같다.

(1) 반도체 칩에서의 제1 방향으로 연장되는 복수로 구성되는 제2층째의 금속배선층으로 이루어지는 제1 배선채널과, 상기 제1 방향과는 직교하는 제2 방향으로 연장되는 복수로 구성되는 제3층째의 금속배선층으로 이루어지는 제2 배선채널과, 외부단자에서 공급된 전원전압을 받아 그것과 다른 전압을 형성하고, 안정화 용량을 구비한 내부 전원회로를 구비한 반도체 집적회로장치에 있어서, 상기 안정 화 용량의 대부분을 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체영역상에 형성된 캐패시터가 점유함으로써, 내부 전원전압의 안정화를 확보하면서 회로 기능이나 동작성능을 떨어뜨리지 않고 합리적인 회로배치를 실현할 수 있다는 효과가 얻어진다.

(2) 상기 전원전압과 다른 전압을 강압한 전압으로 하고, 이러한 강압전압을 상기 제2 배선채널을 따라서 형성되는 내부회로의 동작전압으로서 사용하도록 함으로써, 반도체 집적회로장치의 소비전류를 저감하면서, 합리적인 회로배치를 실현할 수 있다는 효과가 얻어진다.

(3) 상기 반도체 칩의 제1 방향의 중앙부에 있어서 제2 방향으로 복수의 본딩패드를 나란히 배치하고, 이러한 본딩패드를 따라서 상기 제2 배선채널을 형성하며, 상기 제2 배선채널을 따라서 어드레스 입력회로, 데이터 입출력회로를 포함하는 주변회로를 설치하고, 상기 반도체 칩의 제2 방향의 중앙부에서 제1 방향으로 상기 제1 배선채널을 형성하며, 상기 제1 배선채널을 따라서 불량구제를 위한 용장회로를 형성하고, 상기 제1과 제2 배선채널에 의해 분할된 4개의 영역에 메모리 어레이를 구성함으로써, 신호의 흐름에 따른 합리적인 회로배치와, 상기 주변회로의 동작전압의 안정화를 도모할 수 있다는 효과가 얻어진다.

(4) 상기 강압전압을 형성하는 내부 전원회로로서, 제1 도전형의 차동 MOSFET과, 상기 차동 MOSFET의 공통화된 소스에 설치되어 정상적으로 동작전류를 공급하는 제1 전류원과, 상기 차동 MOSFET의 드레인에 설치되어 액티브 부하회로를 구성하는 전류미러 형태로 된 제2 도전형의 MOSFET으로 이루어지는 제1 차동회로 와, 상기 제1 차동회로의 출력신호가 게이트에 공급된 제2 도전형의 출력 MOSFET과, 상기 출력 MOSFET의 드레인에 설치되어 부하회로를 구성하는 저항소자를 구비하고, 상기 제1 차동회로의 한쪽의 입력에 상기 제1 내부전압에 따른 기준전압을 공급하며, 상기 출력 MOSFET의 드레인으로부터 상기 제1 내부전압으로 된 출력전압을 얻도록 상기 제1 차동회로의 다른 한쪽의 입력에 상기 부하회로에서 형성한 부귀환 전압을 공급한 제1 회로와, 제1 도전형의 차동 MOSFET과, 상기 차동 MOSFET의 공통화된 소스에 설치되어 내부회로의 동작시에 동작전류를 흘리도록 된 제2 전류원과, 상기 차동 MOSFET의 각각의 드레인에 설치된 다이오드 형태의 제2 도전형의 제1, 제2 MOSFET으로 이루어지는 제 2 차동회로와, 상기 제1 MOSFET과 전류미러 형태로 된 제2 도전형의 제3 MOSFET 및 상기 제2 MOSFET과 전류미러 형태로 된 제 2 도전형의 제4 MOSFET과, 상기 제3과 제4 MOSFET의 드레인에 설치되고, 액티브 부하회로를 구성하는 전류미러 형태로 된 제1 도전형의 MOSFET으로 이루어지는 출력 구동회로와, 상기 출력 구동회로의 출력신호가 게이트에 공급된 제2 도전형의 출력 MOSFET과, 상기 출력 MOSFET의 드레인에 설치되고, 부하회로를 구성하는 저항소자를 구비하며, 상기 제2 차동회로의 한쪽의 입력에 상기 제1 내부전압에 따른 기준전압을 공급하고, 상기 출력 MOSFET의 드레인으로부터 상기 제1 내부전압으로 된 출력전압을 얻도록 상기 제2 차동회로의 다른 한쪽의 입력에 상기 부하회로에서 형성한 부귀환 전압을 공급하는 제2 회로를 사용함으로써, 효율 좋은 강압전압 동작을 행할 수 있다는 효과가 얻어진다.

(5) 상기 제1 회로를 내부회로가 어떤 동작도 하지 않는 대기시의 전류에 대 응한 전류를 공급하도록 설정하고, 또한 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체 영역상에 형성된 캐패시터에 인접하여 설치하며, 상기 제2 회로를 상기 내부회로가 동작을 행할 때의 전류에 대응한 전류를 공급하도록 설정하고, 또한 상기 주변회로에 따라 복수개를 설치하도록 함으로써, 반도체 집적회로의 동작에 따른 합리적인 전류공급을 행하도록 할 수 있다는 효과가 얻어진다.

(6) 상기 제2 회로에는, 상기 주변회로의 극간에 형성된 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체 영역상에 형성된 캐패시터에 비해서 작은 용량치로 된 캐패시터를 적절히 접속함으로써, 강압전압의 안정화와 합리적인 회로의 레이아웃을 실현할 수 있다는 효과가 얻어진다.

(7) 사각형의 영역내에 형성되고, 그 제1 변(邊)을 횡단하는 선을 따라 연장되는 제1영역과, 상기 제1 변에 인접하는 변인 제2 변을 횡단하는 선을 따라 연장되는 제 2영역을 구비하며, 메모리 어레이와 주변회로를 포함하는 반도체 집적회로장치에 있어서, 상기 제1영역과 제 2영역을 상기 주변회로를 형성하고, 그곳에 외부 전원전압을 받아 내부 전원전압을 출력하는 전원회로를 설치하고, 그 출력부에 설치되는 상기 안정화 용량의 용량치의 절반 이상을 형성하는 용량을 상기 제1영역과 제 2영역이 교차하는 영역에 설치함으로써, 내부 전원전압의 안정화를 확보하면서 회로기능이나 동작성능을 떨어뜨리지 않고 합리적인 회로배치를 실현할 수 있다는 효과가 얻어진다.

(8) 상기 전원회로로서 상기 외부전원전압을 강압하여 상기 내부 전원전압을 출력하는 강압회로로 하는 것에 의해, 상기와 같이 내부 전원전압의 안정화를 확보 하면서, 회로기능이나 동작성능을 떨어뜨리지 않고 합리적인 회로배치로 맞추어 저소비 전력화를 도모할 수 있다는 효과가 얻어진다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본원 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경 가능한 것은 말할 필요도 없다. 예를 들면, 상기 도 6 또는 도 7에 나타낸 다이나믹형 RAM에서 메모리 어레이, 서브어레이 및 서브워드 드라이버의 구성은 여러가지의 실시 형태를 채택할 수 있고, 다이나믹형 RAM의 입출력 인터페이스는 싱크로너스(synchronous) 방법이나 램버스(rambus) 방법 등에 적합한 것 등 여러가지의 실시형태를 채택할 수 있는 것이다. 워드선은 상기와 같은 계층워드선 방식 이외에 워드션트 방식을 채택하는 것이라도 된다.

본 발명에 관한 반도체 집적회로장치는, 상기와 같은 다이나믹형 RAM 이외에, 스태틱형 RAM등과 같은 다른 반도체 기억장치, 또는 교차한 배선채널을 가지고 더우기 내부에서 형성된 전압으로 동작하는 내부회로를 구비한 1칩 마이크로컴퓨터 등과 같은 각종 반도체 집적회로장치에 널리 이용할 수 있다. 내부전압은 상기와 같이 강압한 전압 이외에, 상기 다이나믹형 RAM의 워드선의 승압회로 등과 같이 승압하여 형성된 전압이라도 된다.

본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 아래와 같다. 즉, 반도체 칩에서의 제1 방향으로 연장되는 복수로 구성되는 제2층째의 금속배선층으로 이루어지는 제1 배선채널과, 상기 제1 방향과 는 직교하는 제2 방향으로 연장되는 복수로 구성되는 제3층째의 금속배선층으로 이루어지는 제2 배선채널과, 외부단자에서 공급된 전원전압을 받아서 그것과 다른 전압을 형성하고, 안정화 용량을 갖춘 내부 전원회로를 구비한 반도체 집적회로 장치에 있어서, 상기 안정화 용량의 대부분을 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체 영역상에 형성된 캐패시터가 점유하도록 함으로써, 내부 전원전압의 안정화를 확보하면서, 회로기능이나 동작성능을 떨어뜨리지 않고 합리적인 회로배치를 실현할 수 있다.

Claims

반도체 기판 상에 제1 방향으로 연장되는 복수의 제1 배선을 포함하는 제1 배선채널과,

상기 반도체 기판 상에 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 제2 배선을 포함하는 제2 배선채널과,

내부 전원전압을 형성하기 위한 전원 공급회로와,

상기 내부 전원전압을 안정시키기 위해 상기 전원 공급회로에 접속되는 복수의 캐패시터를 구비하고,

상기 제1 배선채널과 상기 제2 배선채널은 다른 배선층에 형성되고,

상기 복수의 캐패시터의 전용량치의 절반 이상은, 상기 제1 배선채널과 상기 제2 배선채널의 교차영역에 설치되는 것을 특징으로 하는 반도체 집적회로.
제 1 항에 있어서,

상기 전원 공급회로는, 상기 내부 전원전압을 공급하기 위해 외부 전원전압을 강압하는 강압회로인 것을 특징으로 하는 반도체 집적회로.
반도체 기판 상에 형성되는 제1 배선층과,

상기 반도체 기판 상에 형성되고, 상기 제1 배선층에 겹쳐 있는 제2 배선층과,

상기 반도체 기판 상에 형성되고, 상기 제2 배선층에 겹쳐 있는 제3 배선층과,

상기 제2 배선층에 배치되고, 제1 방향으로 연장하는 복수의 제1 배선을 가지는 제1 배선영역과,

상기 제3 배선층에 배치되고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 복수의 제2 배선을 가지는 제2 배선영역과,

내부 전원전압을 공급하기 위해 설치되는 전원 공급회로와,

상기 내부 전원전압을 안정시키기 위해 상기 전원 공급회로의 출력 노드에 접속되는 복수의 캐패시터를 구비하고,

상기 복수의 캐패시터의 전용량치의 절반 이상은, 상기 제1 배선영역과 상기 제2 배선영역이 교차하는 영역에 형성되는 것을 특징으로 하는 반도체 집적회로.
제 3 항에 있어서,

상기 복수의 캐패시터의 각각 중 한쪽의 전극은, 상기 반도체 기판에 형성된 확산층인 것을 특징으로 하는 반도체 집적회로.
제 4 항에 있어서,

상기 복수의 캐패시터의 각각 중 다른 한쪽의 전극은, 상기 반도체 기판에 형성된 상기 확산층을 가지는 MOSFET의 게이트 전극인 것을 특징으로 하는 반도체 집적회로.
제 4 항에 있어서,

상기 제1 배선층에 형성되는 배선의 저항치는, 상기 제2 배선의 저항치보다 큰 것을 특징으로 하는 반도체 집적회로.
제1 방향으로 연장되는 복수의 제1 배선채널을 포함하는 제1 금속배선층과,

상기 제1 방향과는 직교하는 제2 방향으로 연장되는 복수의 제2 배선채널을 포함하는 제2 금속배선층과,

외부단자로부터 공급된 전원전압을 받아서, 상기 전원전압과는 다른 제1 내부전압을 형성하고, 상기 제1 전압을 출력 노드로부터 출력하는 내부 전원회로를 구비하고,

상기 내부 전원회로는, 상기 출력노드에 안정화 용량이 접속되고, 상기 안정화 용량의 용량치의 절반 이상을 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체 영역 상에 형성된 캐패시터가 점유하도록 하게 되는 것을 특징으로 하는 반도체 집적회로장치.
제 7 항에 있어서,

상기 제1 내부전압은, 강압한 전압이고, 상기 강압전압은, 상기 제2 배선채널을 따라서 형성되는 내부회로의 동작전압으로서 사용되는 것인 것을 특징으로 하는 반도체 집적회로장치.
제 8 항에 있어서,

상기 반도체 기판의 제1 방향의 중앙부에서 제2 방향으로 복수의 본딩패드가 나란히 배치되고, 상기 본딩패드를 따라서 상기 제2 배선채널이 형성되며,

상기 제2 배선채널을 따라서 어드레스 입력회로, 데이터 출력회로를 포함하는 주변회로가 설치되고,

상기 반도체 칩의 제2 방향의 중앙부에서 제1 방향으로 상기 제1 배선채널이 형성되며,

상기 제1 배선채널을 따라서 불량구제를 위한 용장회로(冗長回路)가 형성되고,

상기 제1과 제2 배선채널에 의해 분할된 4개의 영역에 메모리 어레이가 구성되어 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
제 9 항에 있어서,

상기 강압전압을 형성하는 내부 전원회로는,

제1 도전형의 차동 MOSFET와, 상기 차동 MOSFET의 공통화된 소스에 설치되어 정상적으로 동작전류를 공급하는 제1 전류원과, 상기 차동 MOSFET의 드레인에 설치되어 액티브 부하회로를 구성하는 전류미러 형태로 된 제2 도전형의 MOSFET로 이루어지는 제1 차동회로와,

상기 제1 차동회로의 출력신호가 게이트에 공급된 제2 도전형의 출력 MOSFET와, 상기 출력 MOSFET의 드레인에 설치되어, 부하회로를 구성하는 저항소자를 구비하고,

상기 제1 차동회로의 한쪽의 입력에 상기 제1 내부전압에 대응된 기준전압을 공급하고, 상기 출력 MOSFET의 드레인으로부터 상기 제1 내부전압으로 된 출력전압을 얻도록 상기 제1 차동회로의 다른 한쪽의 입력에 상기 부하회로에서 형성한 부귀환 전압을 공급하는 제1 회로와,

제1 도전형의 차동 MOSFET와, 상기 차동 MOSFET의 공통화된 소스에 설치되어 내부회로의 동작시에 동작전류를 흘리도록 된 제2 전류원과, 상기 차동 MOSFET의 각각의 드레인에 설치된 다이오드 형태의 제2 도전형의 제1, 제2 MOSFET로 이루어진 제2 차동회로와,

상기 제1 MOSFET와 전류미러 형태로 된 제2 도전형의 제3 MOSFET 및 상기 제2 MOSFET과 전류미러 형태로 된 제2 도전형의 제4 MOSFET와, 상기 제 3과 제4 MOSFET의 드레인에 설치되고, 액티브 부하회로를 구성하는 전류미러 형태로 된 제1 도전형의 MOSFET로 이루어진 출력 구동회로와,

상기 출력 구동회로의 출력신호가 게이트에 공급된 제2 도전형의 출력 MOSFET와, 상기 출력 MOSFET의 드레인에 설치되어 부하회로를 구성하는 저항소자를 구비하며,

상기 제2 차동회로의 한쪽의 입력에 상기 제1 내부전압에 대응된 기준전압을 공급하고, 상기 출력 MOSFET의 드레인으로부터 상기 제1 내부전압으로 된 출력전압을 얻도록 상기 제2 차동회로의 다른 한쪽의 입력에 상기 부하회로에서 형성한 부귀환전압을 공급하는 제2 회로로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
제 10 항에 있어서,

상기 제1 회로는, 내부회로의 대기시의 전류에 대응한 전류를 공급하도록 설정되고, 또 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체 영역상에 형성된 캐패시터에 인접하여 설치되며,

상기 제2 회로는, 상기 내부회로가 동작을 행할 때의 전류에 대응한 전류를 공급하도록 설정되고, 또 상기 주변회로에 대응하여 복수개가 설치되는 것인 것을 특징으로 하는 반도체 집적회로장치.
제 11 항에 있어서,

상기 제2 회로에는, 상기 주변회로의 극간에 형성된 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체 영역 상에 형성된 캐패시터에 비해서 작은 용량치로 된 캐패시터가 접속되는 것인 것을 특징으로 하는 반도체 집적회로.
사각형의 영역내에 형성된 반도체 집적회로장치로서,

상기 반도체 집적회로장치의 제1 변을 횡단하는 선을 따라서 연장되는 제1 영역과, 상기 제1 변에 인접하는 변인 제2 변을 횡단하는 선을 따라서 연장되는 제2 영역을 구비하고,

상기 반도체 집적회로장치는 메모리 어레이와 주변회로를 포함하며,

상기 제1 영역과 제2 영역은 상기 주변회로를 형성하기 위해 설치되고,

상기 주변회로는 외부 전원전압을 받아 내부 전원전압을 출력하는 전원회로를 가지고,

상기 전원회로의 출력부에 안정화 용량이 접속되고,

상기 안정화 용량의 용량치의 절반 이상을 형성하는 용량이 상기 제1 영역과 제2 영역이 교차하는 영역에 설치되는 것을 특징으로 하는 반도체 집적회로장치.
제 13 항에 있어서,

상기 전원회로는 상기 외부 전원전압을 강압하여 상기 내부 전원전압을 출력하는 강압회로인 것을 특징으로 하는 반도체 집적회로장치.
제 14 항에 있어서,

상기 메모리 어레이는 센스앰프를 포함하고,

상기 주변회로는 메인앰프를 포함하며,

상기 내부 전원전압은 상기 메인앰프의 전원전압으로 되는 것을 특징으로 하는 반도체 집적회로장치.
제 15 항에 있어서,

상기 메모리 어레이는 다이나믹형 메모리셀을 포함하는 것을 특징으로 하는 반도체 집적회로장치.
반도체 기판의 제1 방향으로 연장하는 긴변을 가지는 사각형의 제1 영역과,

상기 제1 방향과 교차하는 제2 방향으로 연장하는 긴변을 가지며, 상기 제1 영역와 교차하는 사각형의 제2 영역과,

상기 제1 영역과 상기 제2 영역으로 구획되는 제3, 제4, 제5 및 제6 영역을 가지는 반도체 집적회로에 있어서,

상기 제1 영역의 긴변은, 상기 제2 영역의 긴변보다 짧고,

상기 제3, 제4, 제5 및 제6 영역은, 복수의 메모리셀을 가지고,

상기 제2 영역은, 외부 전원전압을 받고, 내부 전원전압을 형성하는 제1 내부 전원회로와, 상기 내부 전원회로의 출력 노드에 접속되는 제1 캐패시터를 포함하고,

상기 제1 영역과 상기 제2 영역이 교차하는 영역은, 상기 내부 전원회로의 출력노드에 접속되는 제 2 캐패시터를 포함하고,

상기 제2 캐패시터의 용량치는, 상기 제1 캐패시터의 용량치보다 큰 것을 특징으로 하는 반도체 집적회로.
제 17 항에 있어서,

상기 제2 영역은, 상기 내부 전원전압을 형성하는 제2 내부 전원회로를 더 가지고,

상기 제2 내부 전원회로에서 상기 제2 캐패시터까지의 거리는, 상기 제1 내부 전원회로에서 상기 제2 캐패시터까지의 거리보다 짧고,

상기 제1 내부 전원회로의 출력전류는, 상기 제2 내부 전원회로의 출력전류보다 큰 것을 특징으로 하는 반도체 집적회로.
제 18 항에 있어서,

상기 제1 영역은, 상기 복수의 메모리셀에 결함이 있는 경우는, 다른 메모리셀로 치환하기 위한 용장회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
제 19 항에 있어서,

상기 제1 영역은, 상기 제1 방향으로 연장하는 복수의 제1 배선이 설치되는 제1 배선층을 가지고,

상기 제2 영역은, 상기 제2 방향으로 연장하는 복수의 제2 배선이 설치되는 제2 배선층을 가지고,

상기 복수의 제1 배선은, 상기 용장회로에 이용되는 신호를 전달하고,

상기 복수의 제2 배선은, 상기 제2 영역에 설치되는 복수의 회로에 이용되는 신호를 전달하는 것을 특징으로 하는 반도체 집적회로.
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