KR100646209B1 - semiconductor integrated circuit device - Google Patents
semiconductor integrated circuit device Download PDFInfo
- Publication number
- KR100646209B1 KR100646209B1 KR1019990034761A KR19990034761A KR100646209B1 KR 100646209 B1 KR100646209 B1 KR 100646209B1 KR 1019990034761 A KR1019990034761 A KR 1019990034761A KR 19990034761 A KR19990034761 A KR 19990034761A KR 100646209 B1 KR100646209 B1 KR 100646209B1
- Authority
- KR
- South Korea
- Prior art keywords
- circuit
- power supply
- voltage
- region
- mosfet
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
반도체 칩에서의 제1 방향으로 연장되는 복수로 구성되는 제2층째의 금속배선층으로 이루어지는 제1 배선채널과, 상기 제1 방향과는 직교하는 제2 방향으로 연장되는 복수로 구성되는 제3층째의 금속배선층으로 이루어지는 제2 배선채널과, 외부단자에서 공급된 전원전압을 받아 그것과 다른 전압을 형성하고, 안정화 용량을 구비한 내부 전원회로를 구비한 반도체 집적회로장치에 있어서, 상기 안정화 용량의 대부분을 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체 영역상에 형성된 캐패시터가 점유하도록 한다. In the semiconductor chip, a first wiring channel comprising a plurality of second metal wiring layers extending in a first direction, and a third layer consisting of a plurality extending in a second direction perpendicular to the first direction. A semiconductor integrated circuit device comprising a second wiring channel consisting of a metal wiring layer and an internal power supply circuit having a stabilization capacitance, receiving a power supply voltage supplied from an external terminal, and forming a voltage different from that. Is occupied by the capacitor formed on the semiconductor region where the metallization layers of the second and third layers intersect.
반도체 칩, 제1 방향, 제2 방향, 배선채널, 전원전압, 교차영역, 캐패시터, 용량.Semiconductor chip, first direction, second direction, wiring channel, power supply voltage, cross region, capacitor, capacitance.
Description
도 1의 (a) 및 (b)는 본 발명이 적용되는 다이나믹형 RAM의 일실시예를 나타내는 개략 구성도,1A and 1B are schematic structural diagrams showing an embodiment of a dynamic RAM to which the present invention is applied;
도 2의 (a) 및 (b)는 도 1에 나타낸 반도체 칩의 중앙부에 설치되는 안정화 용량의 일실시예를 나타내는 구성도,2 (a) and 2 (b) are structural diagrams showing an embodiment of a stabilization capacitor provided in the center portion of the semiconductor chip shown in FIG. 1;
도 3은 본 발명에 관한 강압 전원회로의 일실시예를 나타내는 개략 회로도,3 is a schematic circuit diagram showing one embodiment of a step-down power supply circuit according to the present invention;
도 4의 (a) 및 (b)는 도 3에 나타낸 강압 전원회로를 구성하는 연산 증폭회로의 일실시예를 나타내는 회로도,4A and 4B are circuit diagrams showing one embodiment of an operational amplifier circuit constituting the step-down power supply circuit shown in FIG.
도 5는 본 발명이 적용된 반도체 기억장치의 일실시예를 나타내는 전체 메모리 칩의 구성도,5 is a configuration diagram of an entire memory chip showing an embodiment of a semiconductor memory device to which the present invention is applied;
도 6은 본 발명에 관한 다이나믹형 RAM의 일실시예를 나타내는 개략 레이아웃도,6 is a schematic layout showing one embodiment of a dynamic RAM according to the present invention;
도 7은 본 발명에 관한 다이나믹형 RAM의 다른 일실시예를 나타내는 개략 레이아웃도,7 is a schematic layout diagram showing another embodiment of the dynamic RAM according to the present invention;
도 8은 본 발명에 관한 다이나믹형 RAM의 센스앰프부를 중심으로 하여, 어드레스 입력에서 데이터 출력까지의 간략화된 일실시예를 나타내는 회로도이다.FIG. 8 is a circuit diagram illustrating a simplified embodiment of an address input to a data output centered on a sense amplifier unit of a dynamic RAM according to the present invention.
본 발명은 반도체 집적회로장치에 관한 것으로서, 예를 들면 반도체 칩의 중앙부에 주변회로 및 본딩패드를 배치하고, 외부단자에서 공급된 전원전압을 강압하여 상기 주변회로 등에 공급하는 전원회로를 구비한 다이나믹형 RAM(random access memory)의 상기 전원회로에 이용하여 유용한 기술에 관한 것이다.BACKGROUND OF THE
반도체 칩의 중앙부에 본딩패드와 그것에 대응하여 주변회로를 배치함과 동시에, 외부단자에서 공급된 전원전압을 강압하고, 상기 주변회로를 포함하는 내부회로에 공급하도록 한 다이나믹형 RAM의 예로서, 미국특허 No. 5602771이 있다. 이 공보의 다이나믹형 RAM에서는, 메모리 칩의 종횡(縱橫) 중앙부에 십(十)자 형태로 주변회로를 구성하는 영역을 설치하고, 이러한 십자형의 영역에 의해 4분할로 구획된 영역에 메모리 어레이를 배치하는 것이다. 그리고, 상기 십자형의 중앙부, 말하자면 메모리 칩의 중심부에도 X 디코더, Y 디코더용 어드레스 신호발생회로나 내부강압 전원회로 등이 배치된다.As an example of a dynamic RAM in which a bonding pad and a peripheral circuit are disposed in a central portion of a semiconductor chip, the power supply voltage supplied from an external terminal is stepped down, and the supply circuit is supplied to an internal circuit including the peripheral circuit. Patent No. There is 5602771. In the dynamic RAM of this publication, an area constituting a peripheral circuit in the form of a cross is provided in the longitudinal and horizontal centers of a memory chip, and the memory array is divided into areas divided into four sections by the cross area. To deploy. An X decoder, an address decoder for Y decoder, an internal step-down power supply circuit, and the like are also disposed in the center of the cross, that is, the center of the memory chip.
상기와 같이 메모리 칩의 종횡의 중앙부에 주변회로를 배치한 경우에는, 각각의 회로배열을 따라서 배선채널이 형성된다. 본원 발명자 등은, 본 발명에 앞서 메모리 칩의 단변(短邊)방향의 중앙부에는 용장회로(冗長回路) 등을 배치하고, 이러한 용장회로에 대한 신호경로로서 제2층째의 금속배선층을 사용한 배선채널을 형성하며, 메모리 칩의 장변(長邊)방향의 중앙부에는 어드레스 버퍼, 데이터 입출력 회로 등의 주변회로를 배치하고, 이러한 주변회로에 대한 신호경로로서 제3층째의 금속배선층을 사용한 배선채널을 형성하는 것을 생각하였다.In the case where the peripheral circuits are arranged in the vertical and horizontal center portions of the memory chip as described above, wiring channels are formed along the respective circuit arrangements. Prior to the present invention, the inventors of the present invention have arranged a redundant circuit or the like in the central portion of the short side of the memory chip, and uses a second wiring layer as the signal path for the redundant circuit. A peripheral circuit such as an address buffer, a data input / output circuit, etc. is disposed at the central portion of the long side of the memory chip, and a wiring channel using the third metal wiring layer is formed as a signal path for the peripheral circuit. I thought about doing.
상기와 같은 구성으로 하는 것에 의해, 각 회로를 구성하는 단위 논리회로 등을 제1층째의 금속배선층을 사용하여 형성하고, 각 논리회로간을 접속하는 배선을 그 상층에 형성된 배선채널을 사용함으로써 합리적인 회로 레이아웃을 실현할 수 있다. 그러나, 이렇게 하면 칩의 중앙부에서는, 상기 2개의 배선채널이 교차하는 부분이 형성되어, 상기 제1층째의 금속배선층만을 사용하여 회로를 형성하지 않으면 안된다.With the above structure, it is reasonable to form a unit logic circuit or the like constituting each circuit by using the metal wiring layer of the first layer, and to use wiring channels formed on the upper layer to connect the wirings between the logic circuits. The circuit layout can be realized. However, in this case, a portion where the two wiring channels cross each other is formed at the center of the chip, and a circuit must be formed using only the first metal wiring layer.
상기 제1층째의 금속배선층은, 그것을 형성한 후 열공정의 영향을 받기 어렵게 하기 위하여, 텅스텐(W) 등을 포함하는 고융점의 금속재료를 사용하는 것이고, 이러한 제1층째의 금속배선층을 사용한 배선에서는 비교적 저항값이 큰 것으로 되어 버린다. 예를 들면, 제1층째의 배선의 비저항은 제2층째의 배선의 비저항보다 크게 되는 경우가 있다. 따라서, 상기 제1층째의 금속배선층을 사용하여, 말하자면 전문기술이라는 배선 레이아웃에 의해 회로를 구성하여도, 비교적 큰 배선저항에 의해 고성능을 가진 회로를 얻는 것은 기대할 수 없다. 그래서, 본원 발명자 등은, 상기와 같이 2개의 배선채널이 교차하는 부분을 유용하게 이용하여 회로소자의 합리적인 배치를 실현하는 반도체 집적회로장치의 개발에 이르렀다.The metal wiring layer of the first layer is formed of a metal material of high melting point containing tungsten (W) or the like in order to make it difficult to be affected by the thermal process after formation thereof, and the wiring using the metal wiring layer of the first layer. In this case, the resistance value becomes relatively large. For example, the specific resistance of the wiring of the first layer may be larger than the specific resistance of the wiring of the second layer. Therefore, even if the circuit is constructed by the wiring layout of the technical expertise using the metal wiring layer of the first layer, it cannot be expected to obtain a circuit having high performance with relatively large wiring resistance. Therefore, the inventors of the present application have led to the development of a semiconductor integrated circuit device which realizes rational arrangement of circuit elements by utilizing the portion where two wiring channels intersect as described above.
본 발명의 목적은, 회로의 성능을 떨어뜨리지 않고, 회로소자의 합리적인 배치를 실현한 반도체 집적회로장치를 제공하는데 있다. SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor integrated circuit device in which a reasonable arrangement of circuit elements is realized without degrading the performance of the circuit.
본 발명의 상기 및 그 외의 목적과 신규한 특징은, 본 명세서의 기술 및 첨 부 도면으로부터 명백해질 것이다.The above and other objects and novel features of the present invention will become apparent from the description and the accompanying drawings.
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 아래와 같다. 즉, 반도체 칩에서의 제1 방향으로 연장되는 복수로 구성되는 제2층째의 금속배선층으로 이루어지는 제1 배선채널과, 상기 제1 방향과는 직교하는 제2 방향으로 연장되는 복수로 구성되는 제3층째의 금속배선층으로 이루어지는 제2 배선채널과, 외부단자에서 공급된 전원전압을 받아서 그것과 다른 전압을 형성하고, 안정화 용량을 구비한 내부 전원회로를 구비한 반도체 집적회로장치에 있어서, 상기 안정화 용량의 대부분을 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체 영역상에 형성된 캐패시터가 점유하도록 한다. Briefly, an outline of typical ones of the inventions disclosed in the present application will be described below. That is, a first wiring channel comprising a second metal wiring layer composed of a plurality of second layers extending in a first direction of the semiconductor chip, and a third consisting of a plurality extending in a second direction perpendicular to the first direction. A semiconductor integrated circuit device comprising a second wiring channel comprising a metal wiring layer of a layer and an internal power supply circuit which receives a power supply voltage supplied from an external terminal and forms a voltage different from that, and has a stabilization capacitance. Most of the portion occupies a capacitor formed on the semiconductor region where the metal wiring layers of the second and third layers intersect.
도 1의 (a) 및 (b)에는, 본 발명이 적용되는 다이나믹형 RAM의 일실시예의 개략 구성도가 나타나 있다. 동도에 있어서, 도 1의 (a)에는 확산층의 개략 레이아웃이 나타나고, 도 1의 (b)에는 개략 배선층 레이아웃이 나타나 있다. 동도면의 레이아웃은, 다이나믹형 RAM을 구성하는 각 회로 블럭 중, 그 주요부를 이해할 수 있도록 대표적인 부분이 나타나 있고, 그것이 공지의 반도체 집적회로의 제조기술에 의해 단결정 실리콘과 같은 1개의 반도체 기판상에서 형성된다.1 (a) and 1 (b) show a schematic configuration diagram of an embodiment of a dynamic RAM to which the present invention is applied. In FIG. 1A, a schematic layout of a diffusion layer is shown in FIG. 1A, and a schematic wiring layer layout is shown in FIG. 1B. The layout of the same figure shows a representative part of each circuit block constituting the dynamic RAM so as to understand the main part thereof, and it is formed on one semiconductor substrate such as single crystal silicon by a known semiconductor integrated circuit manufacturing technique. do.
이 실시예에서는, 특별히 제한되지 않지만, 메모리 어레이는 전체로서 4개로 나누어진다. 반도체 칩의 장변방향에 대하여 좌우로 나누어지고, 도 1의 (a)에 나타낸 바와 같이 장변방향의 중앙부분에 어드레스 입력회로, 데이터 입출력회로 및 도 1의 (b)에 나타낸 바와 같이 본딩패드 열과 제3층째의 배선층(M3)으로 이루어지 는 배선채널이 형성된다. 상기와 같은 장변방향의 중앙부에는, 상기 입출력 인터페이스회로 및 승압회로나 강압회로를 포함하는 전원회로 등이 설치된다. 그리고, 단변방향의 중앙부에는, 특별히 제한되지 않지만, 후술하는 바와 같이 용장회로가 설치되고, 이러한 용장회로가 형성되는 부분에는 제2층째의 금속층(M2)에 의한 배선채널이 형성된다.In this embodiment, although not particularly limited, the memory array is divided into four as a whole. As shown in (a) of FIG. 1, an address input circuit, a data input / output circuit, and a bonding pad row and a second bonding pad as shown in FIG. A wiring channel composed of the third wiring layer M3 is formed. In the central portion in the long side direction as described above, a power supply circuit including the input / output interface circuit, a boost circuit, and a step-down circuit is provided. The redundancy circuit is provided in the central portion in the short side direction as described below, and a wiring channel is formed by the second metal layer M2 in the portion where the redundant circuit is formed.
이 실시예에서는, 상기 제3층째의 배선채널과 제2층째의 배선채널이 교차하는 반도체 칩의 중앙부에는 안정화 용량을 형성하는 확산층이 형성된다. 이 안정화 용량은, 특별히 제한되지 않지만, 상기 주변회로의 동작전압을 형성하는 강압 전원회로의 안정화 용량으로서 사용된다. 상기 강압 전원회로는, 후술하는 바와 같이 복수 회로가 반도체 칩상의 장변방향 중앙부의 주변회로가 형성되는 부분에 분산하여 배치되고, 이러한 주변회로의 극간적(隙間的)인 반도체 영역을 활용하여 작은 용량치의 안정화 용량도 접속된다. 이들 분산하여 설치되는 안정화 용량은, 상기와 같이 한정된 반도체영역을 사용하는 것이기 때문에, 상기 칩 중앙부에 형성되는 안정화 용량에 비해서 작은 용량치로 된다. In this embodiment, a diffusion layer is formed in the central portion of the semiconductor chip where the wiring channel of the third layer and the wiring channel of the second layer intersect. This stabilization capacitance is not particularly limited, but is used as a stabilization capacitance of the step-down power supply circuit that forms the operating voltage of the peripheral circuit. In the step-down power supply circuit, as described later, a plurality of circuits are disposed in a portion where a peripheral circuit of a central portion in the long side direction of the semiconductor chip is formed, and a small capacitance is utilized by utilizing the intermittent semiconductor region of the peripheral circuit. Tooth stabilization capacity is also connected. Since these stabilization capacitances are distributed and use the semiconductor region defined as described above, the stabilization capacitance is smaller than the stabilization capacitance formed in the chip center portion.
상기와 같이 반도체 칩상의 비교적 길게 된 장변방향 중앙부에 주변회로가 형성되는 것이고, 상기와 같이 강압 전원회로를 복수개 분산시켜 배치함으로써, 주변회로가 동작시에 필요로 하는 전류가 비교적 짧은 거리의 배선경로를 통하여 공급되기 때문에 동작전압의 안정화를 도모할 수 있다. 이와 같은 강압전압을 공급하는 전원선으로서는, 특별히 제한되지 않지만, 상기 제3층째의 금속층(M3)을 사용하여 구성된다.As described above, a peripheral circuit is formed in a relatively long central region on the semiconductor chip, and a plurality of step-down power supply circuits are distributed and arranged as described above, so that the current required by the peripheral circuit during operation is relatively short. Since it is supplied through, the stabilization of the operating voltage can be achieved. Although it does not restrict | limit especially as a power supply line which supplies such a voltage drop, it is comprised using the said metal layer M3 of 3rd layer.
상기 주변회로는, 특별히 제한되지 않지만, 도 1의 (b)에 나타낸 본딩패드 열(列)을 사이에 두고, 도 1의 (a)에 나타낸 바와 같이 좌측의 비교적 큰 회로셀 열(列)은 입력회로나 프리디코더, 전원회로 등의 주변회로이고, 우측의 비교적 작은 회로셀 열은 출력회로를 구성하는 것이다.The peripheral circuit is not particularly limited, but the bonding pad row shown in FIG. 1B is interposed therebetween, and the relatively large circuit cell row on the left side is shown in FIG. It is a peripheral circuit such as an input circuit, a predecoder, a power supply circuit, or the like, and a relatively small circuit cell column on the right constitutes an output circuit.
상술한 바와 같이 반도체 칩의 장변방향에 대하여 좌우로 2개, 반도체 칩의 단변방향에 대하여 상하로 2개씩 나누어진 4개로 이루어진 메모리 어레이가 배치된다. 메모리 어레이는 후술하는 바와 같이, 그 장변방향의 중앙부분에 메인로우 디코더(main row decorder) 영역과 메인워드 드라이버(main word driver)가 배치되고, 이른바 계층(階層)워드선(또는 분할워드선) 방식이 채용된다. 또한, 비트선도 복수로 분할되어 구성된다. 이 결과, 상기 메모리 어레이의 각각은 복수의 서브어레이로 분할되어 구성된다.As described above, four memory arrays are arranged, which are divided into two from side to side in the long side direction of the semiconductor chip and two up and down in the short side direction of the semiconductor chip. As will be described later, a main row decoder area and a main word driver are disposed in a central portion of the long side direction, and so-called hierarchical word lines (or divided word lines). Method is adopted. The bit line is also divided into a plurality of pieces. As a result, each of the memory arrays is divided into a plurality of subarrays.
도 2의 (a) 및 도 2의 (b)에는, 상기 반도체 칩의 중앙부에 설치되는 안정화 용량의 구성도가 나타나 있다. 도 2의 (a)에는 평면구성이 나타나고, 도 2의 (b)에는 단면구성이 나타나 있다. 특별히 제한되지 않지만, P형 기판(PSUB)상에 N형 웰영역(NWELL)이 형성되고, MOS 용량의 다른 한쪽의 전극으로서 사용된다. 결국, 디플리션모드(depletion mode)의 MOS 용량이 구성된다. 이 N형 웰영역(NWELL)의 주변부에는 N채널형 MOSFET의 소스, 드레인영역을 구성하는 N+형 확산층(L)이 형성되고, 이러한 N+형 확산층(L)에 콘택트부(LCNT)를 설치하여 안정화 용량의 한쪽의 전극으로서, 예를 들면 회로의 접지전위를 공급한다. 2 (a) and 2 (b) show configuration diagrams of stabilization capacitances provided in the central portion of the semiconductor chip. A planar configuration is shown in Fig. 2A, and a cross-sectional configuration is shown in Fig. 2B. Although not particularly limited, an N-type well region NWELL is formed on the P-type substrate PSUB and used as the other electrode of the MOS capacitance. As a result, the MOS capacity of the depletion mode is configured. An N + type diffusion layer L constituting a source and a drain region of an N-channel MOSFET is formed in the periphery of the N type well region NWELL, and a contact portion LCNT is provided in the N + type diffusion layer L to stabilize it. As the one electrode of the capacitor, for example, the ground potential of the circuit is supplied.
상기 N형 웰영역(NWELL)의 표면에는 MOSFET의 게이트 절연막과 같은 공정에 서 형성된 절연막이 형성되고, 이들을 유전체로서 사용한다. 상기 절연막상에는 MOSFET의 게이트 전극과 같은 공정에서 형성된 도전성 폴리실리콘층(FG)이 형성되어, 상기 안정화 용량의 다른 한쪽의 전극으로서 사용된다. 이 도전성 폴리실리콘층(FG)에 대해서는 콘택트부(FCNT)가 설치되고, 예를 들면 강압 전원회로의 출력단자에 접속되어 강압전압(VPRERI)이 공급된다.An insulating film formed in the same process as the gate insulating film of the MOSFET is formed on the surface of the N-type well region NWELL, and these are used as the dielectric. The conductive polysilicon layer FG formed in the same process as the gate electrode of the MOSFET is formed on the insulating film, and is used as the other electrode of the stabilization capacitance. For this conductive polysilicon layer FG, a contact portion FCNT is provided, for example, connected to the output terminal of the step-down power supply circuit and supplied with the step-down voltage VPRERI.
이 실시예의 안정화용 용량은, 특별히 제한되지 않지만, 상기 제1 배선채널과 제2 배선채널의 교차부에 있어서, 주변회로와의 관계에서 430㎛ ×425㎛ 의 크기와, 400㎛ ×315㎛ 와 같은 크기로 형성된다. 1㎛ ×1㎛ 에 의해 약 5fF의 용량치를 얻을 수 있기 때문에, 상기와 같은 크기의 안정화 용량에서는 대략 730㎛ ×400㎛ 이기 때문에, 약 1460pF의 용량치의 캐패시터를 얻을 수 있다. 이에 비해서 도시하지 않지만, 상기 주변회로에 분산하여 적절히 설치되는 안정화용 용량의 용량치는 대략 980pF이고, 출력회로에 분산하여 적절히 설치되는 안정화용 용량은 대략 100pF이다. 이 예에서는, 반도체 칩의 중앙부에 형성되는 안정화 용량은 전체의 절반 이상으로 되는 것이다.The stabilization capacity of this embodiment is not particularly limited, but at the intersection of the first wiring channel and the second wiring channel, the size of 430 μm × 425 μm, 400 μm × 315 μm and It is formed in the same size. Since a capacitance value of about 5 fF can be obtained by 1 µm x 1 µm, a capacitor having a capacitance value of about 1460 pF can be obtained because it is approximately 730 µm x 400 µm at the stabilization capacity of the size as described above. On the other hand, although not shown, the capacitance value of the stabilization capacity distributed in the peripheral circuit and properly installed is approximately 980 pF, and the stabilization capacity distributed and properly installed in the output circuit is approximately 100 pF. In this example, the stabilization capacitance formed in the central portion of the semiconductor chip is at least half of the total.
도 3에는, 본 발명에 관한 강압 전원회로의 일실시예의 개략 회로도가 나타나 있다. 이 실시예에서는 연산 증폭회로(OP)의 비반전 입력(+)에 기준전압(VLRERI)을 공급하고, 그 출력신호를 가변저항으로서 작용하는 P채널형 출력 MOSFET(Q16)의 게이트에 공급한다. 이 MOSFET(Q16)의 드레인은 전원전압(VDD)에 접속되고, 소스와 회로의 접지전위와의 사이에 분압회로를 구성하는 P채널형 MOSFET(Q17, Q18)이 접속된다. 상기 저항소자로서 작용하는 MOSFET(Q17, Q18)에서 형성된 분압출력은, 상기 연산 증폭회로(OP)의 반전입력(-)에 공급된다. 이것에 의해, 상기 가변 저항소자로서 동작하는 MOSFET(Q16)은, 상기 분압된 전압과 상기 기준전압(VLPERI)이 일치하도록 게이트 전압이 공급된다.3 shows a schematic circuit diagram of an embodiment of a step-down power supply circuit according to the present invention. In this embodiment, the reference voltage VLRERI is supplied to the non-inverting input (+) of the operational amplifier circuit OP, and the output signal is supplied to the gate of the P-channel output MOSFET Q16 serving as a variable resistor. The drain of the MOSFET Q16 is connected to the power supply voltage VDD, and the P-channel MOSFETs Q17 and Q18 constituting the divided circuit are connected between the source and the ground potential of the circuit. The divided output formed by the MOSFETs Q17 and Q18 serving as the resistance element is supplied to the inverting input (−) of the operational amplifier circuit OP. As a result, the MOSFET Q16 operating as the variable resistance element is supplied with a gate voltage such that the divided voltage and the reference voltage VLPERI coincide.
상기 MOSFET(Q16)의 드레인이 출력단자로 되어 강압전압(VPERI)이 형성된다. 이 출력단자에는, 상기 강압전압(VPERI)을 안정화시키는 안정화 용량 (1), (2) 및 (3)이 접속된다. 상기 안정화 용량 (1)은 상기 도 1에 나타낸 바와 같이 반도체 칩의 중심부(제1과 제2 배선채널의 교차부)에 형성된 것이고, 안정화 용량 (2)는 상기 주변회로의 극간에 형성된 것이며, 안정화 용량 (3)은 상기 출력회로의 극간에 형성된 것이다. The drain of the MOSFET Q16 becomes an output terminal to form a step-down voltage VPERI. Stabilization capacitors (1), (2), and (3) for stabilizing the step-down voltage VPERI are connected to this output terminal. The
상기 연산 증폭회로(OP)는 제어회로에 의해 제어된다. 연산 증폭회로(OP)는, 다음에 설명하는 바와 같이 정상적으로 동작하는 것과, 주변회로가 동작상태로 된 경우에 선택적으로 동작하는 것의 2종류로 구성된다. 상기 제어회로는, 상기 주변회로가 동작상태로 된 경우에 동작신호를 형성하는 것이다. 또한, 상기 선택적으로 동작하는 연산 증폭회로는 반도체 칩에서 복수개가 분산하여 배치된다.The operational amplifier circuit OP is controlled by a control circuit. The operational amplifier circuit OP is composed of two types, which are normally operated as described below, and selectively operated when the peripheral circuit is brought into an operation state. The control circuit forms an operation signal when the peripheral circuit is brought into an operating state. In addition, a plurality of the selectively operated operational amplifier circuits are arranged in a plurality of semiconductor chips.
도 4의 (a) 및 (b)에는, 상기 강압 전원회로를 구성하는 연산 증폭회로의 일실시예의 회로도가 나타나 있다. 동도 4의 (a)에는, 대기시 사용되는 연산 증폭회로가 나타나고, 동도 4의 (b)에는 동작시 사용되는 연산 증폭회로가 나타나 있다. 동도 4의 (a)의 대기시 사용되는 연산 증폭회로에서는, CMOS 구성의 입력회로 및 주변회로 등에서의 강압전압(VPERI)의 누설(leak)전류와 같은 비교적 작은 전류를 보충하도록 작은 전류공급능력으로 충분한 것이므로, 동도면과 같이 N채널형 MOSFET의 차동 MOSFET(Q1, Q2)과 그 공통 소스와 회로의 접지전위와의 사이에 소스-드레인 경로가 접속되고, 게이트에 기준전압(Vref)이 공급됨으로써 정전류를 흘리도록 된 N채널형 전류원 MOSFET(Q5)과, 상기 MOSFET(Q1, Q2)의 드레인과 전원전압(VDD)의 사이에 설치되고, 전류미러 형태로 되는 것에 의해 액티브 부하회로를 구성하는 P채널형 MOSFET(Q3, Q4)으로 이루어지는 차동회로와, 상기 차동회로의 출력신호를 받는다. P채널형 출력 MOSFET(Q6)과, 그 드레인과 회로의 접지전위와의 사이에 설치되고, 부하회로와 귀환회로를 구성하는 저항(R1, R2)으로 구성된다. 4A and 4B show a circuit diagram of an embodiment of the operational amplifier circuit constituting the step-down power supply circuit. In Fig. 4A, an operational amplifier circuit used in standby is shown, and in Fig. 4B, an operational amplifier circuit used in operation is shown. In the operational amplifier circuit used in the standby state of Fig. 4A, a small current supply capability is provided to compensate for relatively small currents such as leakage currents of the voltage drop (VPERI) in the input circuit and peripheral circuit of the CMOS configuration. Since it is sufficient, the source-drain path is connected between the differential MOSFETs Q1 and Q2 of the N-channel MOSFET and its common source and the ground potential of the circuit as shown in the diagram, and the reference voltage Vref is supplied to the gate. An N-channel type current source MOSFET Q5 which allows a constant current to flow, and is provided between the drains of the MOSFETs Q1 and Q2 and the power supply voltage VDD, and forms a current mirror to form an active load circuit. A differential circuit consisting of channel MOSFETs Q3 and Q4 and an output signal of the differential circuit are received. The P-channel output MOSFET Q6 is provided between its drain and the ground potential of the circuit, and is composed of resistors R1 and R2 constituting the load circuit and the feedback circuit.
상기 차동 MOSFET(Q1)의 게이트에는 기준전압(VLPERI)이 인가되고, 상기 출력 MOSFET(Q6)의 드레인으로부터 강압전압(VPERI)이 출력된다. 상기 저항(R1, R2)에서 형성된 분압전압이, 상기 귀환전압으로서 상기 차동 MOSFET(Q2)의 게이트에 공급된다. 이 실시예에서는, 상기 저항(R1, R2)의 저항치를 같게 형성함으로써, 연산 증폭회로에서는, 상기 기준전압(VLPERI)과 강압전압(VPERI)의 1/2로 분할된 귀환전압이 같게 되도록 상기 출력 MOSFET(Q6)을 제어하므로, 상기 1/2로 된 기준전압(VLPERI)를 사용하여, 그 2배로 전압 증폭된 강압전압(VPERI)을 형성할 수 있다. 이와 같이 출력전압(VLPERI)에 대해서 1/2의 정전압(VLPERI)을 사용하여 차동회로를 동작시키도록 함으로써, 차동회로를 고감도 영역에서 동작시킬 수 있다. 또한, 저항(R1, R2)은 상기와 같이 2개의 MOS 트랜지스터의 다이오드 접속에 의해서도 실현할 수 있다.The reference voltage VLPERI is applied to the gate of the differential MOSFET Q1, and the step-down voltage VPERI is output from the drain of the output MOSFET Q6. The divided voltage formed by the resistors R1 and R2 is supplied to the gate of the differential MOSFET Q2 as the feedback voltage. In this embodiment, the resistance values of the resistors R1 and R2 are made the same so that in the operational amplifier circuit, the output such that the feedback voltage divided by 1/2 of the reference voltage VLPERI and the step-down voltage VPERI are equal. Since the MOSFET Q6 is controlled, it is possible to form the voltage-amplified step-down voltage VPERI doubled by using the reference voltage VLPERI of 1/2. As such, the differential circuit can be operated in the high sensitivity region by using the constant voltage VLPERI of 1/2 with respect to the output voltage VLPERI. In addition, the resistors R1 and R2 can also be realized by diode connection of two MOS transistors as described above.
동작시 사용되는 연산 증폭회로에서는, 상기와 같이 입력회로나 어드레스 디코더 등의 어드레스 선택회로의 동작전류에 알맞은 비교적 큰 전류를 효율 좋게 형 성하도록 하기 위해, 동도와 같이 N채널형 MOSFET의 차동 MOSFET(Q7, Q8), 그 공통 소스와 회로의 접지전위와의 사이에 소스-드레인 경로가 접속되고, 게이트에 동작 제어신호(φOP)가 공급됨으로써 동작시에만 동작전류를 흘리도록 된 N채널형 전류원 MOSFET(Q9)과, 상기 MOSFET(Q1, Q2)의 드레인과 전원전압(VDD)의 사이에 각각 다이오드 형태로 된 P채널형 MOSFET(Q10과 Q12)이 설치된다. In the operational amplifier circuit used in the operation, in order to efficiently form a relatively large current suitable for the operating current of the address selection circuit such as the input circuit or the address decoder as described above, the differential MOSFET of the N-channel MOSFET ( Q7, Q8), an N-channel current source MOSFET in which a source-drain path is connected between the common source and the ground potential of the circuit, and the operation control signal φOP is supplied to the gate to flow the operation current only during operation. P-channel MOSFETs Q10 and Q12 in the form of diodes are respectively provided between Q9 and the drains of the MOSFETs Q1 and Q2 and the power supply voltage VDD.
상기 차동 MOSFET(Q7, Q8)의 드레인 출력신호는, 다음의 출력 구동회로를 통해서 출력 MOSFET(Q16)의 게이트에 전달된다. 상기 한쪽의 차동 MOSFET(Q7)의 드레인 전류는, 상기 P채널형 MOSFET(Q10)과 P채널형 MOSFET(Q11)으로 이루어지는 전류미러 회로를 통하여 다이오드 형태로 된 N채널형 MOSFET(Q14)에 공급된다. 이 MOSFET(Q14)의 소스는 회로의 접지전위에 접속된다. 상기 MOSFET(Q14)에는, 전류미러형태로 된 N채널형 MOSFET(Q15)이 설치된다. 상기 다른 한쪽의 차동 MOSFET (Q8)의 드레인 전류는, 상기 P채널형 MOSFET(Q12)과 P채널형 MOSFET(Q13)으로 이루어지는 전류미러 회로를 통하여 상기 MOSFET(Q15)의 드레인에 공급된다.The drain output signals of the differential MOSFETs Q7 and Q8 are transmitted to the gate of the output MOSFET Q16 through the following output driving circuit. The drain current of the one differential MOSFET Q7 is supplied to the N-channel MOSFET Q14 in a diode form through a current mirror circuit consisting of the P-channel MOSFET Q10 and the P-channel MOSFET Q11. . The source of this MOSFET Q14 is connected to the ground potential of the circuit. The MOSFET Q14 is provided with an N-channel MOSFET Q15 in the form of a current mirror. The drain current of the other differential MOSFET Q8 is supplied to the drain of the MOSFET Q15 through a current mirror circuit composed of the P-channel MOSFET Q12 and the P-channel MOSFET Q13.
상기 P채널형 MOSFET(Q13, Q15)의 공통 접속된 드레인 전압이 구동전압으로서 P채널형 출력 MOSFET(Q16)의 게이트에 공급된다. 이 구성에서는, 상기 차동 MOSFET(Q7, Q8)의 드레인 전류의 차분에 따른 전류에 의해 출력 MOSFET(Q16)의 게이트 용량이 충·방전되어 구동전압이 형성된다. 그 때문에 출력 MOSFET(Q16)의 게이트에 공급되는 구동전압은, 대략 전원전압(VDD)으로부터 회로의 접지전위와 같이 큰 신호진폭으로 되고, 출력 MOSFET(Q16)의 게이트에 인가되는 구동전압의 다이나믹 레인지가 크게 되어, 출력 MOSFET(Q16)에서 큰 구동전류를 형성할 수 있다.Commonly connected drain voltages of the P-channel MOSFETs Q13 and Q15 are supplied to the gate of the P-channel output MOSFET Q16 as a driving voltage. In this configuration, the gate capacitance of the output MOSFET Q16 is charged and discharged by the current according to the difference of the drain currents of the differential MOSFETs Q7 and Q8 to form a driving voltage. Therefore, the driving voltage supplied to the gate of the output MOSFET Q16 becomes a large signal amplitude from the power supply voltage VDD such as the ground potential of the circuit, and the dynamic range of the driving voltage applied to the gate of the output MOSFET Q16. Becomes large, and a large drive current can be formed in the output MOSFET Q16.
상기 차동 MOSFET(Q7)의 게이트에는 기준전압(VLPERI)이 인가되고, 상기 출력 MOSFET(Q16)의 드레인으로부터 강압전압(VPERI)이 출력된다. 이 출력 MOSFET (Q16)의 드레인측에 설치된 저항(R3, R4)에서 형성된 분압전압이, 상기 귀환전압으로서 상기 차동 MOSFET(Q8)의 게이트에 공급된다. 이 실시예에서는, 상기 저항 (R3, R4)의 저항치를 같게 형성함으로써, 연산 증폭회로에서는 상기 기준전압(VLPERI)과 강압전압(VPERI)의 1/2로 분할된 귀환전압이 같게 되도록 상기 출력 MOSFET(Q16)을 제어하므로, 상기 1/2로 된 기준전압(VLPERI)을 사용하여, 그 2배로 전압증폭된 강압전압(VPERI)을 형성할 수 있다. 또한, 상기 저항(R3, R4)은 상기 도 3과 같이 2개의 MOS 트랜지스터(Q17, Q18)와 같이 다이오드 접속에 의해서도 실현할 수 있다.The reference voltage VLPERI is applied to the gate of the differential MOSFET Q7, and the step-down voltage VPERI is output from the drain of the output MOSFET Q16. The divided voltage formed by the resistors R3 and R4 provided on the drain side of the output MOSFET Q16 is supplied to the gate of the differential MOSFET Q8 as the feedback voltage. In this embodiment, by forming the resistance values of the resistors R3 and R4 equal, the output MOSFET is equalized in the operational amplifier circuit so that the feedback voltage divided by 1/2 of the reference voltage VLPERI and the step-down voltage VPERI is equal. Since Q16 is controlled, it is possible to form the voltage-amplified step-down voltage VPERI doubled by using the reference voltage VLPERI of 1/2. The resistors R3 and R4 can also be realized by diode connection as in the two MOS transistors Q17 and Q18 as shown in FIG.
상기와 같이 동작시 사용되는 연산 증폭회로는, 상기와 같이 큰 신호진폭으로 출력 MOSFET(Q16)을 구동하므로 큰 출력 전류를 얻을 수 있는 반면, 차동회로의 전류원 MOSFET(Q9)에서 형성된 동작전류와 같은 전류가 출력 구동회로에 흐르므로, 예를 들면 MOSFET(Q5, Q9)에 흐르는 전류가 같아도, 도 4의 (a)와 같은 연산 증폭회로의 2.5배의 전류가 흘러 버린다. 이와 같이, 도 4의 (b)는 도 4의 (a)에 비해 본질적으로 소비전류가 크다. 이 때문에, 상기 제어신호(φOP)에 의해 상기와 같이 대응하는 주변회로의 동작시에 맞추어 간헐적 또는 선택적으로 동작하게 된다.The operational amplifier circuit used in the operation as described above can drive the output MOSFET Q16 with a large signal amplitude as described above, so that a large output current can be obtained, while the same as the operating current formed in the current source MOSFET Q9 of the differential circuit. Since the current flows through the output driving circuit, even if the current flowing through the MOSFETs Q5 and Q9 is the same, for example, 2.5 times as much current as the operational amplifier circuit shown in Fig. 4A flows. As shown in FIG. 4B, the current consumption is substantially larger than that of FIG. 4A. For this reason, the control signal φ OP is intermittently or selectively operated in accordance with the operation of the corresponding peripheral circuit as described above.
도 5에는, 본 발명이 적용된 반도체 기억장치의 일실시예의 전체 메모리 칩의 구성도가 나타나 있다. 동도에는, 대표로서 입력회로와 주변회로에 대응한 강압 전원회로(1∼6)와 같이 복수개와, 비동작시 사용되는 강압 전원회로(7)가 대표 로서 예시적으로 나타나 있다. 상기 비동작시 사용되는 강압 전원회로(Stby)(7)는 상기와 같이 1개가 설치된다.Fig. 5 shows a schematic diagram of an entire memory chip of one embodiment of a semiconductor memory device to which the present invention is applied. In the figure, a plurality of step-down
메모리 어레이부가, 동도와 같이 4개의 메모리 뱅크(Bank0∼3)로 나누어진 경우, 특별히 제한되지 않지만, 1개의 메모리 뱅크(Bank0)가 선택된 경우, 중심부의 전압 구동회로(1, 2)와 단부의 전압 구동회로(3)가 동작 제어신호(φOP1, φOPB0)에 의해 동작상태로 되어 전류공급을 행한다. 이와 같이 인접하여 설치되는 전압 구동회로로부터의 전류공급을 행함으로써, 전원선에서의 전압 손실을 최소로 억제하여 동작전압의 안정화를 도모할 수 있다. 이 때, 메모리 뱅크 1 내지 3에 대응하여 설치되는 단부의 전압 구동회로(4∼6)는 비동작 상태로 되는 것에 의해 소비전류를 저감시킨다.The memory array unit is not particularly limited in the case where the memory array unit is divided into four memory banks Bank0 to 3 as shown in the same figure, but when one memory bank Bank0 is selected, the
리프레시 동작시에 있어서 2개의 메모리 뱅크, 예를 들면 Bank0과 1에서 동시에 리프레시 동작이 행해지는 경우, 중심부의 전압 구동회로(1, 2)와 단부의 전압 구동회로(3, 4)가 동작 제어신호(φOP1, φOPB0, φOPB1)에 의해 동작 상태로 되어 전류공급을 행한다. 리프레시 동작시에 있어서 4개의 메모리 뱅크(Bank)0∼3이 동시에 리프레시 동작이 행해지는 경우, 동작 제어신호(φOP1, φOPB0∼φOPB3)에 의해 전체의 전압 구동회로(1∼6)가 동작상태로 되어 전류공급을 행하도록 된다. 이와 같이 전압 구동회로(1∼6)의 동작과 유사하고, 상기 메모리 뱅크(Bank)0∼3에 대응하여 설치되는 센스앰프의 동작전압(VDL)을 형성하는 도시하지 않은 강압 전원회로도 상기 주변회로에 대응한 강압 전원회로(1∼6)와 마찬가지로 복수개가 설치되어 상기와 같이 제어된다.When the refresh operation is performed simultaneously in two memory banks, for example, Bank0 and 1, during the refresh operation, the
상기 센스앰프에 동작전압(VDL)을 공급하는 강압 전원회로도, 상기 도 4에 나타낸 주변회로용 강압 전원회로와 마찬가지로 형성된다. 결국 도 4에 있어서, 기준전압(VLDL)은 상기 센스앰프용 전원전압(VDL)에 따른 기준전압이고, 이러한 기준전압(VLDL)을 공급함으로써, 그것에 따른 강압전압(VDL)을 형성할 수 있다. 예를 들면 전원전압(VDD)이 3.3V일 때, 상기 주변회로용 내부 강압전압은 2.5V로 되어, 상기 센스앰프용 내부 강압전압(VDL)은 2.0V로 된다.The step-down power supply circuit for supplying the operating voltage VDL to the sense amplifier is also formed similarly to the step-down power supply circuit for the peripheral circuit shown in FIG. As a result, in FIG. 4, the reference voltage VLDL is a reference voltage corresponding to the sense amplifier power supply voltage VDL, and by supplying the reference voltage VLDL, the step-down voltage VDL can be formed. For example, when the power supply voltage VDD is 3.3V, the internal step-down voltage for the peripheral circuit is 2.5V, and the internal step-down voltage VDL for the sense amplifier is 2.0V.
도 6에는, 본 발명에 관한 다이나믹형 RAM의 일실시예의 개략 레이아웃도가 나타나 있다. 이 실시예에서는, 메모리 어레이는 상기와 같이 전체로서 4개로 나누어진다. 반도체 칩의 장변방향을 따라 상하로 2개, 좌우로 2개씩의 메모리 어레이가 분할되어 설치되고, 상기와 같이 상기 칩의 장변방향을 따라 중앙부분에 어드레스 입력회로, 데이터 입출력회로 및 본딩패드 열로 이루어지는 입출력 인터페이스회로(PERI) 등이 설치된다. 상기 메모리 어레이의 상기 중앙측에는 메인앰프(MA)가 배치된다.Fig. 6 shows a schematic layout diagram of an embodiment of the dynamic RAM according to the present invention. In this embodiment, the memory array is divided into four as a whole as described above. Two memory arrays are divided up and down and left and right along the long side direction of the semiconductor chip, and the address input circuit, the data input / output circuit, and the bonding pad column are formed at the center along the long side direction of the chip as described above. An input / output interface circuit (PERI) or the like is provided. The main amplifier MA is disposed at the center side of the memory array.
상술한 바와 같이 반도체 칩의 장변방향을 따라 상하로 2개와, 좌우로 2개 씩으로 나누어져 합계 4개로 이루어진 각 메모리 어레이에 있어서, 장변방향에 대해서 좌우방향의 중간부에 X계 프리 디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리 디코더회로(COLPDC) 및 구제회로(COLRED)가 통합하여 배치된다. 결국, 상기 4개의 메모리 어레이에 각각 대응해서, 상기 X계 프리 디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리 디코더회로(COLPDC) 및 구제회로(COLRED)가 상기 좌우 2개씩 설치된 메모리 어레이에 대응하여 2쌍씩 나누어 설치된다.As described above, in each memory array which is divided into two in the vertical direction and two in the left and right sides along the long side direction of the semiconductor chip, and a total of four, the X-based predecoder circuit (ROWPDC) in the middle in the left and right direction with respect to the long side direction. ) And the relief circuit ROWRED, the Y-based predecoder circuit COLPDC, and the relief circuit COLRED are integrated. As a result, the memory array in which the X-based predecoder circuit ROWPDC, the relief circuit ROWRED, the Y-based predecoder circuit COLPDC, and the relief circuit COLRED are provided in the left and right sides corresponding to the four memory arrays, respectively. Correspondingly, two pairs are installed.
상기 메모리 어레이의 상기 중간부분을 따라서 상기와 같이 메인워드 드라이버 영역(MWD)이 형성되며, 각각의 메모리 어레이에 대응하여 하방, 상방측으로 연장하도록 설치된 메인워드선을 각각이 구동하게 된다. 이 구성에서는, 상기와 같은 서브어레이를 사용한 경우에는, 16개의 서브어레이를 관통하도록 메인워드선이 연장된다. 그리고, 상기 메모리 어레이에 있어서, 상기 칩 중앙부분과는 반대측의 칩 주변측에 Y 디코더(YDC)가 설치된다. 결국, 이 실시예에 있어서는, 상기 중앙측에 배치된 메인앰프(MA)와 주변측에 배치된 Y 디코더(YDC)에 의해 상기 4분할되어 이루어지는 각 메모리 어레이가 각각 끼워지도록 배치되는 것이다. 이 경우에는, 상기와 같이 칩 중앙부에는 종(縱)방향과 횡(橫)방향으로 연장되는 배선채널이 교차하는 부분이 발생하고, 그곳에 안정화 용량(C)이 형성된다. 또한, 상기와 같이 주변회로 등의 극간에도 분산하여 작은 용량치의 안정화 용량이 적절히 설치된다.A main word driver region MWD is formed along the middle portion of the memory array as described above, and each of the main word lines installed to extend downward and upward in correspondence with each memory array is driven. In this configuration, when the subarray described above is used, the main word line extends to penetrate the 16 subarrays. In the memory array, a Y decoder (YDC) is provided on the chip peripheral side opposite to the chip center portion. As a result, in this embodiment, each of the four divided memory arrays is arranged so as to be sandwiched by the main amplifier MA disposed on the center side and the Y decoder YDC disposed on the peripheral side. In this case, as described above, a portion where the wiring channel extending in the longitudinal direction and the transverse direction intersects in the chip central portion, whereby the stabilization capacitor C is formed. Further, as described above, the stabilization capacity of the small capacitance value is appropriately provided by dispersing even between the poles of the peripheral circuit and the like.
상기 메모리 어레이에 있어서, 특별히 제한되지 않지만, 상기 칩 중앙부분과는 반대측의 칩 주변측에 Y 디코더(YDC)가 설치된다. 이 실시예에서는, 상기 중앙측에 배치된 메인앰프(MA)와 주변측에 배치된 Y 디코더(YDC)에 의해 상기 4분할 되어 있는 각 메모리 어레이가 끼워지도록 배치되는 것이다.In the memory array, although not particularly limited, a Y decoder (YDC) is provided on the chip peripheral side opposite to the chip center portion. In this embodiment, each of the four divided memory arrays is arranged by the main amplifier MA arranged at the center side and the Y decoder YDC arranged at the peripheral side.
상기 메모리 어레이는, 복수의 서브어레이(15)로 분할된다. 그 1개를 확대하여 나타내고 있는 바와 같이, 이러한 서브어레이(15)는 그것을 사이에 두도록 배치된 센스앰프 영역(16), 서브워드 드라이버 영역(17)에 둘러싸여져 형성된다. 상기 센스 앰프영역(16)과 상기 서브워드 드라이버 영역(17)의 교차부는 교차영역(18)으로 된다. 상기 센스앰프 영역(16)에 설치되는 센스앰프는 셰어드 센스(shared sense) 방식으로 구성되며, 메모리셀 어레이의 양단에 배치되는 센스앰프를 제외하고, 센스앰프를 중심으로 하여 좌우에 상보 비트선이 설치되고, 좌우 어느 하나의 서브어레이(15)의 상보 비트선에 선택적으로 접속된다.The memory array is divided into a plurality of
도 7에는, 본 발명에 관한 다이나믹형 RAM의 다른 일실시예의 개략 레이아웃도가 나타나 있다. 이 실시예에서는 특별히 제한되지 않지만, 메모리 어레이는 전체로서 8개로 나누어진다. 반도체 칩의 장변방향을 따라 상하로 4개, 좌우로 2개씩 메모리 어레이가 분할되어 설치되고, 상기 칩의 장변방향을 따라 중앙부분에 어드레스 입력회로, 데이터 입출력회로 및 본딩패드 열로 이루어지는 입출력 인터페이스회로 등의 주변회로(PERI) 등이 설치된다. 상기 메모리 어레이의 상기 중앙측에는 메인앰프(MA)가 배치된다.Fig. 7 shows a schematic layout diagram of another embodiment of the dynamic RAM according to the present invention. Although not particularly limited in this embodiment, the memory array is divided into eight as a whole. Memory arrays are divided into four vertically and two horizontally along the long side of the semiconductor chip, and an input / output interface circuit including an address input circuit, a data input / output circuit, and a bonding pad column in a central portion along the long side of the chip. Peripheral circuit (PERI) is installed. The main amplifier MA is disposed at the center side of the memory array.
상술한 바와 같이 반도체 칩의 장변방향을 따라 상하로 2개씩 4개와, 좌우로 2개씩으로 나누어져 합계 8개로 이루어지는 각 메모리 어레이에 있어서, 장변방향에 대해서 좌우 방향의 중간부에 X계 프리 디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리 디코더회로(COLPDC) 및 구제회로(COLRED)가 배치된다. 상기 메모리 어레이의 상기 중간부분을 따라서 메인워드 드라이버 영역(MWD)이 형성되고, 각각의 메모리 어레이에 대응하여 하방, 상방측으로 연장되도록 설치된 메인워드선을 각각이 구동하게 된다.As described above, in each of the memory arrays divided into four up and down and two left and right along the long side direction of the semiconductor chip and eight in total, the X-based predecoder circuit is provided in the middle of the left and right direction with respect to the long side direction. ROWPDC and a relief circuit ROWRED, a Y-based predecoder circuit COLPDC, and a relief circuit COLRED are arranged. A main word driver region MWD is formed along the middle portion of the memory array, and each of the main word lines installed to extend downward and upward in correspondence with each memory array is driven.
상기 메모리 어레이에 있어서, 특별히 제한되지 않지만, 상기 칩 중앙부분과는 반대측의 칩 주변측에 Y 디코더(YDC)가 설치된다. 이 실시예에서는, 상기 중앙 측에 배치된 메인앰프(MA)와 주변측에 배치된 Y 디코더(YDC)에 의해 상기 8분할되어 이루어지는 각 메모리 어레이가 끼워지도록 배치된다. 상기 각 메모리 어레이는, 상기와 같이 복수의 서브어레이로 분할된다. 이러한 서브어레이는 그것을 사이에 두도록 배치된 센스앰프 영역, 서브워드 드라이버 영역에 둘러싸여져 형성된다. 상기 센스앰프 영역과 상기 서브워드 드라이버 영역의 교차부는 교차영역으로 된다. In the memory array, although not particularly limited, a Y decoder (YDC) is provided on the chip peripheral side opposite to the chip center portion. In this embodiment, each of the eight divided memory arrays is arranged by the main amplifier MA arranged at the center side and the Y decoder YDC arranged at the peripheral side. Each memory array is divided into a plurality of subarrays as described above. Such a subarray is formed surrounded by a sense amplifier region and a subword driver region disposed therebetween. An intersection of the sense amplifier area and the subword driver area becomes an intersection area.
상술한 바와 같이 반도체 칩의 장변방향을 따라서 4개씩으로 나누어진 메모리 어레이는, 2개씩 쌍으로 되어 배치된다. 이와 같이 2개씩 쌍으로 되어 배치된 2개의 메모리 어레이는, 그 중간부분에 X계 프리 디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리 디코더회로(COLPDC) 및 구제회로(COLRED)가 배치된다. 결국, 상기 X계 프리 디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리 디코더회로(COLPDC) 및 구제회로(COLRED)를 중심으로 하여 메모리 어레이가 상하로 배치된다. 상기 메인워드 드라이버(MWD)는, 상기 1개의 메모리 어레이를 관통하도록 칩 장변방향으로 연장되는 메인워드선의 선택신호를 형성한다. 또한, 상기 메인워드 드라이버(MWD)에 서브워드 선택용 드라이버도 설치되고, 후술하는 바와 같이 상기 메인워드선과 평행하게 연장되어 서브워드 선택선의 선택신호를 형성한다.As described above, the memory array divided into four along the long side direction of the semiconductor chip is arranged in pairs of two. In the two memory arrays arranged in pairs in this manner, an X-based predecoder circuit (ROWPDC) and a relief circuit (ROWRED), a Y-based predecoder circuit (COLPDC) and a relief circuit (COLRED) are arranged in the middle portion thereof. do. As a result, memory arrays are disposed up and down around the X-based predecoder circuit ROPPDC and the relief circuit ROWRED, the Y-based predecoder circuit COLPDC and the relief circuit COLRED. The main word driver MWD forms a selection signal of a main word line extending in the long direction of the chip so as to pass through the one memory array. A subword selection driver is also provided in the main word driver MWD and extends in parallel with the main word line to form a selection signal of the subword selection line as described later.
1개의 서브어레이는, 도시하지 않지만 256개의 서브워드선과 그것과 직교하는 256쌍으로 이루어지는 상보 비트선(또는 데이터선)에 의해 구성된다. 또한, 불량 워드선 또는 불량 비트선의 구제를 위해 예비 워드선 및 예비 상보 비트선에 설치되는 것이다. 상기 1개의 메모리 어레이에 있어서, 상기 서브어레이가 워드선의 배열방향으로 8개 설치되기 때문에, 전체로서 상기 서브워드선은 약 2K분 설치되고, 비트선의 배열방향으로 16개 설치되기 때문에, 상보 비트선은 전체로서 약 4K분 설치된다. 이와 같은 메모리 어레이가 전체에서 8개 설치되기 때문에, 전체에서는 8 ×2K ×4K = 64M 비트의 기억 용량을 가지게 된다. 이것에 의해 상보 비트선 그 길이가, 상기 16개의 서브어레이에 대응하여 1/16의 길이로 분할 된다. 서브워드선은, 상기 8개의 서브어레이에 대응하여 1/8의 길이로 분할된다. Although not shown, one subarray is composed of 256 subword lines and complementary bit lines (or data lines) composed of 256 pairs orthogonal thereto. Further, in order to repair the bad word line or the bad bit line, the preliminary word line and the complementary bit line are provided. In the above one memory array, since the eight subarrays are provided in the arrangement direction of the word lines, the subword lines are provided as about 2K as a whole, and 16 complementary bit lines are provided in the arrangement direction of the bit lines. Is installed approximately 4K minutes in total. Since eight such memory arrays are provided in total, the whole has a storage capacity of 8 x 2K x 4K = 64M bits. As a result, the length of the complementary bit line is divided into 1/16 lengths corresponding to the sixteen subarrays. The subword line is divided into 1/8 lengths corresponding to the eight subarrays.
상기 1개의 메모리 어레이의 분할된 서브어레이마다 서브워드 드라이버(서브워드선 구동회로)가 설치된다. 서브워드 드라이버는, 상기와 같이 메인워드선에 대해서 1/8의 길이로 분할되고, 그것과 평행하게 연장되는 서브워드선의 선택신호를 형성한다. 이 실시예에서는 메인워드선의 수를 줄이기 위해, 바꿔 말하면, 메인워드선의 배선 피치를 완만하게 하기 위해, 특별히 제한되지 않지만, 1개의 메인워드선에 대해서 상보 비트선 방향에 4개로 이루어지는 서브워드선을 배치시킨다. 이와 같이 메인워드선방향으로는 8개로 분할되고, 상보 비트선 방향에 대해서 4개씩이 할당된 서브워드선 중에서 1개의 서브워드선을 선택하기 위해, 메인워드 드라이버(MWD)에는 도시하지 않은 서브워드 선택드라이버가 배치된다. 이 서브워드 선택드라이버는, 상기 서브워드 드라이버의 배열방향으로 연장되는 4개의 서브워드선택선 중에서 1개를 선택하는 선택신호를 형성한다. 이 구성은, 상기 도 6의 실시예에도 마찬가지로 적용된다.A subword driver (subword line driver circuit) is provided for each divided subarray of one memory array. The subword driver is divided into a length of 1/8 with respect to the main word line as described above, and forms a selection signal of the subword line extending in parallel thereto. In this embodiment, in order to reduce the number of main word lines, in other words, to smooth the wiring pitch of the main word lines, although not particularly limited, four sub word lines for four main word lines in the complementary bit line direction are provided. Place it. Thus, in order to select one subword line from among the subword lines divided into eight in the main word line direction and four assigned to the complementary bit line direction, a subword not shown in the main word driver MWD is shown. The selection driver is arranged. This subword selection driver forms a selection signal for selecting one of four subword selection lines extending in the array direction of the subword driver. This configuration is similarly applied to the embodiment of FIG. 6 described above.
도 7과 같은 레이아웃을 채용한 경우에 있어서, Y 어드레스가 입력되면 어드레스 버퍼(ADDBUP)를 통해서 상기 메모리 어레이의 중간부에 설치된 구제회로, 프 리디코더를 통해서 칩의 주변측에 배치된 Y 디코더(YDC)에 전달되고, 여기서 Y 선택신호가 형성된다. 상기 Y 선택신호에 의해 1개의 서브어레이의 상보 비트선이 선택되어, 그것과 반대측의 칩 중앙부측의 메인앰프(MA)에 전달되고, 증폭되어 도시하지 않은 출력회로를 통해서 출력된다.In the case of adopting the layout as shown in Fig. 7, when the Y address is input, a remedy circuit provided in the middle of the memory array through the address buffer ADDBUP, and a Y decoder disposed on the peripheral side of the chip through the predecoder YDC), where a Y selection signal is formed. The complementary bit line of one subarray is selected by the Y selection signal, transferred to the main amplifier MA on the chip center side on the opposite side, and amplified and output through an output circuit (not shown).
이 구성은, 일견(一見) 신호가 칩을 돌아다녀 판독신호가 출력되기까지의 시간이 길어지게 되는 것처럼 판단된다. 그러나, 구제회로에는 어드레스 신호를 그대로 입력할 필요가 있으므로, 구제회로를 칩 중앙의 어딘가에 배치하면, 불량 어드레스인지 아닌지의 판정결과를 기다려 프리디코더의 출력시간이 결정된다. 결국, 프리디코더와 구제회로가 떨어져 있으면, 거기서의 신호지연이 실제의 Y 선택동작을 지연시키는 원인으로 된다.At first glance, this configuration is judged as if the time until the signal travels around the chip and the read signal is output. However, since it is necessary to input the address signal as it is to the relief circuit, if the relief circuit is placed somewhere in the center of the chip, the output time of the predecoder is determined after waiting for a determination result of whether or not it is a bad address. As a result, when the predecoder and the relief circuit are separated, the signal delay therein causes a delay in the actual Y selection operation.
이 실시예에서는, 메모리 어레이를 사이에 두고 메인앰프(MA)와 Y 디코더(YDC)가 양측에 배치되기 때문에, 서브어레이의 상보 비트선을 선택하기 위한 신호 전달경로와, 선택된 상보 비트선으로부터 입출력선을 통해서 메인앰프(MA)의 입력에 도달하는 신호 전달경로의 합은, 어느 쪽의 상보 비트선을 선택하더라도 메모리 어레이를 횡단하는 만큼의 신호 전달경로로 되어 상기와 같이 1 왕복하는 것의 절반으로 단축할 수 있는 것이다. 이것에 의해, 메모리 억세스의 고속화가 가능하게 되는 것이다. 이것은, 상기 도 6의 실시예에서도 마찬가지이다.In this embodiment, since the main amplifier MA and the Y decoder YDC are disposed on both sides with the memory array interposed therebetween, the signal transfer path for selecting the complementary bit line of the subarray and the input and output from the selected complementary bit line. The sum of the signal transmission paths that reach the input of the main amplifier MA through the wires is equal to half of one round trip as described above, with the signal transmission paths crossing the memory array no matter which complementary bit line is selected. It can be shortened. This makes it possible to speed up memory access. This also applies to the embodiment of FIG. 6 described above.
이 실시예에서는, 주변회로에 대응한 배선채널과 상기 용장회로에 대응한 배선채널이 교차하는 부분이 2개로 분산하여 설치된다. 따라서, 각각의 교차영역에 대응하여 상기와 같은 안정화 용량(C)이 2개로 분산하여 설치되는 것이다. 특별히 제한되지 않지만, 상기 정상적으로 동작하여 내부 강압전압을 형성하는 회로도, 상기 분산하여 설치된 안정화 용량에 따라서 2개 설치되도록 하는 것이라도 된다. 또는, 상기 2개의 안정화 용량의 중심부에 1개 배치하는 것이라도 된다.In this embodiment, two portions in which the wiring channel corresponding to the peripheral circuit and the wiring channel corresponding to the redundant circuit intersect are distributed in two. Therefore, the stabilization capacities C as described above are distributed in two corresponding to each cross region. Although it does not restrict | limit especially, The circuit which normally operates and forms an internal voltage drop voltage may also be provided so that two may be provided according to the said stabilization capacitance provided. Alternatively, one may be disposed in the center of the two stabilizing capacitors.
도 8에는, 본 발명에 관한 다이나믹형 RAM의 센스앰프부를 중심으로 하여, 어드레스 입력에서 데이터 출력까지의 간략화된 일실시예의 회로도가 나타나 있다. 동도에서는, 2개의 서브어레이(15)에 상하로부터 끼워지도록 된 센스앰프(16)와 교차영역(18)에 설치되는 회로가 예시적으로 나타나고, 그 이외는 블럭도로서 나타나 있다. 또한, MOSFET에 붙은 회로기호는 상기 도 4와 중복하고 있지만, 각각은 별개의 회로기능을 가지는 것이라고 이해해야 한다.Fig. 8 shows a circuit diagram of one simplified embodiment from address input to data output centered on the sense amplifier section of the dynamic RAM according to the present invention. In the same figure, the circuit provided in the
다이나믹형 메모리셀은, 상기 1개의 서브어레이(15)에 설치된 서브워드선(SWL)과, 상보 비트선(BL, BLB) 중의 한쪽의 비트선(BL)과의 사이에 설치된 1개가 대표로서 예시적으로 나타나 있다. 다이나믹형 메모리셀은, 어드레스 선택 MOSFET(Qm)과 기억 캐패시터(Cs)로 구성된다. 어드레스 선택 MOSFET(Qm)의 게이트는 서브워드선(SWL)에 접속되고, 이 MOSFET(Qm)의 드레인이 비트선(BL)에 접속되며, 소스에 기억 캐패시터(Cs)가 접속된다. 기억 캐패시터(Cs)의 다른 한쪽의 전극은 공통화되어 플레이트전압(VPLT)이 공급된다. 상기 MOSFET(Qm)의 기판(채널)에는 부(negative)의 백바이어스전압(VBB)이 인가된다. 특별히 제한되지 않지만, 상기 백바이어스전압(VBB)은 -1V의 전압으로 설정된다. 상기 서브워드선(SWL)의 선택레벨은, 상기 비트선의 하이레벨에 대해서 상기 어드레스 선택 MOSFET(Qm)의 문턱치 전압분 만큼 높아진 고전압(VPP)으로 된다.As a representative example of the dynamic memory cell, one provided between the subword line SWL provided in the one subarray 15 and one bit line BL among the complementary bit lines BL and BLB is exemplified. Is shown. The dynamic memory cell is composed of an address select MOSFET Qm and a storage capacitor Cs. The gate of the address selection MOSFET Qm is connected to the subword line SWL, the drain of the MOSFET Qm is connected to the bit line BL, and the storage capacitor Cs is connected to the source. The other electrode of the storage capacitor Cs is common and the plate voltage VPLT is supplied. A negative back bias voltage VBB is applied to the substrate (channel) of the MOSFET Qm. Although not particularly limited, the back bias voltage VBB is set to a voltage of -1V. The selection level of the subword line SWL becomes a high voltage VPP that is increased by the threshold voltage of the address selection MOSFET Qm with respect to the high level of the bit line.
센스앰프를 내부 강압전압(VDL)으로 동작하게 한 경우, 센스앰프에 의해 증폭되어 비트선에 공급되는 하이레벨은, 상기 내부전압(VDL) 레벨로 된다. 따라서, 상기 워드선의 선택레벨에 따른 고전압(VPP)은 VDL+Vth+α로 된다. 센스앰프의 좌측에 설치된 서브어레이의 1쌍의 상보 비트선(BL, BLB)은, 동도에 나타낸 바와 같이 평행하게 배치된다. 이러한 상보 비트선(BL, BLB)은 셰어드 스위치 MOSFET(Q1, Q2)에 의해 센스앰프의 단위회로의 입출력 노드와 접속된다.When the sense amplifier is operated with the internal step-down voltage VDL, the high level amplified by the sense amplifier and supplied to the bit line is at the internal voltage VDL level. Therefore, the high voltage VPP corresponding to the selection level of the word line is VDL + Vth + α. The pair of complementary bit lines BL and BLB of the subarray provided on the left side of the sense amplifier are arranged in parallel as shown in the figure. The complementary bit lines BL and BLB are connected to input / output nodes of the unit circuit of the sense amplifier by the shared switch MOSFETs Q1 and Q2.
센스앰프의 단위회로는, 게이트와 드레인이 교차 접속되어 래치 형태로 된 N채널형 증폭 MOSFET(Q5, Q6) 및 P채널형 증폭 MOSFET(Q7, Q8)으로 이루어지는 CMOS 래치회로로 구성된다. N채널형 MOSFET(Q5, Q6)의 소스는, 공통 소스선(CSN)에 접속된다. P 채널형 MOSFET(Q7, Q8)의 소스는, 공통 소스선(CSP)에 접속된다. 상기 공통 소스선(CSN, CSP)에는, 각각 파워스위치 MOSFET이 접속된다. 특별히 제한되지 않지만, N채널형 증폭 MOSFET(Q5, Q6)의 소스가 접속된 공통 소스선(CSN)에는 상기 교차영역(18)에 설치된 N채널형 파워스위치 MOSFET(Q14)에 의해 접지전위에 따른 동작전압이 공급된다.The unit circuit of the sense amplifier is constituted by a CMOS latch circuit comprising N-channel amplification MOSFETs Q5, Q6 and P-channel amplification MOSFETs Q7, Q8 in which the gate and the drain are cross-connected to form a latch. The sources of the N-channel MOSFETs Q5 and Q6 are connected to the common source line CSN. The sources of the P-channel MOSFETs Q7 and Q8 are connected to the common source line CSP. Power switch MOSFETs are connected to the common source lines CSN and CSP, respectively. Although not particularly limited, the common source line CSN to which the sources of the N-channel amplifiers Q5 and Q6 are connected is connected to the ground potential by the N-channel power switch MOSFET Q14 provided in the
특별히 제한되지 않지만, 상기 P 채널형 증폭 MOSFET(Q7, Q8)의 소스가 접속된 공통 소스선(CSP)에는, 상기 교차영역(18)에 설치된 오버 드라이브용 N채널형 파워 MOSFET(Q16)과 상기 내부전압(VDL)을 공급하는 N채널형 파워 MOSFET(Q15)이 설치된다. 상기 오버 드라이브용 전압에는, 특별히 제한되지 않지만, 외부단자에서 공급되는 전원전압(VDD)이 사용된다. 또는, 센스앰프 동작속도의 전원전압(VDD) 의존성을 경감하기 위해, 게이트에 VPP가 인가되고 드레인에 전원전 압(VDD)이 공급된 N채널형 MOSFET의 소스로부터 상기 전압을 얻는 것으로 하여 약간 강압하여도 된다.Although not particularly limited, the overdrive N-channel power MOSFET Q16 provided in the
상기 N채널형 파워 MOSFET(Q16)의 게이트에 공급되는 센스앰프 오버 드라이브용 활성화신호(SAP1)는, 상기 N채널형 MOSFET(Q15)의 게이트에 공급되는 활성화신호(SAP2)와 동상(同相)의 신호로 되고, SAP1과 SAP2는 시계열적으로 하이레벨로 된다. 특별히 제한되지 않지만, SAP1과 SAP2의 하이레벨은 승압전압(VPP)레벨의 신호로 된다. 결국, 승압전압(VPP)은 약 3.6V이므로, 상기 N채널형 MOSFET(Q15, Q16)을 충분히 온 상태로 할 수 있다. MOSFET(Q16)이 오프 상태(신호 SAP1이 로우레벨)로 된 후에는 MOSFET(Q15)의 온 상태(신호 SAP2가 하이레벨)에 의해 소스 측에서 내부전압(VDL)에 따른 전압을 출력시킬 수 있다.The activation signal SAP1 for the sense amplifier overdrive supplied to the gate of the N-channel power MOSFET Q16 is in phase with the activation signal SAP2 supplied to the gate of the N-channel MOSFET Q15. Signal, and SAP1 and SAP2 become high level in time series. Although not particularly limited, the high levels of SAP1 and SAP2 are signals of a boosted voltage (VPP) level. As a result, the boost voltage VPP is about 3.6V, so that the N-channel MOSFETs Q15 and Q16 can be sufficiently turned on. After the MOSFET Q16 is turned off (signal SAP1 is low level), the voltage according to the internal voltage VDL can be output from the source side by the on state of the MOSFET Q15 (signal SAP2 is high level). .
상기 센스앰프의 단위회로의 입출력 노드에는, 상보 비트선을 단락시키는 이퀄라이즈 MOSFET(Q11)과 상보 비트선에 하프 프리차지(half precharge) 전압(VBLR)을 공급하는 스위치 MOSFET(Q9, Q10)으로 이루어지는 프리차지(이퀄라이즈)회로가 설치된다. 이들 MOSFET(Q9∼Q11)의 게이트는, 공통으로 프리차지신호(PCB)가 공급된다. 이 프리차지신호(PCB)를 형성하는 드라이버회로는 도시하지 않지만, 상기 교차영역에 인버터 회로를 설치하여 그 시작을 고속으로 한다. 결국, 메모리 억세스의 개시시에 워드선 선택 타이밍에 앞서서, 각 교차영역에 분산하여 설치된 인버터 회로를 통해서 상기 프리차지 회로를 구성하는 MOSFET(Q9∼Q11)을 고속으로 바꾸도록 하는 것이다.The equalization MOSFET Q11 for shorting the complementary bit line and the switch MOSFETs Q9 and Q10 for supplying a half precharge voltage VBLR to the complementary bit line are supplied to an input / output node of the sense circuit unit circuit. A precharge (equalize) circuit is formed. The gates of these MOSFETs Q9 to Q11 are commonly supplied with a precharge signal PCB. Although the driver circuit which forms this precharge signal PCB is not shown in figure, an inverter circuit is provided in the said intersection area | region, and the start is made high speed. As a result, prior to the word line selection timing at the start of memory access, the inverters Q9 to Q11 constituting the precharge circuit are changed at high speed through inverter circuits distributed in each cross region.
상기 교차영역(18)에는, IO 스위치회로(IOSW)(로컬 IO와 메인 IO를 접속하는 스위치 MOSFET Q19, Q20)가 놓여진다. 게다가, 도 3에 나타낸 회로 이외에도 필요에 따라, 센스앰프의 공통 소스선(CSP, CSN)의 하프 프리차지회로, 로컬 입출력선(L1O)의 하프 프리차지회로, 메인 입출력선의 VDL 프리차지회로, 셰어드 선택신호선(SHR, SHL)의 분산 드라이버회로 등도 설치된다.In the
센스앰프의 단위회로는, 셰어드 스위치 MOSFET(Q3, Q4)을 통해서 도면 하측의 서브어레이(15)의 같은 상보 비트선(BL, BLB)에 접속된다. 예를 들면, 상측의 서브어레이의 서브워드선(SWL)이 선택된 때에는, 센스앰프의 상측 셰어드 스위치 MOSFET(Q1, Q2)은 온 상태로, 하측 셰어드 스위치 MOSFET(Q3, Q4)이 오프 상태로 된다. 스위치 MOSFET(Q12, Q13)은 컬럼(Y) 스위치회로를 구성하는 것이고, 상기 선택신호(YS)가 선택레벨(하이레벨)로 되면 온 상태로 되며, 상기 센스앰프의 단위회로의 입출력 노드와 로컬 입출력선(LIO1과 LIO1B, LIO2, LIO2B) 등을 접속시킨다.The unit circuit of the sense amplifier is connected to the same complementary bit lines BL and BLB of the
이것에 의해 센스앰프의 입출력 노드는, 상기 상측의 상보 비트선(BL, BLB)에 접속되고, 선택된 서브워드선(SWL)에 접속된 메모리셀의 미소신호를 증폭하며, 상기 컬럼 스위치회로(Q12, Q13)를 통해서 로컬 입출력선(LIO1, LIO1B)에 전달된다. 상기 로컬 입출력선(LIO1, LIO1B)은 상기 센스앰프 열을 따라서, 결국 동도에서는 횡방향으로 연장된다. 상기 로컬 입출력선(LIO1, LIO1B)은 교차영역(18)에 설치된 N채널형 MOSFET(Q19, Q20)으로 이루어지는 IO 스위치회로를 통해서 메인앰프(61)의 입력단자가 접속되는 메인 입출력선(MIO, MIOB)에 접속된다. 상기 IO 스위치회로는 X계의 어드레스신호를 해독하여 형성된 선택신호에 의해 스위치 제어된 다. 또한, IO 스위치회로는, 상기 N채널형 MOSFET(Q19, Q20)의 각각에 P채널형 MOSFET을 병렬로 접속한 CMOS 스위치 구성으로 하여도 된다.As a result, the input / output node of the sense amplifier is connected to the complementary bit lines BL and BLB on the upper side, and amplifies the small signal of the memory cell connected to the selected subword line SWL. Q13) is transmitted to the local I / O lines LIO1 and LIO1B. The local input / output lines LIO1 and LIO1B extend along the sense amplifier row and eventually extend laterally in the same drawing. The local input / output lines LIO1 and LIO1B may include a main input / output line MIO, to which an input terminal of the
상기와 같이 컬럼 선택신호(YS)에 의해, 2쌍의 상보 비트선을 선택하는 구성에서는, 도 2의 실시예에서 2개의 점선으로 나타낸 로컬 입출력선(LIO)과 메인 입출력선(MIO)은 상기 2쌍의 입출력선에 대응하는 것이다. 싱크로너스(synchronous) DRAM의 버스트모드(burst mode)에서는, 상기 컬럼 선택신호(YS)가 카운터 동작에 의해 전환되고, 상기 로컬 입출력선(LIO1, LIO1B 및 LIO2, LIO2B)과 서브어레이의 2쌍씩의 상보 비트선(BL, BLB)과의 접속이 순차로 전환된다.In the configuration in which two pairs of complementary bit lines are selected by the column selection signal YS as described above, the local input / output line LIO and the main input / output line MIO indicated by two dotted lines in the embodiment of FIG. It corresponds to two pairs of input / output lines. In the burst mode of synchronous DRAM, the column selection signal YS is switched by a counter operation, and complements the pair of sub-arrays of the local input / output lines LIO1, LIO1B and LIO2, LIO2B and subarrays. The connection with the bit lines BL and BLB is sequentially switched.
어드레스신호(Ai)는 어드레스 버퍼(51)에 공급된다. 이 어드레스 버퍼는 시분할적으로 동작하여 X 어드레스 신호와 Y 어드레스 신호를 거두어 들인다. X어드레스 신호는 프리디코더(52)에 공급되고, 메인로우 디코더(11)와 메인워드 드라이버(12)를 통해서 메인워드선(MWL)의 선택신호가 형성된다. 상기 어드레스 버퍼(51)는, 외부단자로부터 공급되는 어드레스신호(Ai)를 받는 것이므로, 외부단자로부터 공급되는 전원전압(VDD)에 의해 동작되고, 상기 프리디코더는 상기 강압전압(VPERI)에 의해 동작되며, 상기 메인워드 드라이버(12)는 승압전압(VPP)에 의해 동작된다. 이 메인워드 드라이버(12)로서, 다음에 설명하는 것처럼 상기 프리디코드 신호를 받는 레벨변환 기능이 있는 논리회로가 사용된다. 컬럼 디코더(드라이버)(53)는, 상기 어드레스 버퍼(51)의 시분할적인 동작에 의해 공급되는 Y 어드레스 신호를 받아, 상기 선택신호(YS)를 형성한다.The address signal Ai is supplied to the
상기 메인앰프(61)는, 상기 강압전압(VPERI)에 의해 동작되고, 외부단자에서 공급되는 전원전압(VDD)으로 동작하게 되는 출력버퍼(62)를 통해서 외부단자(Dout)로부터 출력된다. 외부단자(Din)로부터 입력되는 기록신호는, 입력버퍼(63)를 통해서 거두어 들이고, 동도에서 메인앰프(61)에 포함되는 라이트앰프(라이트드라이버)를 통해서 상기 메인 입출력선(MIO, MIOB)에 기록신호를 공급한다. 상기 출력버퍼(62)의 입력부에는, 레벨 변환회로와 그 출력신호를 상기 클럭신호에 따른 타이밍 신호에 동기시켜 출력시키기 위한 논리부가 설치된다.The
특별히 제한되지 않지만, 상기 외부단자로부터 공급되는 전원전압(VDD)은 제1의 형태에서는 3.3V로 되고, 내부회로에 공급되는 강압전압(VPERI)은 2.5V로 설정되며, 상기 센스앰프의 동작전압(VDL)은 2.0V로 된다. 그리고, 워드선의 선택신호(승압전압)는 3.6V로 된다. 비트선의 프리차지전압(VBLR)은 VDL/2에 따른 1.0V로 되고, 플레이트 전압(VPLT)도 1.0V로 된다. 그리고, 기판 전압(VBB)은 -1.0V로 된다. 상기 외부단자로부터 공급되는 전원전압(VDD)은, 2.5V의 저전압으로 되어도 된다. 이와 같이 낮은 전원전압(VDD)일때는, 강압전압(VPERI)이 2.0V로 되고, 강압전압(VDL)이 1.8V정도로 보다 낮게 된다. Although not particularly limited, the power supply voltage VDD supplied from the external terminal is 3.3V in the first embodiment, the step-down voltage VPERI supplied to the internal circuit is set to 2.5V, and the operating voltage of the sense amplifier. (VDL) becomes 2.0V. The selection signal (step-up voltage) of the word line is 3.6V. The precharge voltage VBLR of the bit line is 1.0 V according to VDL / 2, and the plate voltage VPLT is also 1.0 V. Then, the substrate voltage VBB becomes -1.0V. The power supply voltage VDD supplied from the external terminal may be a low voltage of 2.5V. In the case of the low power supply voltage VDD, the step-down voltage VPERI becomes 2.0 V, and the step-down voltage VDL is lowered to about 1.8 V.
상기의 실시예에서 얻어지는 작용효과는, 아래와 같다.The working effects obtained in the above examples are as follows.
(1) 반도체 칩에서의 제1 방향으로 연장되는 복수로 구성되는 제2층째의 금속배선층으로 이루어지는 제1 배선채널과, 상기 제1 방향과는 직교하는 제2 방향으로 연장되는 복수로 구성되는 제3층째의 금속배선층으로 이루어지는 제2 배선채널과, 외부단자에서 공급된 전원전압을 받아 그것과 다른 전압을 형성하고, 안정화 용량을 구비한 내부 전원회로를 구비한 반도체 집적회로장치에 있어서, 상기 안정 화 용량의 대부분을 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체영역상에 형성된 캐패시터가 점유함으로써, 내부 전원전압의 안정화를 확보하면서 회로 기능이나 동작성능을 떨어뜨리지 않고 합리적인 회로배치를 실현할 수 있다는 효과가 얻어진다. (1) A first wiring channel composed of a second metal wiring layer composed of a plurality of layers extending in a first direction in a semiconductor chip, and a plurality of components extending in a second direction perpendicular to the first direction. A semiconductor integrated circuit device comprising a second wiring channel comprising a third metal wiring layer and an internal power supply circuit having a stabilization capacity, receiving a power supply voltage supplied from an external terminal, and forming a voltage different from that. The majority of the capacitance is occupied by a capacitor formed on the semiconductor region where the metal interconnection layers of the second and third layers intersect, thereby ensuring reasonable stabilization of the internal power supply voltage and reasonable circuit arrangement without compromising circuit function or operation performance. The effect that can be achieved is obtained.
(2) 상기 전원전압과 다른 전압을 강압한 전압으로 하고, 이러한 강압전압을 상기 제2 배선채널을 따라서 형성되는 내부회로의 동작전압으로서 사용하도록 함으로써, 반도체 집적회로장치의 소비전류를 저감하면서, 합리적인 회로배치를 실현할 수 있다는 효과가 얻어진다.(2) By lowering a voltage different from the power supply voltage, and using this step-down voltage as an operating voltage of an internal circuit formed along the second wiring channel, while reducing the current consumption of the semiconductor integrated circuit device, The effect that rational circuit arrangement can be realized is obtained.
(3) 상기 반도체 칩의 제1 방향의 중앙부에 있어서 제2 방향으로 복수의 본딩패드를 나란히 배치하고, 이러한 본딩패드를 따라서 상기 제2 배선채널을 형성하며, 상기 제2 배선채널을 따라서 어드레스 입력회로, 데이터 입출력회로를 포함하는 주변회로를 설치하고, 상기 반도체 칩의 제2 방향의 중앙부에서 제1 방향으로 상기 제1 배선채널을 형성하며, 상기 제1 배선채널을 따라서 불량구제를 위한 용장회로를 형성하고, 상기 제1과 제2 배선채널에 의해 분할된 4개의 영역에 메모리 어레이를 구성함으로써, 신호의 흐름에 따른 합리적인 회로배치와, 상기 주변회로의 동작전압의 안정화를 도모할 수 있다는 효과가 얻어진다.(3) A plurality of bonding pads are arranged side by side in a second direction in the center portion of the first direction of the semiconductor chip, and the second wiring channel is formed along the bonding pads, and an address input is performed along the second wiring channel. A peripheral circuit including a circuit and a data input / output circuit is formed, and the first wiring channel is formed in the first direction at the center of the second direction of the semiconductor chip, and a redundant circuit for defect repair along the first wiring channel. By forming a memory array in the four regions divided by the first and second wiring channels, it is possible to arrange a reasonable circuit according to the signal flow and stabilize the operating voltage of the peripheral circuit. Is obtained.
(4) 상기 강압전압을 형성하는 내부 전원회로로서, 제1 도전형의 차동 MOSFET과, 상기 차동 MOSFET의 공통화된 소스에 설치되어 정상적으로 동작전류를 공급하는 제1 전류원과, 상기 차동 MOSFET의 드레인에 설치되어 액티브 부하회로를 구성하는 전류미러 형태로 된 제2 도전형의 MOSFET으로 이루어지는 제1 차동회로 와, 상기 제1 차동회로의 출력신호가 게이트에 공급된 제2 도전형의 출력 MOSFET과, 상기 출력 MOSFET의 드레인에 설치되어 부하회로를 구성하는 저항소자를 구비하고, 상기 제1 차동회로의 한쪽의 입력에 상기 제1 내부전압에 따른 기준전압을 공급하며, 상기 출력 MOSFET의 드레인으로부터 상기 제1 내부전압으로 된 출력전압을 얻도록 상기 제1 차동회로의 다른 한쪽의 입력에 상기 부하회로에서 형성한 부귀환 전압을 공급한 제1 회로와, 제1 도전형의 차동 MOSFET과, 상기 차동 MOSFET의 공통화된 소스에 설치되어 내부회로의 동작시에 동작전류를 흘리도록 된 제2 전류원과, 상기 차동 MOSFET의 각각의 드레인에 설치된 다이오드 형태의 제2 도전형의 제1, 제2 MOSFET으로 이루어지는 제 2 차동회로와, 상기 제1 MOSFET과 전류미러 형태로 된 제2 도전형의 제3 MOSFET 및 상기 제2 MOSFET과 전류미러 형태로 된 제 2 도전형의 제4 MOSFET과, 상기 제3과 제4 MOSFET의 드레인에 설치되고, 액티브 부하회로를 구성하는 전류미러 형태로 된 제1 도전형의 MOSFET으로 이루어지는 출력 구동회로와, 상기 출력 구동회로의 출력신호가 게이트에 공급된 제2 도전형의 출력 MOSFET과, 상기 출력 MOSFET의 드레인에 설치되고, 부하회로를 구성하는 저항소자를 구비하며, 상기 제2 차동회로의 한쪽의 입력에 상기 제1 내부전압에 따른 기준전압을 공급하고, 상기 출력 MOSFET의 드레인으로부터 상기 제1 내부전압으로 된 출력전압을 얻도록 상기 제2 차동회로의 다른 한쪽의 입력에 상기 부하회로에서 형성한 부귀환 전압을 공급하는 제2 회로를 사용함으로써, 효율 좋은 강압전압 동작을 행할 수 있다는 효과가 얻어진다.(4) An internal power supply circuit which forms the step-down voltage, comprising: a differential MOSFET of a first conductivity type, a first current source installed at a common source of the differential MOSFET and supplying a normal operating current, and a drain of the differential MOSFET; A first differential circuit comprising a second conductivity type MOSFET provided in a current mirror form to form an active load circuit, an output MOSFET of a second conductivity type supplied with an output signal of the first differential circuit to a gate, and A resistance element disposed at the drain of the output MOSFET and constituting a load circuit, the reference voltage according to the first internal voltage is supplied to one input of the first differential circuit, and the first voltage is supplied from the drain of the output MOSFET. A first circuit which supplies a negative feedback voltage formed in the load circuit to the other input of the first differential circuit so as to obtain an output voltage of an internal voltage; A second current source provided at a common source of the differential MOSFET, a second current source provided at a common source of the differential MOSFET to flow an operating current during operation of an internal circuit, and a first type of second conductivity type in the form of a diode provided at each drain of the differential MOSFET; A second differential circuit consisting of a second MOSFET, a second MOSFET of a second conductivity type in the form of a current mirror and a current MOSFET, and a fourth MOSFET of a second conductivity type in the form of a second mirror and a current mirror; An output driving circuit formed at the drains of the third and fourth MOSFETs, the first driving type MOSFET having a current mirror type constituting an active load circuit, and an output signal of the output driving circuit supplied to the gate; An output MOSFET of a second conductivity type and a resistor provided at a drain of the output MOSFET and constituting a load circuit, and providing a reference voltage according to the first internal voltage to one input of the second differential circuit; By using a second circuit for supplying the negative feedback voltage formed in the load circuit to the other input of the second differential circuit to obtain an output voltage of the first internal voltage from the drain of the output MOSFET, The effect that efficient step-down voltage operation can be performed is obtained.
(5) 상기 제1 회로를 내부회로가 어떤 동작도 하지 않는 대기시의 전류에 대 응한 전류를 공급하도록 설정하고, 또한 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체 영역상에 형성된 캐패시터에 인접하여 설치하며, 상기 제2 회로를 상기 내부회로가 동작을 행할 때의 전류에 대응한 전류를 공급하도록 설정하고, 또한 상기 주변회로에 따라 복수개를 설치하도록 함으로써, 반도체 집적회로의 동작에 따른 합리적인 전류공급을 행하도록 할 수 있다는 효과가 얻어진다.(5) The first circuit is set to supply a current corresponding to a standby current in which the internal circuit does not perform any operation, and is formed on the semiconductor region where the metal wiring layers of the second and third layers intersect. It is provided adjacent to a capacitor, and the said 2nd circuit is set so that the electric current corresponding to the electric current at the time of the said internal circuit operation | movement may be provided, and also it installs several in accordance with the said peripheral circuit, and it is suitable for operation | movement of a semiconductor integrated circuit. The effect that the rational current supply can be performed accordingly is obtained.
(6) 상기 제2 회로에는, 상기 주변회로의 극간에 형성된 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체 영역상에 형성된 캐패시터에 비해서 작은 용량치로 된 캐패시터를 적절히 접속함으로써, 강압전압의 안정화와 합리적인 회로의 레이아웃을 실현할 수 있다는 효과가 얻어진다.(6) The step-down voltage is appropriately connected to the second circuit by connecting a capacitor having a smaller capacitance value than that of the capacitor formed on the semiconductor region where the second and third metal wiring layers formed between the poles of the peripheral circuit intersect. The effect of stabilizing and realizing a reasonable circuit layout can be achieved.
(7) 사각형의 영역내에 형성되고, 그 제1 변(邊)을 횡단하는 선을 따라 연장되는 제1영역과, 상기 제1 변에 인접하는 변인 제2 변을 횡단하는 선을 따라 연장되는 제 2영역을 구비하며, 메모리 어레이와 주변회로를 포함하는 반도체 집적회로장치에 있어서, 상기 제1영역과 제 2영역을 상기 주변회로를 형성하고, 그곳에 외부 전원전압을 받아 내부 전원전압을 출력하는 전원회로를 설치하고, 그 출력부에 설치되는 상기 안정화 용량의 용량치의 절반 이상을 형성하는 용량을 상기 제1영역과 제 2영역이 교차하는 영역에 설치함으로써, 내부 전원전압의 안정화를 확보하면서 회로기능이나 동작성능을 떨어뜨리지 않고 합리적인 회로배치를 실현할 수 있다는 효과가 얻어진다.(7) a first region formed in a rectangular region and extending along a line crossing a first side thereof, and extending along a line crossing a second side, the side adjacent to the first side; A semiconductor integrated circuit device having two regions and comprising a memory array and a peripheral circuit, wherein the first region and the second region form the peripheral circuit and receive an external power supply voltage therein to output an internal power supply voltage. A circuit is provided, and a capacitance that forms at least half of the capacitance value of the stabilization capacitance provided in the output portion is provided in a region where the first region and the second region intersect, thereby ensuring the stabilization of the internal power supply voltage. In addition, it is possible to achieve a reasonable circuit arrangement without compromising operation performance.
(8) 상기 전원회로로서 상기 외부전원전압을 강압하여 상기 내부 전원전압을 출력하는 강압회로로 하는 것에 의해, 상기와 같이 내부 전원전압의 안정화를 확보 하면서, 회로기능이나 동작성능을 떨어뜨리지 않고 합리적인 회로배치로 맞추어 저소비 전력화를 도모할 수 있다는 효과가 얻어진다.(8) As the power supply circuit, the external power supply voltage is stepped down to output the internal power supply voltage, so that the internal power supply voltage can be stabilized as described above, without sacrificing circuit function or operation performance. According to the circuit arrangement, the effect that the power consumption can be reduced can be obtained.
이상 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명했지만, 본원 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경 가능한 것은 말할 필요도 없다. 예를 들면, 상기 도 6 또는 도 7에 나타낸 다이나믹형 RAM에서 메모리 어레이, 서브어레이 및 서브워드 드라이버의 구성은 여러가지의 실시 형태를 채택할 수 있고, 다이나믹형 RAM의 입출력 인터페이스는 싱크로너스(synchronous) 방법이나 램버스(rambus) 방법 등에 적합한 것 등 여러가지의 실시형태를 채택할 수 있는 것이다. 워드선은 상기와 같은 계층워드선 방식 이외에 워드션트 방식을 채택하는 것이라도 된다.As mentioned above, although the invention made by this inventor was demonstrated concretely based on the Example, this invention is not limited to the said Example, Needless to say that it can be variously changed in the range which does not deviate from the summary. For example, the configuration of the memory array, subarray, and subword driver in the dynamic RAM shown in FIG. 6 or 7 can adopt various embodiments, and the input / output interface of the dynamic RAM is a synchronous method. Various embodiments such as those suitable for the rambus method and the like can be adopted. The word line may adopt the word shunt method in addition to the hierarchical word line method described above.
본 발명에 관한 반도체 집적회로장치는, 상기와 같은 다이나믹형 RAM 이외에, 스태틱형 RAM등과 같은 다른 반도체 기억장치, 또는 교차한 배선채널을 가지고 더우기 내부에서 형성된 전압으로 동작하는 내부회로를 구비한 1칩 마이크로컴퓨터 등과 같은 각종 반도체 집적회로장치에 널리 이용할 수 있다. 내부전압은 상기와 같이 강압한 전압 이외에, 상기 다이나믹형 RAM의 워드선의 승압회로 등과 같이 승압하여 형성된 전압이라도 된다.The semiconductor integrated circuit device according to the present invention is, in addition to the dynamic RAM as described above, another semiconductor memory device such as a static RAM or the like, or a single chip having an internal circuit which has an interconnected wiring channel and operates at a voltage formed inside the semiconductor device. It can be widely used for various semiconductor integrated circuit devices such as a microcomputer. The internal voltage may be a voltage formed by stepping up, such as a step-up circuit of a word line of the dynamic RAM, in addition to the voltage stepped down as described above.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 아래와 같다. 즉, 반도체 칩에서의 제1 방향으로 연장되는 복수로 구성되는 제2층째의 금속배선층으로 이루어지는 제1 배선채널과, 상기 제1 방향과 는 직교하는 제2 방향으로 연장되는 복수로 구성되는 제3층째의 금속배선층으로 이루어지는 제2 배선채널과, 외부단자에서 공급된 전원전압을 받아서 그것과 다른 전압을 형성하고, 안정화 용량을 갖춘 내부 전원회로를 구비한 반도체 집적회로 장치에 있어서, 상기 안정화 용량의 대부분을 상기 제2층째와 제3층째의 금속배선층이 교차하는 반도체 영역상에 형성된 캐패시터가 점유하도록 함으로써, 내부 전원전압의 안정화를 확보하면서, 회로기능이나 동작성능을 떨어뜨리지 않고 합리적인 회로배치를 실현할 수 있다.When the effect obtained by the typical thing of the invention disclosed in this application is demonstrated briefly, it is as follows. That is, a first wiring channel comprising a second metal wiring layer composed of a plurality of second layers extending in a first direction of the semiconductor chip, and a third consisting of a plurality extending in a second direction perpendicular to the first direction. A semiconductor integrated circuit device comprising a second wiring channel comprising a metal wiring layer of a layer and an internal power supply circuit having a stabilization capacitance, receiving a power supply voltage supplied from an external terminal, and forming a voltage different from that. By occupying most of the capacitor formed on the semiconductor region where the metal wiring layers of the second and third layers intersect, a reasonable circuit arrangement can be realized without degrading the circuit function or operation performance while ensuring stabilization of the internal power supply voltage. Can be.
Claims (21)
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP98-241607 | 1998-08-27 | ||
| JP24160798A JP4079522B2 (en) | 1998-08-27 | 1998-08-27 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000017436A KR20000017436A (en) | 2000-03-25 |
| KR100646209B1 true KR100646209B1 (en) | 2006-11-17 |
Family
ID=17076844
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990034761A KR100646209B1 (en) | 1998-08-27 | 1999-08-21 | semiconductor integrated circuit device |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6411160B1 (en) |
| JP (1) | JP4079522B2 (en) |
| KR (1) | KR100646209B1 (en) |
| TW (1) | TW421883B (en) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002016238A (en) * | 2000-06-29 | 2002-01-18 | Mitsubishi Electric Corp | Semiconductor device |
| KR100400311B1 (en) * | 2001-06-29 | 2003-10-01 | 주식회사 하이닉스반도체 | Signal delay control device of semiconductor memory device |
| US6664589B2 (en) * | 2001-08-30 | 2003-12-16 | Micron Technology, Inc. | Technique to control tunneling currents in DRAM capacitors, cells, and devices |
| JP3786608B2 (en) * | 2002-01-28 | 2006-06-14 | 株式会社ルネサステクノロジ | Semiconductor integrated circuit device |
| US7055069B2 (en) * | 2002-08-23 | 2006-05-30 | Infineon Technologies Ag | Spare input/output buffer |
| US6969909B2 (en) | 2002-12-20 | 2005-11-29 | Vlt, Inc. | Flip chip FET device |
| US7615822B1 (en) | 2002-12-23 | 2009-11-10 | Volterra Semiconductor Corporation | Diffused drain transistor |
| US7038917B2 (en) * | 2002-12-27 | 2006-05-02 | Vlt, Inc. | Low loss, high density array interconnection |
| FR2853475B1 (en) * | 2003-04-01 | 2005-07-08 | Atmel Nantes Sa | INTEGRATED CIRCUIT DELIVERING LOGIC LEVELS AT AN INDEPENDENT VOLTAGE OF THE POWER SUPPLY VOLTAGE, WITHOUT AN ASSOCIATED REGULATOR FOR THE POWER SECTION, AND CORRESPONDING COMMUNICATION MODULE |
| US7074659B2 (en) * | 2003-11-13 | 2006-07-11 | Volterra Semiconductor Corporation | Method of fabricating a lateral double-diffused MOSFET (LDMOS) transistor |
| US7163856B2 (en) | 2003-11-13 | 2007-01-16 | Volterra Semiconductor Corporation | Method of fabricating a lateral double-diffused mosfet (LDMOS) transistor and a conventional CMOS transistor |
| US7220633B2 (en) | 2003-11-13 | 2007-05-22 | Volterra Semiconductor Corporation | Method of fabricating a lateral double-diffused MOSFET |
| JP4364226B2 (en) * | 2006-09-21 | 2009-11-11 | 株式会社東芝 | Semiconductor integrated circuit |
| US7663953B2 (en) * | 2007-03-12 | 2010-02-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for high speed sensing for extra low voltage DRAM |
| US7663908B2 (en) * | 2007-03-12 | 2010-02-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for increasing retention time in DRAM |
| US8830784B2 (en) | 2011-10-14 | 2014-09-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Negative word line driver for semiconductor memories |
| US8624632B2 (en) | 2012-03-29 | 2014-01-07 | International Business Machines Corporation | Sense amplifier-type latch circuits with static bias current for enhanced operating frequency |
| US9196375B2 (en) | 2013-07-05 | 2015-11-24 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05174578A (en) * | 1991-12-24 | 1993-07-13 | Mitsubishi Electric Corp | Semiconductor apparatus |
| KR970029835A (en) * | 1995-11-09 | 1997-06-26 | 가나이 츠토무 | System in which power and signal bus are arranged in mesh shape on cell array |
| JP2000049305A (en) * | 1998-07-28 | 2000-02-18 | Hitachi Ltd | Semiconductor memory device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2919365B2 (en) * | 1996-06-27 | 1999-07-12 | 日本電気アイシーマイコンシステム株式会社 | MOS transistor capacitance design method |
-
1998
- 1998-08-27 JP JP24160798A patent/JP4079522B2/en not_active Expired - Fee Related
-
1999
- 1999-07-13 TW TW088111875A patent/TW421883B/en not_active IP Right Cessation
- 1999-08-18 US US09/376,470 patent/US6411160B1/en not_active Expired - Lifetime
- 1999-08-21 KR KR1019990034761A patent/KR100646209B1/en active IP Right Grant
-
2002
- 2002-05-13 US US10/142,897 patent/US6518835B2/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05174578A (en) * | 1991-12-24 | 1993-07-13 | Mitsubishi Electric Corp | Semiconductor apparatus |
| KR970029835A (en) * | 1995-11-09 | 1997-06-26 | 가나이 츠토무 | System in which power and signal bus are arranged in mesh shape on cell array |
| JP2000049305A (en) * | 1998-07-28 | 2000-02-18 | Hitachi Ltd | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4079522B2 (en) | 2008-04-23 |
| JP2000077623A (en) | 2000-03-14 |
| US6411160B1 (en) | 2002-06-25 |
| TW421883B (en) | 2001-02-11 |
| KR20000017436A (en) | 2000-03-25 |
| US6518835B2 (en) | 2003-02-11 |
| US20020130714A1 (en) | 2002-09-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100608970B1 (en) | Semiconductor integrated circuit device | |
| KR100646209B1 (en) | semiconductor integrated circuit device | |
| US6747509B2 (en) | Semiconductor integrated circuit | |
| JP4037470B2 (en) | Semiconductor device | |
| US6031779A (en) | Dynamic memory | |
| KR100649436B1 (en) | A peripheral circuit of a memory and a semiconductor device having an improved wire layout | |
| KR20010051254A (en) | Dynamic RAM and Semiconductor device | |
| US6191990B1 (en) | Semiconductor integrated circuit device having stabilizing capacitors connected between power lines of main amplifiers | |
| US6088252A (en) | Semiconductor storage device with an improved arrangement of electrodes and peripheral circuits to improve operational speed and integration | |
| US20030089926A1 (en) | Semiconductor device | |
| US7242625B2 (en) | Memory macro with modular peripheral circuit elements | |
| KR100283542B1 (en) | Semiconductor memory device clamping the overshoot and undershoot of input signal by circuit with pn junction | |
| CN108431894B (en) | Semiconductor memory device with a plurality of memory cells | |
| KR19990006299A (en) | Semiconductor memory | |
| JP3722334B2 (en) | Semiconductor memory device | |
| JP3908392B2 (en) | Semiconductor integrated circuit device | |
| JPH1186554A (en) | Dynamic ram | |
| JPH1154726A (en) | Dynamic ram | |
| JPH11297957A (en) | Semiconductor storage device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121023 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20131022 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20141021 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20151030 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20161028 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20171027 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20181029 Year of fee payment: 13 |