421883 Λ7 __B7___ 五、發明說明（1 ) 本發明係有關於一種半導體積體電路裝置，係有關於 一可以有效地利用在一備有例如在半導體晶片的中央部配 置周邊電路以及接合墊，將從外部端子所供給的電源電壓 予以降壓，而供給到上述周邊電路等之電源電路的動態型 R AM的上述電源電路的技術。 在半導體晶片的中央部配置接合墊以及與對應於此之 周邊電路，將從外部端子所供給的電源電壓予以降壓，而 將其供給到包含上述周邊電路在內之內部電路的動態型 RAM的例子，則有美國專利公告5 6 0 2 7 7 1 11該公 報之動態型R A Μ，在記憶晶片之縱橫的中央部設置呈十 字狀構成周邊電路的領域，而將記憶體陣列配置在藉由上 述十字狀的領域被分割爲4的領域內。此外，在上述十字 狀的中央部，亦即，所謂的晶片的中心部，也配置X解碼 器、Υ解碼器用位址信號產生電路以及內部降壓電源電路 等。 經濟部智慧財產局員工消費合作社印製 當如上述般，在記憶晶片之縱橫的中央部配置周邊電 路時，則沿著各電路的配列形成配線通道。本案的發明人 在本發明之前，已考慮在記憶晶片之短邊方向的中央部配 置冗餘電路等，而針對上述冗餘電路的信號路徑，則形成 利用第2層之金屬配線層的配線通道，在記憶晶片之長邊 方向的中央部配置位址緩衝器、資料輸出入電路等之周邊 電路，針對上述周邊電路的信號路徑，則形成利用第3層 之金屬配線層的配線通道。 藉著設成上述之構造，利用第1層的金屬配線層來形 -4- 本紙張尺度適用中國國家標準（CNS)A'l規格（210 X 297公空） 經濟部智慧財產局員工消費合作社印奴 4 218 8 3 A7 ___[£__五、發明說明（2 ) 成構成各電路之單位的邏輯電路等，而用來連接各邏輯電 路間的配線，則利用被形成在其上層的配線通道，可以實 現合理的電路佈局。然而1當如此構成時^會在晶片的中 央部形成上述2個配線通道交差的部分，而必須只利用上 述第1層的金屬配線層來形成電路。 上述第1層的金屬配線層，爲了要較不會受到形成之 後的熱過程的影響，乃利用包含鎢（W)在內之高熔點的 金屬材料。而利用上述第1層之金屬配線層的配線，其電 阻値則比較大。例如有第1層之配線的電阻常數會較第2 層之配線的電阻常數爲大的情形。因此，即使是利用上述 第1層的金屬層，而藉由所謂的專業技師進行配線佈局來 構成電路，也無法期待利用比較大的配線電阻，而獲得具 有高性能的電路。在此，本發明人等則開發出可以如上述 般有效地利用2個配線通道所交差的部分，而實現電路元 件之合理的配置的半導體積體電路裝置。 本發明之目的即在於提供一種在不降低電路之性能的 情況下，實現電路元件之合理配置的半導體積體電路裝置 。本發明之上述以及其他的目的與新的特徵，可以由本說 明書的記載以及所附圖面而明白。 若是要簡單地說明本案所揭露之發明中的代表者的槪 要內容，則如下所述。亦即，針對一備有由在半導體晶片 之第1方向上延長的由多個所構成之第2層的金屬配線層 所構成的第1配線通道、由在與上述第1方向直交之第2 方向上延長之由多個所構成之第3層的金屬配線層所構成 請. 先 閲 讀. 背 面 意 事 項 填 寫裝 本衣 頁 訂 線 本紙張又度適用中國囚家標準（CNS)A4規恪（210 * 297公坌） -5- 421883 Λ7 Β7 五、發明說明（3 ) I - - 1 I n n n n I ] n I I <請先閲t#.背面之j£-意事項_ 填寫本頁) 的第2配線通道、以及接受從外部端子所供給的電源電壓 ’而形成與此不同的電壓’備有安定用電容的內部電源電 路而構成的半導體積體電路裝置，其特徵在於：使在上述 第2層與第3層之金屬配線層交差的半導體領域上所形成 的電容器占了上述安定用電容的大半。 第1 A圖以及第1 B圖係表應用本發明之動態型 RAM之一實施例的槪略構成圖。在同一圖中，第1 a圖 係表擴散層的槪略佈局，第1 B圖係表槪略的配線層佈局 。同圖的佈局，則是在構成動態型RAM之各電路方塊中 ，如可以了解其主要部分般地表示其代表性的部分，而此 則藉由周知的半導體積體電路的製造技術，被形成在如單 晶矽般的1個半導體基板上。 .線 經濟部智慧財產局員工消費合作社印f 在本實施例中，雖然未特別限制，但是記憶體陣列， 整體而言被分成4個。相對於半導體晶片的長邊方向分成 左右，如第1 A圖所示，在長邊方向的中央部分，則形成 有位址輸入電路、資料輸出入電路、以及如第1B圖所示 ，形成由接合墊列與第3層的配線層Μ 3所構成的配線通 道。在上述長邊方向的中央部，則設有包含上述輸出入介 面電路以及昇壓電路或降壓電路在內的電源電路等。此外 ，在短邊方向的中央部，雖然未特別限制，如後所述般設 有冗餘電路，而在形成有上述冗餘電路的部分，則形成由 第2層的金屬層M2所構成的配線通道。 在本實施例中，則在由上述第3層的配線通道與第2 層的配線通道交差的半導體晶片的中央部，形成用來形成 本紙張尺度適用中國國家標準（CNS)Al規格（210 X 297公望） ^2188 Λ7 B7 經濟部智慧財產局員工消費合作社印M^ 五、 發明說明 4 ) 安 定 用 電 容 的 擴 散 層 〇 該 安 定 用 電 容 * 雖 然 未 特 別 限 制 、 但 是 當 作 用 來 形 成 上 述 周 邊 電 路 之 動 作 電 壓 的 降 壓 電 源 電 路 的 安 定 用 電 容 來 使 用 〇 上 述 降 壓 電 源 電 路 j 如 後 所 述 多 個 電 路 係 呈 分 散 狀 被 配 置 在 半 導 體 晶 片 上 之 長 邊 方 向 中 央 部 之 形 成 周 邊 電 路 的 部 分 1 而 活 用 位 在 上 述 周 邊 電 路 之 間 隙 的 半 導 體 領 域 也 可 以 連 接 電 容値 小 的 安 定 用 電 容 〇 該 些 分 散 被 設 置 的 安 定 用 電 容 1 由 於 是 利 用 上 述 被 限 制 的 半 導 體 領 域 > 因 此 » 相 較於 被 形 成 在 上 述 晶 片 中 央 部 的 安 定 用 電 容 1 則 被 設 成 小的電容値 如 上 所 述 係 在 半 導 體 晶 片 上 之 比 較 長 的 長 邊 方 向 中 央 部 形 成 周 邊 電 路 > 如 上 所 述 藉 著 將 多 個 降 壓 電 源 電 路 呈 分 散 地 配 置 則 在 周 邊 電 路 動 作 時 爲 必 要 的 電 流 由 於 係 經 cia, 過 距 触 離 比 較 短 的 配 線 路 徑 所 供 給 ΓΠΤ 因 此 能 夠 使 動 作 電 壓 愛 成 安 定 0 用 來 供 給 降 壓 電 壓 的 電 源 線 雖 未 特 別 限 制 } 但 是 是 利 用 上 述 第 3層的金屬層Μ ：； i來構成。 上 述 周 邊 電 路 雖 未 特 別 限 制 ， 但 是 是 一 挾 著 第 1 B 圖 所 示 的 接 合 墊 如 第 1 A 1 a i 圖 所 示 左 側 的 比 較 大 的 電 路 單 元 列 爲 輸 入 電 路 或 預 解 碼 器 電 源 電 路 等 的 周 邊 電 路 > 而右 側 之 比 較 小 的 電路單元列 ，則構成輸出電路。 如 上 所 述 > 則 配 置 了 相 對 於 半 導 體 晶 片 的 長 邊 方 向 y 左 右 2 個 而 相 對 於 半 導 體 晶 片 的 短 邊 方 向 T 上 下 各 2 個 之 由 4 個 所 構 成 的 記 憶 am 體 陣 列 ΰ 記 憶 體 陣 列 如 後 所 述 ， 在 其 長 邊 方 向 的 中 央 部 分 配 置 主 列 解 碼 器 領 域 與 主 字 元 驅 動 器 1 而 採 用 所 謂 的 階 層 字 元 線 ( 或 是 分 割 字 元 線 ) 方 式 本紙張尺度適用中國0家標準（CNSM4規格（210x297公坌） 4 218 8 3 第88111875號專利申請案 中文說明書修正頁 A7 B7
9年10月修正 經濟部智慧財產局8工消霣合作社印Ϊ衣 五、發明說明（5 ) 。又，位元線也被分割爲多個。結果，上述記憶體陣列’ 則分別被分割爲多個副陣列。 第2 A圖以及第2 B圖係表被設在上述半導體晶片之 中央部的安定用電容的構成圖。第2 A圖係表示其平面構 成，第2 B圖係表示其斷面構成。雖未特別限制，在P型 基板PSUB上形成N型阱領域NWELL，而當作 MO S電容的另一個電極來使用《亦即，構成空乏模式（ depletion mode)的Μ 0 S電容。在該N型讲領域 NWE L L的周邊部，則形成構成Ν通道型MO S F Ε Τ 之源極、汲極領域的Ν+型擴散層L，在上述Ν+型擴散 層L設置接點部L C NT ·而作爲安定用電容的其中一個 電極，而例如供給電路的接地電位。 在上述N型阱領域NWE L L的表面，則形成有在與 MOSFET之閘極絕緣膜相同的過程中所形成的絕緣膜 ，而將此當作介電體來使用。而在上述絕緣膜上，則形成 有在與MO S F E T之閘極相同的過程中所形成的導電性 多矽層F G，而當作上述安定用電容的另一個電極來使用 。針對該導電性多矽層F G設置接點部F C NT，而例如 被連接到降壓電源電路的輸出端子，而供給降壓電壓 V P R E R I。 本實施例的安定用電容，雖未特別限制，但是位在上 述第1配線通道與第2配線通道的交差部，而根據與周邊 電路的關係，被形成爲4 3 0 # mx 4 2 5 /zm的大小、 以及4 0 0 ^mx 3 1 5jwm的大小。由於根據1 vmx <請先閱讀背面之注ί項再填寫本頁) 本紙張尺度適用中國S家標準（CNS>A4規格（210 X 297公釐） -8 - 經濟部智慧財產局員工湞费合作社印製 4218^3 Λ7 ___l£五、發明說明（6 ) 1 μ m，可以得到約5 f F的電容値’因此，上述般大小 的安定用電容，大約爲7 3 0emx4 0 0 Aim，而可以 獲得電容値約1 4 6 0 p F的電容器。相對於此，雖未圖 示，分散而適當設在上述周邊電路的安定用電容的電容値 大約爲9 8 0 P F，又，分散而適當設在輸出電路的安定 用電容，則大約爲1 0 0 P F。在本例中，形成在半導體 晶片之中央部的安定用電容，則成爲整體的一半以上。 第3圖係表本發明之降壓電源電路之一實施例的槪略 電路圖。在本實施例中，在演算放大電路〇 P之非反轉輸 入（+ )供給基準電壓VLRERI ，而將其輸出信號供 給到當作可變電阻來使用之Ρ通道型的輸出 M〇SFETQ16的閘極。該M0SFETQ16的汲 極被連接到電源電壓VDD，而將在源極與電路之接地電 位之間，構成分壓電路的P通道型M〇 S F E T Q 1 7與 Q 1 8加以連接。而由當作上述電阻元件來使用之 MOSFETQ 1 7與Q 1 8所形成的分壓輸出，則被供 給到上述演算放大電路0P的反轉輸出（-）。藉此，上 述當作可變電阻元件而動作的M0SFETQ1 6，則被 供給可以使上述被分壓的電壓與上述基準電壓 VL P ER I成爲一致的閘極電壓。 上述Μ 0 S F E T Q 1 6的汲極則當作輸出端子，而 形成降壓電壓VPERI 。在該輸出端子，則連接有用於 使上述降壓電壓VPERI安定的安定用電容（1)、（ 2)、以及（3)。上述安定用電容（1)，如上述第1 (請先閱讀背面之注意事項j填寫本頁) 衣紙張尺度適用令國國家標準（CNS>A4規格（210x297公变） Λ7 A2\ 8Bb B7 五、發明說明（7 ) (請先Μ讀背面之^'-意事诏4填寫本頁) 圖所示，乃被形成在半導體晶片的中心部（第1與第2配 線通道的交差部），而安定用電容（2)則被形成在上述 周邊電路的間隙，安定用電容（3)，則被形成在上述輸 出電路的間隙^ 上述演算放大電路〇 P則被控制電路所控制。演算放 大電路0 P，如後所述，係由可穩定動作者，與在周邊電 路被設爲動作狀態時，會選擇性動作的2種所構成。上述 控制電路，係一當上述周邊電路被設成動作狀態時，會形 成動作信號者。又，上述會選擇性動作的演算放大電路， 則多個呈分散地被配置在半導體晶片上= 經濟部智慧財產局員工消費合作社印製 第4A圖以及第4 B圖係表構成上述降壓電源電路之 演算放大電路的一實施例的電路圖。第4 A圖係表待機時 用的演算放大電路，第4 B圖係表動作時用的演算放大電 路。在第4 A圖的待機用的演算放大電路，爲了要具備小 的電流供給能力，以彌補在CM〇 S構成的輸入電路以及 周邊電路等之如降壓電壓v P E R I之漏電流般的比較小 的電流，如同圖所示1係由N通道型MO S F ET的差動 M0SFETQ1與Q2、源極—汲極路徑係被連接到其 共通源極與電路之接地電位之間，而藉著將基準電壓 V r e f供給到閘極’而流有一定電流的N通道型的電流 源M0SFETQ5、被設在上述M0SFETQ1與 Q 2之汲極與電源電壓v D D之間，藉著設成電流鏡形態 ，而構成主動負載電路的P通道型MO S F E TQ 3與 Q4所構成的差動電路、接受上述差動電路的輸出信號之 10 本紙張尺度適用中® S家標準（CNS)/Vt规格C!l〇x；^7 ) 3 (. ο uo rc y ρ Ίί*-.-- vvi 2 44 經濟部智慧財產局員工消費合作社印製 五、發明說明（8 ) ?通道型的輸出]\/10 3?£丁0 6、以及被設在其汲極與 電路的.接地電位之間，而構成負載電路與回饋電路的電阻 R 1與R 2所構成。 在上述差動MO S F E TQ 1的閘極，則施加有基準 電壓VLPERI ，而從上述輸出M0SFETQ6的汲 極輸出降壓電壓VPERI 。_由上述電阻R1與R2所形 成的分壓電壓，則當作上述回饋電阻，被供給到上述差動 M〇S F E TQ 2的閘極，在本實施例中，藉著將上述電 阻R 1與R 2的電阻値形成爲相等，則在演算放大電路中 ，藉著控制上述輸出M0SFETQ6，以使得上述基準 電壓VLPERI、與被分割成降壓電壓VPERI之 1/2的回饋電壓成爲相等，可以利用成爲上述1/2的 基準電壓VL P ER I ，而形成電壓被放大成其2倍的降 壓電壓VPERI 。如此，對於輸出電壓VLPERI , 利用1/2的定電壓VLPERI ，而讓差動電路動作， 可以使差動電路，在高感度領域中動作。此外，電阻R 1 ，R2，如上所述，也可以藉著2個Μ〇S電晶體的二極 體連接而實現。 動作時用的演算放大電路，如上所述，爲了要有效率 地形成與輸入電路或位址解碼器等的位址選擇電路的動作 電流配合的比較大的電流，如同圖所示，乃設有Ν通道型 MOSFET的差動M0SFETQ7與Q8將源極—汲 極路徑連接到其共通源極與電路之接地電位之間，藉|胃 動作控制信號0 Ρ供給到閘極，而設成只有在動作時才·流 — — — — III— — — — — — * I 1 I I I I I ·11 1—— — — — (請先間讀背面之注意事0 4填寫本頁) 本纸張尺度適用中周國家標準（CNS)A.l現格（210 χ 297公坌〉 -11 - 經濟部智慧財產QlfK工消費合作社印製 421883 .f A7 _B7五、發明說明（9 ) 有動作電流的N通道型的電流源M〇 S F E T Q 9、以及 在上述MOSFETQ1、 Q2的汲極與電源電壓VDD 之間，分別設爲二極體形態的P通道型Μ 0 S F Ε Τ' Q 1 0 與 Q 1 2。 上述差動MO S F ETQ 7與Q 8的汲極輸出信號， 則經由下一個輸出驅動電路，被傳到輸出MO S F E TQ 1 6的閘極。上述其中一個差動M〇 S F E TQ 7的汲極 電流，則經由由上述P通道型M〇 s F E TQ 1 0與P通 道型MO S F ETQ 1 1所構成的電流鏡電路，而被供給 到被設成二極體形態的N通道型MO S F ETQ 1 4。該 Μ 0 S F E T Q 1 4的源極，則被連接到電路的接地電位 。在上述Μ ◦ S F E T Q 1 4，則設有被設爲電流鏡形態 的Ν通道型M0SFETQ15，上述另一個差動 MO S F E TQ 8的汲極電流，則經由由上述Ρ通道型 M0SFETQ1 2 與 Ρ 通道型M0SFETQ1 3 所構 成的電流鏡電路，而被供給到上述M0SFET1 5的汲 極。 上述Ρ通道型M0SFETQ13與Q15之共同被 連接的汲極電壓，則當作驅動電壓’被供給到Ρ通道型的 輸出M0SFETQ1 6的閘極。在此構成中，輸出 MO S F E TQ 1 6的閘極電容，會根據與上述差動 MO S F E T Q 7和Q 8之汲極電流的差分呈對應的電流 而被充放電1而形成驅動電壓。因此，被供給到輸出 MO S F E TQ 1 6的閘極的驅動電壓’則大約從電源電 -----—----I------I I I I 訂·--—---I I > .- (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家橾準（CNS)A4規格（210 X 297公S ) -12- Λ7 C7 421883 五、發明說明（10 ) 壓V DD，成爲如電路的接地電位般的大的信號振幅，而 被施加在輸出MO S F E TQ 1 6之閘極的驅動電壓的動 態範圍（dynamic range)也會變大，而能夠從输出 MOSFETQ1 6形成大的驅動電流。 在上述差動MO S F E TQ 7的閘極，則施加有基準 電壓VLPERI ，而從上述輸出MOSFETQ16的 汲極輸出降壓電壓VP ER I 。由設在該輸出 MOS FETQ 1 6之汲極側的電阻R3與R4所形成的 分壓電壓，則當作上述回饋電阻，被供給到上述差動 MOSFETQ8的閘極，在本實施例中，藉著將上述電 阻R 3與R 4的電阻値形成爲相等，則在演算放大電路中 ，藉著控制上述輸出MOSFETQ16 ，以使得上述基 準電壓VLPERI、與被分割成降壓電壓VPERI之 1/2的回饋電壓成爲相等，可以利用成爲上述1/2的 基準電壓VLPERI ，而形成電壓被放大成其2倍的降 壓電壓VPERI 。此外，上述電阻R3與R4，如上述 第3圖所示，可如2個MOSFETQ17與Q18所示 ，藉著二極體連接而實現。 如上所述，動作時用的演算放大電路，如上所述，由 於根據大的信號振幅來驅動輸出MO S F E TQ 1 6，可 以得到大的輸出電流，但是由於與在差動電路之電流源 Μ 0 S F E T Q 9中所形成的動作電流相同的電流係流於 輸出驅動電路，因此，即使流經Μ 0 S F E T Q 5與Q 9 的電流是相同，也會流有爲第4 Α圓之演算放大電路的 本纸張尺度適用中國國家標準（CN’S)A4规格（2丨〇χ297公釐) ΓΤ -------------裝--------訂---------線 (請先閱讀背面之沒意事項填寫本頁) 經濟部智慧財產局員工消货合作社印製 4 218 8 3 . Λ7 Β7 經濟部智慧財產局員工消費合作社印奴 五、發明說明（11 ) 2 · 5倍的電流。第4 B圖相較於第4 A圖，其消耗電流 大。因此，根據上述控制信號P 0 P，如上所述配合對應 的周邊電路在動作時，讓其間歇性或是選擇性地動作。 第5圖係表應用本發明之半導體記憶裝置之一實施例 的整體的記億晶片的構成圖。在同一圖中，則代表性地表 示多個與輸入電路、周邊電路呈對應的降壓電源電路1〜 6以及非動作時用的降壓電源電路7。上述非動作時用的 降壓電源電路（s t b y ) 7，則如上所述設置1個。 至陣列部，如同圖所示，當分成4個記憶組（Bank 0 〜3 )時，雖未特別限制，但是當選擇1個記憶組Bank 〇 時，則中心部的電壓驅動電路1、 2，與端部的電壓驅動 電路3 ，會根據動作控制信號0OP1與0OPBO被設 成動作狀態而供給電流。藉著從鄰接之電壓驅動電路供給 電流，可以將在電源電線中的電壓損失抑制成最小，而能 夠達到動作電壓的安定化。此時，藉著將對應於記憶組1 至3所設之位在端部的電壓驅動電路4〜6設成非動作狀 態，而減少消耗電流。 在作更新動作時，當在2個記億組，例如Bank 0與1 同時進行更新動作時，則中心部的電壓驅動電路1、2與 端部的電壓驅動電路3、4，會根據動作控制信號 P0P1、 POPBO、 P0PB1而被設爲動作狀態而 供給電流。在作更新動作時，當4個記憶組（B a n k ) 0〜3同時進行更新動作時，則根據動作控制信號 0ΟΡ1、 4ΟΡΒ0〜0ΟΡΒ3 ，全部的電壓驅動電 -------------裝·-------訂.-------·線 . - - (請先間讀背面之注意事項.Α填寫本頁) 本紙張尺度適用中囡囷家標準（CNS)A.l規格（210* 297公坌） -14- 經濟部智慧財產局員工消费合作社印製 4 2 18 8 3 Λ7 __ B7 五、發明說明（12 ) 路1〜6會被設成動作狀態而供給電流。與該電壓驅動電 路1〜6的動作類似，用來形成對應於上述記憶組 B a n k 0〜3而設的感測放大器之動作電壓VDL的未 圖示的降壓電源電路，則與對應於上述周邊電路的降壓電 源電路1〜6同樣地設置多個，則與上述同樣地被控制。 連將動作電壓V D L供給到上述感測放大器的降壓電 源電路，也與上述第4圖所示之周邊電路用的降壓電源電 路同樣地被形成。亦即，在第4圖中，基準電壓（ VLDL)是一與上述感測放大器用的電源電壓VDL呈 對應的基準電壓，藉著供給上述的基準電壓V L D L，可 以形成與其對應的降壓電壓V D L。例如當電源電壓 VDD爲3 . 3V時，則上述周邊電路用的內部降壓電壓 被設成2 _ 5V，而上述感測放大器用的內部降壓電壓 VDL被設成2.0V。 第6圖係表本發明之動態型R A Μ之一實施例的槪略 佈局圖。在本實施例中，記憶體陣列，與上述同樣地，整 體被分爲4個。乃沿著半導體晶片的長邊方向，在上下設 置2個、左右各設2個，與上述同樣地，在沿著上述晶片 之長邊方向的中央部分設有位址輸入電路、資料輸出入電 路以及由接合墊列所構成的輸出入介面電路P E R I等。 而在上述記憶體陣列的上述中央側配置有主放大器Μ Α。 針對如上所述，沿著半導體晶片的長邊方向，在上下 設置2個、左右各設2個，而合計由4個所構成的各記憶 體陣列，而相對於長邊方向，在左右方向的中間部，則集 本紙張尺度適用中國國家樑準（CNTS)A.t規格（210 X 297公埜） -15- -------------麥·-------訂·----I--1 (請先閱讀背面之'ir-意事洛 '填寫本買) <2j8b Λ7 B7 經濟部智慧財產局員工消费合作社印製
五、發明說明（13 ) 中配置有X系預解碼電路ROWP D C以及救濟電路 ROWRED、 Y系預解碼電路COLPDC以及救濟電 路C 0 L R E D。亦即，分別對應於上述4個記億體陣列 ，對應於上述左右各設2個的記憶體陣列’將上述X系預 解碼電路ROWPDC以及救濟電路ROWRED、 Y系 預解碼電路COLPDC以及救濟電路C0LRED2組 2組地分開設置。 沿著上述記憶體陣列的上述中間部分，則與上述同樣 地形成主字元驅動器領域MWD，對應於各自的記憶體陣 列 > 分別驅動朝上方側延長而設的主字元線。在此構成中 ，當使用與上述同樣的副陣列時，則讓主字元線延長以貫 穿1 6個副陣列。此外，在上述記憶體陣列，則在與上述 晶片中央部分呈相反側的晶片周邊側設有Y解碼器Y D C 。亦即，在本實施例中，上述被分割爲4個而構成的各記 億體陣列，則如爲被配置在上述中央側的主放大器Μ A與 配置在周邊側之Y解碼器YD C的挾持般地被配置。此時 ，在晶片中央部，則會發生在縱向與橫向延長的配線通道 交差的部分，且在此形成安定用電容C。又，如上所述， 也可以分散於周邊電路等的間隙，適當地設置電容値小的 安定用電容。 上述記憶體陣列，雖然未特別限制，但是在與上述晶 片中央部分呈相對側的晶片周邊側，則設有γ解碼器 Y D C。在本實施例中，由上述被分割成4個所構成的各 記憶體陣列，則如爲被配置在上述中央側的主放大器Μ A 請 先 閱 背 & 之 注二 意 事 填 ，f裝 本. 頁 訂 本紙張尺度適用中國國家標準（CNS)A4規格u10 x的7公呈） -16- 883 883 經濟部智慧財產局員工消費合作社印製 Λ7 B7 五、發明說明（14 ) 與被配置在周邊側的Y解碼器YD C的挾持般地被配置。 上述記億體陣列被分割爲多個副陣列1 5，而如將其 中一個放大表示般，上述副陣列1 5係被如挾著其而被配 置的感測放大器領域1 6、副字元驅動器領域1 7所包圍 而形成。上述感測放大器領域1 6與上述副字元驅動器領 域1 7的交差部則被認爲交差領域1 8。被設在上述感測 放大器領域1 6的感測放大器則是藉著共用感測（shared sense )方式而構成，除了被配置在記憶單元陣列之兩端的 感測放大器外，也以感測放大器爲中心，在左右設置互補 位元線，且選擇性地被連接到左右任一個副陣列1 5的互 補位元線。 第7圖係表本發明之動態型R A Μ之其他實施例的槪 略佈局圖。在本實施例中，雖未特別限制，但是記憶體陣 列整體被分爲8個。沿著半導體晶片的長邊方向，分成上 下4個，左右各2個的記億體陣列，在沿著上述晶片的長 邊方向的中央部分，設置位址輸入電路、資料輸出入電路 、以及由接合墊列所構成的輸出入介面電路等的周邊電路 P E R I等。在上述記憶體陣列的上述中央側，則配置有 主放大器Μ Α。 如上所述’針㈣沿著半導體晶片的長邊方向，上下各 2個共4個，左右各2個，合針由8個所構成的各記憶體 陣列，相對於長邊方向1在左右方向的中間部，則配置X 系預解碼電路110奴？0(：以及救濟電路只〇双1^£0,
Y系預解碼電路C OL PD C以及救濟電路c OLRED 本紙張文度適用中國國家標隼（CNS)A.l蜆格（210 X 297公ί!) -17- . ---裝--------訂---------線 (請先閱讀背面之注意事項彳填寫本頁) 421883 A7 經濟部智慧財產局員工消費合作社印製 _______B7五、發明說明（15 ) 。沿著上述記憶體陣列的上述中間部分形成主字元驅動器 領域M W D，對應於各記憶體陣列’分別驅動朝上方側延 長被設置的主字元線。 上述記憶體陣列，雖未特別限制，但是在與上述晶片 中央部分呈相對側的晶片周邊側，則設有Υ解碼器Y D C °在本實施例中，上述被分割爲8個的各記憶體陣列，則 如爲被配置在上述中央側的主放大器Μ Α與被配置在周邊 側的Y解碼器Y D C所挾持般地被配置。上述各記憶體陣 列，與上述同樣地被分割爲多個副陣列。上述副陣列則爲 如挾持其被配置的感測放大器領域、副字元驅動器領域所 包圍而形成。將上述感測放大器領域與上述副字元線驅動 器領域的交差部設爲交差領域。 如上所述，沿者半導體晶片的長邊方向，各被分成4 個4個的記憶體陣列，則成爲2個2個一組被配置。如此 成爲2個2個一組被配置的2個記憶體陣列，則在其中間 部分配置有X系預解碼電路ROWP D C以及救濟電路 ROWRED、 Y系預解碼電路COLPDC以及救濟電 路COLRED »亦即，以上述X系預解碼電路 ROWPDC以及救濟電路ROWRED、 Y系預解碼電 路COLPDC以及救濟電路COLRED爲中心，將記 憶體陣列配置在上下。上述主字元驅動器M W D，則形成 如貫穿上述1個記億體陣列般 > 在晶片長邊方向延長之主 字元線的選擇信號。又，也在上述主字元驅動器MWD設 置副字元選擇用的驅動器。如後所述，則形成與上述主字 -----------丨-裝 ---I ----訂--------- 請先間讀背面之注意事項>> 填寫本頁) 本紙張又度適用中國圃家標準（CNS)A.i規格（210 X 297公楚） -18- 4之1883 A7 經濟部智慧財產局員工消費合作社印製 _____137_________五、發明說明（16〉 元線呈平行延長之副字元選擇線的選擇信號。 1個副陣列，雖未圖示，但是是由2 5 6條的副字元 線 '以及與其呈直交之2 5 6對所組成之互補位元線（或 是資料線）所構成。又’爲了要救濟不良字元線或是不良 位元線1乃設有預備的字元線以及預備的互補位元線。由 於在上述1個記憶體陣列中，在字元線的配列方向設有8 個上述副陣列，因此，整個的上述副字元線大約設有 2K單位，又，由於在位元線的配列方向設有1 6個，因 此，整個的互補位元線大約設有4 K單位。由於整個記憶 體陣列設有8個，因此，整體擁有8 X 2 Kx 4K = 6 4 Μ位元的記億容量。藉此，互補位元線的長度，則對 應於上述1 6個的副陣列，被分割成1 / 1 6的長度。副 字元線，則對應於上述8個的副陣列，被分割成1 / 8的 長度。 針對上述1個記憶體陣列之被分割的每個副陣列設有 副字元驅動器（副字元線驅動電路）。副字元驅動器，則 如上所述，相對於主字元線，被分割成1 / 8的長度，且 形成與其呈平行延長之副字元線的選擇信號。在本實施例 中，爲了要減少主字元線的數目，換言之’爲了將主字元 線的配線間距設得緩和，雖未特別限制，但是針對1個主 字元線，在互補位元線方向配置由4條所構成的副字元線 。如此，爲了要從在主字元線方向被分割爲8個’且針對 互補位元線方向，各分配4條的副字元線中選出1條副字 元線，乃在主字元驅動器MWD配置未圖示的副字元選擇 -------------裝--------訂---------線 (請先閱讀背面之土意事項/填寫本頁) 本紙張尺度適用t國囤家標準（CNSM4規格⑵〇χ 297公釐） -19- 421 8bci Λ7 _________B7 五、發明說明（17 ) 驅動器。該副字元選擇驅動器，則形成可從在上述副字元 驅動器的配列方向上延長的4條副字元選擇線中選出丄條 (請先閱讀背面之注意事填 /填寫本頁) 的選擇信號。此一構成，同樣適用於上述第6圖的實施例 0 當採用第7圖所示的佈局時’當輸入γ位址時，則經 由位址緩衝器AD D Β ϋ P ’介由被設在上述記憶體陣歹υ 之中間部的救濟電路、預解碼器，而被傳送到被配置在晶 片之周邊側的Υ解碼器YDC，且在此形成γ選擇信號。 從上述Υ選擇信號選出1個副陣列的互補位元線，而將其 傳送到位在相對側之晶片中央部側的主放大器Μ Α而被放 大，且經由未圖示的輸出電路被輸出。 經濟部智慧財產局員工消费合作社印製 初見該構成時，可判斷出信號繞著晶片，而到輸出讀 取信號爲止的時間會變長。但是由於必須要將位址信號直 接輸入到救濟電路，因此，當將救濟電路配置在晶片中央 之其中一者時，則等待是否爲不良位址的判斷結果，而來 決定預解碼器的輸出時間。亦即，當預解碼器與救濟電路 分離時，則在此之信號延遲會成爲造成實際之Y選擇動作 落後的原因。 在本實施例中，由於是挾著記憶體陣列，將主放大器 MA與Y解碼器YD C配置在兩側，因此，用於選擇副陣 列之互補位元線的信號傳遞路徑與從所選出的互補位元線 ，經由輸出入線，到到達主放大器Μ A之輸入的信號傳遞 路徑的和，則成爲一即使要選擇任一個互補位元線，也只 需要橫越記憶體陣列的信號傳遞路徑，而如上所述，可以 本紙張尺度適用中國园家標準（CNSM-丨規格（210 « 297公坌） -20- ?1 883 r!i A7 B7 經濟部智慈財產局員工消费合作社印製 五、發明說明（18 ) 縮短到作1次返復時的距離的一半。藉此，能夠使得記憶 體的存取高速化。而此一情形，則與上述第6圖的實施例 相同。 在本實施例中，對應於周邊電路的配線通道與對應於 上述冗餘電路的配線通道交差的部分，則分成2個設置。 因此，係對應於各交差領域，將上述安定用電容C分成2 個設置。又，雖然未特別限制，但是連上述會穩定地動作 1而形成內部降壓電壓的電路*也可以對應於上述分散被 設置的安定用電容設置2個。或是將1個配置在上述2個 安定用電容的中心部。 第8圖係表以本發明之動態型R A Μ之感測放大器作 爲中心’而從位址輸入到資料輸出爲止之被簡化之一實施 例的電路圖。在同一圖中’則表示有從上下被2個副陣列 1 5所挾持的感測放大器1 6與被設在交差領域1 8的電 路’其他則以方塊圖來表示。又，附加在M〇 S F Ε Τ的 電路記號’雖然是與上述第4圖重複，但是可以理解分別 具有個別的電路功能。 動態型記憶單元’則是以設在上述1個副陣列1 5的 副字元線S W L、與互補位元線β l ' B L Β中之其中一 個位元線B L之間的1個舄代表來表示。動態型記憶單元 係由位址選擇MOSFETQm與記億電容器c s所構成 。位址選擇Μ 0 S F E T Q m的閘極則被連接到位元線 B L，而將記憶電容器C s連接到源極。記憶電容器ς s 的另一個電極則被共用化，而被供給平板電壓v p L τ。 木纸張尺度適用中國國家標準（CNSM1規恪公 ------------*裝--------訂---------線 (_請先閱讀背面之-;i意事項彳填寫本頁) -21 - 421883 Α7 Β7 ____輔亦. 經濟部智慧財產局5®工消骨合作社印製 五、發明説明（19 ) 將負的背偏壓（back bias )電壓V B B施加在上述 Μ 0 S F E T Q m的基板（通道）。雖未特別限制，但是 上述背偏壓被設定爲如- 1 V般的電壓。上述副字元線 S W L的選擇位準，則被設成相對於上述位元線之高位準 高約上述位址選擇MO S F E T Qm的臨限値電壓的高電 壓 V P P。 當根據內部降壓電壓VD L讓感測放大器動作時，則 藉由感測放大器被放大，而被供給到位元線的高位準，會 被設成上述內部電壓VD L位準。因此，與上述字元線之 選擇位準呈對應的高電壓V P P，則被設成V D L + V t h + α。設在感測放大器之左側的副陣列的一對的互 補位元線B L與B L Β，如同一圖所示，係呈平行地被配 置。上述互補位元線B L與B L Β，則藉由共同開關 M0SFETQ1與Q2 ，而與感測放大器之單位電路的 輸出入節點連接。 感測放大器的單位電路係以由將閘極與汲極呈交差連 接，而被設成鎖存狀態的Ν通道型的放大MO S F ETQ 5、<36、以及Ρ通道型的放大M0SFETQ7、Q8 所構成的CMO S鎖存電路所構成。Ν通道型 Μ 0 S F E T Q 5與Q 6的源極則被連接到共通源極線 CSP。而在上述共通源極線CSN與CSP ，則分別連 接有功率開關Μ 0 S F Ε Τ。雖然未特別限制，但是在連 接Ν通道型的放大MO S F E T Q 5與Q 6之源極的共通 源極C S Ν，則藉由設在上述交差領域1 8的Ν通道型的 ---------赛-- (請先閱讀背面之注意事項各填寫本頁) -δ 線 本紙張尺度適用中國國家揉準（CNS ) Α4規格（210X297公釐）-22 - 421883 ^ A7 經濟部智慧財產局員工消費合作社印製 ____B7___五、發明說明（20 ) 功率開關Μ 0 S F E T Q 1 4，而被供給與接地電位呈對 應的動作電壓。 又，雖未特別限制，在連接上述P通道型之放大 MOSFETQ7與Q8的源極的共通源極線CSP，貝IJ 設有設在上述交差領域1 8之過驅動（overdrive )用的N 通道型的功率MO S F E TQ 1 6、以及用來供給上述內 部電壓VDL的N通道型的功率M0SFETQ15。上 述過驅動（over drive )用的電壓，雖未特別限制，但是使 用從外部端子所供給的電源電壓VDD。或是爲了要減輕 感測放大器動作速度對於電源電路VDD的依存性，從在 閘極施加VPP，而在汲極供給電源電壓VDD的N通道 型MO S F E T的源極得到上述電壓，則可以稍微地降壓 a 被供給到上述N通道型之功率M〇S F E TQ 1 6之 閘極的感測放大器過驅動用活化信號S A P 1 ，則被設成 與被供給到上述N通道型Μ 0 S F E T Q 1 5之閘極的活 化信號SAP 2相同相位的信號，而SAP 1與SAP 2 則呈時系列地被設成高位準。又，雖然未特別限制，但是 將SAP 1與SAP 2的高位準設成昇壓電壓VP P位準 的信號。亦即，由於昇壓電壓VPP約爲3 . 6V，因此 足以將上述N通道型MOS FETQ 1 5，Q 1 6設成 ON狀態。在MOSFETQ1 6成爲〇 f f狀態（信號 SAP 1爲低位準）後，根據m〇SFETQ 1 5的ON 狀態（信號S A P 2爲高位準），可以從源極側輸出與內 ---- I 1 I------ I · I I I ( I 1— I ^ > — — — — — — (清先閱讀背面之沒意事項彳填寫本頁) 本紙張足度適用中國园表標準（CNS)A4規格（210 X 297公S〉 421883 A7 經濟部智慧財產局員工消費合作社印製 B7五、發明說明（21 ) 部電壓V D L呈對應的電壓。 在上述感測放大器的單位電路的輸出入節點，則設有 讓互補位元線短路的等化Μ 0 S F E T Q 1 1、以及由將 半預充電（half precharge )電壓供給到互補位元線的開關 M0SFETQ9與Q 1 0所構成的預充電（等化）電路 。該些M0SFETQ9〜Ql1的閘極則共同被供給預 充電信號P c B。形成該預充電信號P C B的驅動電路， 雖然未圖示，但是在上述交差領域設置反相電路，而使得 其上升緣或下降緣成爲高速。亦即，在記憶體開始進行存 取時，則在字元線選擇時間之前，藉由分散地被設在各交 差領域的反相電路，將構成上述預充電電路的 M0SFETQ9〜Ql1高速地切換。 在上述交差領域18設置用於連接I0開關電路 I OSW (區域I〇與主I 0的開關MOSFETQ 1 9 ' Q 2 0 )。更者，除了第3圖的電路以外，也可以因應 所需，設置感測放大器的共同源極線C S P與C SN的半 預充電路、區域輸出入線L I 0的半預充電電路、主輸出 入線的VDL預充電電路、共用選擇信號線SHR與 SHL的分散驅動電路等。 感測放大器的單位電路，則經由共用開關 Μ 0 S F E T Q 3與Q 4，被連接到圖下側之副陣列1 5 之同樣的互補位元線B L，B L Β。例如，當選擇上側的 副陣列的副字元線S W L時，則將感測放大器的上側共用 開關Μ 0 S F E T Q 1與Q 2設爲Ο Ν狀態，而將下側共 I -----— — II 丨 1— .丨 I J I I 丨—訂.1 - - ----- - ·- (請先閱讀背面之注意事填寫本頁) 本紙張尺度適用中國國家標準（CNS>A，1規格（210 X ‘297公g ) -24- 4 21 8 8 3 彳 a? B7 經濟部智慧財產局員工消费合作社印製 五、發明說明（22 ) 用開關Q3與Q4設成OF F狀態。開關MO S FETQ 1 2與Q 1 3則構成行（Y )開關電路，當上述選擇信號 Y S被設爲選擇位準（高位準）時，則成爲〇 n狀態，而 將上述感測放大器之單位電路的輸出入節點與區域輸出入 線LI01與LI01B， LI02、 LI02B等加以 連接。 藉此，感測放大器的輸出入節點，則被連接到上述上 側的互補位元線B L、B L B，而將被連接到所選出之副 字元線S W L的記憶單元的微小信號加以放大，經由上述 行開關電路（Q12與Q13)，而傳送到區域輸出入線 LI〇1、 LI01B。上述區域輸出入線LI01、 L〇1 B，則沿著上述感測放大器列，亦即，在同一圖中 ，在橫方向上延長。上述區域輸出入線L I ◦ 1、 L I 0 1 B ，則經由被設在交差領域1 8 ，而由N通道型 M0SFETQ19與Q20所構成的I0開關電路，被 連接到連接有主放大器61之輸入端子的主輸出入線 Μ I 0、Μ I 0 B。上述I 〇開關電路，則根據解讀X系 之位址信號而形成的選擇信號而來控制開關。此外，I 0 開關電路可以是一將Ρ通道型Μ 0 S F Ε Τ並聯連接到上 述Ν通道型M0SFETQ19與Q20的CMOS開關 構造。 如上所述，對於根據行選擇信號Y S來選擇2對的互 補位元線的構成而言，在第2圖的實施例中2條以虛線來 表示之區域輸出入線L I 0與主輸出線Μ I 0，係對應於 ----------------- ·(請先閲讀背面之>i-意事穿，.+填寫本頁) •y6 r 本紙張尺度適用47 0®家標準（CNS)Α-丨規格（210x 297公釐） -25- 經濟部智慧財產局員工消費合作社印製 421883 - 五、發明說明（23 ) 上述二對的輸出入線。在同步D RAM的叢發模式（burst mode )中，上述行選擇信號Y S則根據計數動作被切換， 而依序切換上述區域輸出入線L 101、LI01B以及 L I 0 2，L I 0 2 B、與副陣列之二對的互補位元線 BL、 BLB的連接》 位址信號A i則被供給到位址緩衝器5 1該位址緩衝 器，則呈分時地動作，而讀入X位址信號與Y位址信號。 X位址信號，則被供給到預解碼器5 2，經由主列解碼器 (main row decoder ) Γ1與主字元驅動器1 2，而形成主 字元線MWL的選擇信號。上述位址緩衝器5 1 ，由於是 接受從外部端子的供給的位址信號A i ，因此，會根據從 外部端子所供給的電源電壓VDD而動作，上述預解碼器 ，ΐϋ根據上述降壓電壓VPER I而動作，上述主字元驅 動器1 2，則根據昇壓電壓VPP而動作。該主字元驅動 器1 2，則利用接受之後所說明之上述預解碼信號的附設 位準轉換功能的邏輯電路。行解碼器（驅動器）5 3 ，則 接受根據上述位址緩衝器5 1之分時動作所供給的Υ位址 信號，而形成上述選擇信號Y S。 上述主放大器6 1 ，則根據上述降壓電壓V PERI 而動作，經由根據從外部端子所供給之電源電壓V D D而 動作的輸出緩衝器6 2，而從外部端子D 〇 u t被輸出^ 從外部端子D i η所輸入的寫入信號，則經由輸入緩衝器 6 3被讀入，在同一圖中，則經由在主放大器6 1中的寫 入放大器（寫入驅動器），將寫入信號供給到上述主輸出 本紙張尺度適用中國國家標準（CNS)A4規格（2〗〇χ297公笼） —-II-----^------ I------訂-----I --- (請先閲讀背面之注意事項#填寫本頁> -26- 421 883 A7 一 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（24 ) 入線Μ I D與Μ I 0B。在上述輸出緩衝器6 2的輸入部 ’則設有位準轉換電路與讓其輸出信號同步於與上述時脈 信號呈對應的時序信號而輸出的邏輯部。 雖然未特別限制，但是從上述外部端子所供給的電源 電壓V D D，在第1形態中被設爲3 · 3 V，而被供給到 內部電路的降壓電壓VPER I ，則被設定爲2 . 5V， 上述感測放大器的動作電壓VDL，則被設定爲2 , 0V 。此外’字元線的選擇信號（昇壓電壓）則被設爲 3 · 6V。位元線的預充電電壓VBLR，則被設定爲與 VDL/2呈對應的1 · 〇V，平板（plate)電壓 VPLT也被設爲1 . 〇V。此外，基板電壓VBB被設 爲一 1 . Ο V。從外部端子所供給的電源電壓V D D，則 也可以被設成如2.5V般的低電壓。當爲如此低的電源 電壓VDD時’降壓電壓VPERI被設定爲2 . 0V， 而降壓電壓VDL被設定爲低到1.8V左右。 由上述實施例所得到的作用效果，則如下所述。 (1 )本發明之半導體積體電路裝匱，其主要針對一 備有由在半導體晶片之第1方向上延長的由多個所構成之 第2層的金屬配線層所構成的第1配線通道、由在與上述 第1方向直交之第2方向上延長之由多個所構成之第3層 的金屬配線層所構成的第2配線通道、以及接受從外部端 子所供給的電源電壓，而形成與此不同的電壓，備有安定 用電容的內部電源電路而構成的半導體積體電路裝置，其 特徵在於：使由在上述第2層與第3層之金屬配線層交差 --------— lilt -It — — — — — If — — — — — — — « .- {請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公犮） -27- 經濟部智慧財產局員工消費合作社印製 4 218 8 3 a? __ B7_五、發明說明（25 ) 的半導體領域上所形成的電容器占了上述安定用電容的大 半，藉此可以得到能夠一邊確保內部電源電壓的安定化， 且在不降低電路功能或動作性能的情形下，來實現合理之 '電路配置的效果。 (2 )將與上述電源電壓不同的電壓設成一經降壓的 電壓，且將上述降壓電壓當作沿著上述第2配線通道而形 成的內部電路的動作電壓來使用，藉此，可以得到能夠減 少半導體積體電路的消耗電流，且能夠實現合理之電路配 置的效果。 (3 )在上述半導體晶片之第1方向的中央部，將多 個接合墊並列在第2方向，且沿著上述接合墊而形成上述 第2配線通道，沿著上述第2配線通道，設置包含位址輸 入電路、資料輸出入電路在內的周邊電路，在上述半導體 晶片之第2方向的中央部，在第1方向形成上述第1配線 通道，沿著上述第1配線通道而形成用於救濟不良的冗餘 電路，在根據上述第1與第2配線通道而被分割的4個區 域則構成記憶體陣列，藉此，可以得到順著信號之流向的 合理的電路配置與能夠使得上述周邊電路之動作電壓安定 化的效果3 (4 )用來形成上述降壓電壓的內部電源電路，乃備 有： 由第1導電型的差動MOSFET、與被設在上述差 動Μ 0 S F E T之被共通化的源極，而穩定地供給動作電 流的第1電流源、被設在上述差動MO S F Ε Τ的汲極，
It — I --------- · 1 I I I I I I ^ - HI!— — — — (靖先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -28- 經濟部智慧財產局員工消費合作社印製 4 21 ^ Λ J a? ______B7__五、發明說明（26 ) 而被設成構成主動負載電路之電流鏡形態的第2導電型 MOSFET所構成的第1差動電路； 備有由上述第1差動電路的輸出信號被供給到閘極的 第2導電型的輸出MOSFET、與被設在上述輸出 MO S F E T的汲極，而構成負載電路的電阻元件， 將與上述第1內部電壓呈對應的基準電壓供給到上述 第1差動電路的其中一個輸入，而如從上述輸出 MOSFET的汲極得到被設爲上述第1內部電壓的輸出 電壓般，將在上述負載電路中所形成的負回饋電壓供給到 上述第1差動電路之另一個輸出的第1電路； 由第1導電型的差動MOSFET、被設在上述差動 M〇 S F E T之被共通化的源極，而設成在內部電路動作 時會流有動作電流的第2電流源、與被設在上述差動 M〇S F E T的各汲極，而爲二極體形態之第2導電型的 第1、第2M0SFET所構成的第2差動電路； 由上述第1M0 S F E T與被設成電流鏡形態之第2 導電型的第3M0SFET、上述第2M0SFET與被 設爲電流鏡形態的第2導電型的第4M0SFET、被設 在上述第3與第4M0 S F E 丁之汲極，構成主動負載電 路，而被認爲電流鏡形態的第1導電型的Μ 0 S F E T所 構成的輸出驅動電路及； 備有上述輸出驅動電路的輸出信號被供給到閘極之第 2導電型的輸出MOSFET、與被設在上述輸出 Μ 0 S F E T的汲極，而構成負載電路的電阻元件’ (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -29 - 4 21 B « 3 at B7 五、發明說明（27 ) (請先閱讀背面之注意事項再填寫本頁) 將與上述第1內部電壓呈對應的基準電壓供給到上述 第2差動電路的其中一個輸入，而如從上述輸出 MO S F E T的汲極得到被設成上述第1內部電壓的輸出 '電壓般，將在上述負載電路中所形成的負回饋電壓供給到 上述第2差動電路的另一個輸入的第2電路所構成，藉此 ’可以得到能夠進行有效率之降壓電壓動作的效果。 (5 )上述第1電路乃被設定成可以供給與在內部電 路未作任何動作之待機時的電流呈對應的電流，且係鄰接 著在由上述第2層與第3層的金屬配線層交差的半導體領 域上所形成的電容器而設置， 上述第2電路則被設定爲可以供給與上述內部電路在 作動作時的電流呈對應的電流，且對應於上述周邊電路設 置多個，藉此，可以得到能夠供給與半導體積體電路之動 作呈對應之電流的效果。 經濟部智慧財產局員Η消費合作社印製 (6 )將一電容値較被形成在上述周邊電路的間隙， 而在由上述第2層與第3層之金屬配線層交差的半導體領 域上所形成的電容器爲小的電容器，適當地連接到上述第 2電路。藉此，可以得到能夠實現降壓電壓的安定化與合 理之電路佈局的效果。 (7 )針對一被形成在四角形領域內的半導體電路裝 置， 備有：沿著橫越上述半導體積體電路裝置之第1邊的 線而延伸的第1領域、以及沿著橫越爲上述第1邊之鄰邊 之第2邊的線而延伸的第2領域， 本紙張尺度適用中國國家標準（CNS)A‘1規格（210 x 297公釐） -30- 經濟部智慧財產局員工消費合作社印製 42 1883 Mi A7 ___；_B7_ 五、發明說明（28 ) 上述半導體積體電路裝置包含記億體陣列與周邊電路 ’上述第1領域與第2領域係爲了要形成上述周邊電路而 設’上述周邊電路具有可接受外部電源電壓，而輸出內部 電源電壓的電源電路， 將安定用電容連接到上述電源電路的輸出部，而形成 上述安定用電容之電容値的一半以上的電容，則被設在上 述第1領域與第2領域交差的領域1藉此，可以得到能夠 一邊確保內部電源電壓的安定化，且在不降低電路功能以 及動作性能的情形下，實現合理之電路配置的效果。 C 8 )將上述電源電路設成一將上述外部電源電壓降 壓，而輸出上述內部電源電壓的降壓電路，藉此，可以得 到能夠一邊確保內部電源電壓的安定化，且在不降低電路 功能以及動作性能的情形下，配合合理的電路配置來降低 消耗電力的效果。 以上雖然是根據實施例來具體地說明本發明人所提出 的發明，但是本發明並不限定於上述實施例，當然在不脫 離其要旨的範圍內作各種的變更。例如在上述第6圖或第 7圖所示之動態型R A Μ中，記億體陣列、副陣列以及副 字元驅動器的構成，可以採用各種的實施形態，而動態型 RAM之輸出入介面，則可以採用適合於同步規格或是 run b u s規格等各種的實施形態。字元線，則除了 上述之階層字元線方式以外，也可以採用字元分流（shunt )方式。 本發明之半導體積體電路裝置1除了上述動態型 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公f ) I I ^ 裝·------—訂------- 11 線 (請先閱讀背面之注意事項再填寫本頁) -31 - Α7 經濟部智慧財產局員工消費合作社印製 -------- 五、發明說明（2g ) R A Μ以外，也可以被廣泛地利用在動態型R A Μ等之其 他的半導體記億裝置、或是具有交差的配線通道，且備有 可以根據在內部所形成的電壓來動作之內部電路的單晶片 型微電腦般的各種半導體積體電路裝置。內部電壓 > 則除 了上述已經降壓的電壓以外，也可以是一如上述動態型 RAM之字元線的昇壓電路般，經昇壓被形成的電壓。 若是要說明由在本案所揭露之發明中的代表者所得到 的效果時，則如下所述。亦即，針對一備有由在半導體晶 片之第1方向上延長的由多個所構成之第2層的金屬配線 層所構成的第1配線通道、由在與上述第1方向直交之第 2方向上延長之由多個所構成之第3層的金屬配線層所構 成的第2配線通道、以及接受從外部端子所供給的電源電 壓，而形成與此不同的電壓，備有安定用電容的內部電源 電路而構成的半導體積體電路裝置，其特徵在於：使由在 上述第2層與第3層之金屬配線層交差的半導體領域上所 形成的電容器占了上述安定用電容的大半，藉此，可以一 邊確保內部電源電壓的安定化，且在不降低電路功能以及 動作性能的情況下，實現合理的電路配置。 圖面之簡單說明： 第1 A圖以及第1 B圖係表應用本發明之動態型 R A Μ之一實施例的槪略構成圖。 第2 Α圖以及第2 Β圖係表被設在第1圖所示之半導 體晶片之中央部的安定用電容之一實施例的構成圖。 — — — — — J — —— -—III — — — ^ --------- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國囫家標準（CNS)A.l規恪（210 X 297公釐〉 -32- A7 B7 經濟部智慧財產局員工消費合作钍印製 五、發明說明（30 ) 第3圖係表本發明之降壓電源電路之一實施例的槪略 電路圖。 第4A圖以及第4 B圖係表構成第3圖所示之降壓電 •源電路之一實施例的電路圖。 第5圖係表應用本發明之半導體記憶裝置之一實施例 的整體的記憶晶片的構成圖。 第6圖係表本發明之動態型R A Μ之一實施例的槪略 佈局圖。 第7圖係表本發明之動態型R AM之其他實施例的槪 略佈局圖。 第8圖係表以本發明之動態型R A Μ的感測放大部作 爲中心，從位址輸入到資料輸出爲止之被簡化的一實施例 的電路圖 主要元件對照表 1 ，2 :中心部的電壓驅動電路 3，4 :端部的電壓驅動電路 1 5 :副陣列 16:感測放大器領域 17:副字元驅動器領域 1 8 :交差領域 ---I---------裝！ ----訂·！ I--- I 線 - .- (靖先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用尹囤國家標準（CNS)A4規格（21〇 X 297公釐） -33-